JP2943728B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/01—Manufacture or treatment
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にシリコン基板中の重金属汚染物質のゲ
ッタリング方法に関する。
方法に関し、特にシリコン基板中の重金属汚染物質のゲ
ッタリング方法に関する。
【０００２】
【従来の技術】半導体装置の製造過程に導入される鉄や
ニッケルなどの重金属汚染物質は、接合面のリーク電流
の増加や、ＤＲＡＭの電荷保持部に蓄積された電荷の減
少といった悪影響を及ぼすことが知られており、この重
金属汚染の影響をなくす方法としては、製造過程におけ
る重金属汚染量そのものを減少させる製造ラインのクリ
ーン化技術や、導入された重金属汚染物質を半導体素子
の活性面から除去するゲッタリング技術が利用されてい
る。図３にゲッタリング技術を具現するための従来の方
法の一例を示す（特開昭６１−１５９７４１号公報）。
ニッケルなどの重金属汚染物質は、接合面のリーク電流
の増加や、ＤＲＡＭの電荷保持部に蓄積された電荷の減
少といった悪影響を及ぼすことが知られており、この重
金属汚染の影響をなくす方法としては、製造過程におけ
る重金属汚染量そのものを減少させる製造ラインのクリ
ーン化技術や、導入された重金属汚染物質を半導体素子
の活性面から除去するゲッタリング技術が利用されてい
る。図３にゲッタリング技術を具現するための従来の方
法の一例を示す（特開昭６１−１５９７４１号公報）。
【０００３】図３（ａ）に示されるように、シリコン基
板３０１に絶縁膜３０２を形成する。この絶縁膜３０２
の形成は、シリコン基板３０１を酸化することによって
行い、これにより基板３０１の両面に酸化シリコン膜が
形成される。
板３０１に絶縁膜３０２を形成する。この絶縁膜３０２
の形成は、シリコン基板３０１を酸化することによって
行い、これにより基板３０１の両面に酸化シリコン膜が
形成される。
【０００４】次に図３（ｂ）に示されるように、裏面絶
縁膜除去工程により、絶縁膜３０２のうちシリコン基板
３０１の裏面側の絶縁膜３０２のみを除去し、シリコン
基板３０１を露出させる。
縁膜除去工程により、絶縁膜３０２のうちシリコン基板
３０１の裏面側の絶縁膜３０２のみを除去し、シリコン
基板３０１を露出させる。
【０００５】次に図３（ｃ）に示されるように、一般的
な多結晶半導体成長工程により、多結晶シリコン膜を成
長させる。これによりシリコン基板３０１の表面上には
ゲート電極用の膜３０３が、裏面側には直接多結晶シリ
コン膜３０４が成長され、この多結晶シリコン膜３０４
が基板３０１にストレスを与える。
な多結晶半導体成長工程により、多結晶シリコン膜を成
長させる。これによりシリコン基板３０１の表面上には
ゲート電極用の膜３０３が、裏面側には直接多結晶シリ
コン膜３０４が成長され、この多結晶シリコン膜３０４
が基板３０１にストレスを与える。
【０００６】さらに図３（ｄ）に示されるように、ゲー
ト電極用の膜３０３に導電性を付与するため、リンなど
の不純物を拡散する工程を行う。この不純物の拡散は基
板３０１の裏面側にもなされ、この不純物は、多結晶シ
リコン膜３０４を通して基板３０１にも拡散する。その
後、通常の半導体装置製造工程である熱処理を行うと、
多結晶シリコン膜３０４によるストレスに基づいて生成
される欠陥領域や基板３０１内にＳｉＰ等ができること
によって生ずる歪みに基板３０１内に含まれているモリ
ブデン，タングステン等の重金属が捕捉される。
ト電極用の膜３０３に導電性を付与するため、リンなど
の不純物を拡散する工程を行う。この不純物の拡散は基
板３０１の裏面側にもなされ、この不純物は、多結晶シ
リコン膜３０４を通して基板３０１にも拡散する。その
後、通常の半導体装置製造工程である熱処理を行うと、
多結晶シリコン膜３０４によるストレスに基づいて生成
される欠陥領域や基板３０１内にＳｉＰ等ができること
によって生ずる歪みに基板３０１内に含まれているモリ
ブデン，タングステン等の重金属が捕捉される。
【０００７】
【発明が解決しようとする課題】上述したように従来の
技術の問題点は、重金属汚染物質のゲッタリングが不十
分になることにある。
技術の問題点は、重金属汚染物質のゲッタリングが不十
分になることにある。
【０００８】その理由は、従来例においてシリコン基板
に形成する多結晶シリコン膜は、後にゲート電極などに
利用されるが、半導体デバイスの高集積化，微細化に伴
い、膜厚が薄くなっていくため、基板に与えるストレス
が小さくなり、これにより生成される結晶欠陥も少なく
なり、ゲッタリング能力が低下する。
に形成する多結晶シリコン膜は、後にゲート電極などに
利用されるが、半導体デバイスの高集積化，微細化に伴
い、膜厚が薄くなっていくため、基板に与えるストレス
が小さくなり、これにより生成される結晶欠陥も少なく
なり、ゲッタリング能力が低下する。
【０００９】また多結晶シリコン付着による効果につい
ても、多結晶シリコン膜の薄膜化や、リンの拡散による
結晶粒界の減少により、ゲッタリング能力が低下する。
また、この方法では、ゲッタリングのための熱処理工程
は他の工程で代用するが、この熱処理は複数回存在する
ため、一回目の熱処理によって重金属汚染物質の除去が
行われたとしても、続く熱処理によって捕らえられた汚
染物質の再放出が起こる可能性が存在する。
ても、多結晶シリコン膜の薄膜化や、リンの拡散による
結晶粒界の減少により、ゲッタリング能力が低下する。
また、この方法では、ゲッタリングのための熱処理工程
は他の工程で代用するが、この熱処理は複数回存在する
ため、一回目の熱処理によって重金属汚染物質の除去が
行われたとしても、続く熱処理によって捕らえられた汚
染物質の再放出が起こる可能性が存在する。
【００１０】本発明の目的は、重金属汚染物質のゲッタ
リングが十分に行われるような半導体装置の製造方法を
提供することにある。
リングが十分に行われるような半導体装置の製造方法を
提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、絶縁膜を形
成する第１の工程と、多結晶シリコン膜をウェハー両面
に成膜する第２の工程と、デバイス製作面側に成膜され
た前記多結晶シリコン膜を除去する第３の工程と、熱処
理を行う第４の工程と、金属配線を形成する第５の工程
を含む半導体装置の製造方法であって、前記絶縁膜は、
前記金属配線と下地との間の層間絶縁膜であり、 前記第
３の工程は、デバイス製作面側に成膜された前記多結晶
シリコン膜を除去するとともに、前記絶縁膜を平坦化す
る工程であり、 前記第４の工程は、ゲッタリングを行う
工程であり、 前記第５の工程は、前記第４の工程の直後
に行われる工程である。
め、本発明に係る半導体装置の製造方法は、絶縁膜を形
成する第１の工程と、多結晶シリコン膜をウェハー両面
に成膜する第２の工程と、デバイス製作面側に成膜され
た前記多結晶シリコン膜を除去する第３の工程と、熱処
理を行う第４の工程と、金属配線を形成する第５の工程
を含む半導体装置の製造方法であって、前記絶縁膜は、
前記金属配線と下地との間の層間絶縁膜であり、 前記第
３の工程は、デバイス製作面側に成膜された前記多結晶
シリコン膜を除去するとともに、前記絶縁膜を平坦化す
る工程であり、 前記第４の工程は、ゲッタリングを行う
工程であり、 前記第５の工程は、前記第４の工程の直後
に行われる工程である。
【００１２】また前記第３の工程において、ＣＭＰ技術
によって、デバイス製作面側に成膜された前記多結晶シ
リコン膜を除去するとともに、前記絶縁膜を平坦化する
ものである。
によって、デバイス製作面側に成膜された前記多結晶シ
リコン膜を除去するとともに、前記絶縁膜を平坦化する
ものである。
【００１３】また前記第３の工程において、ドライエッ
チングによって、デバイス製作面側に成膜された前記多
結晶シリコン膜を除去するとともに、前記絶縁膜を平坦
化するものである。
チングによって、デバイス製作面側に成膜された前記多
結晶シリコン膜を除去するとともに、前記絶縁膜を平坦
化するものである。
【００１４】
【００１５】
【００１６】
【作用】本発明に係る半導体装置の製造方法は、半導体
基板に多結晶シリコン膜の成長と、その後の熱処理によ
る重金属汚染物質の拡散とにより、ゲッタリングがなさ
れる。多結晶シリコン膜を利用したゲッタリング方法で
は、ゲッタリング能力の強弱が多結晶シリコンの結晶粒
界の多さに左右されるため、この結晶粒界が多いことが
望ましい。
基板に多結晶シリコン膜の成長と、その後の熱処理によ
る重金属汚染物質の拡散とにより、ゲッタリングがなさ
れる。多結晶シリコン膜を利用したゲッタリング方法で
は、ゲッタリング能力の強弱が多結晶シリコンの結晶粒
界の多さに左右されるため、この結晶粒界が多いことが
望ましい。
【００１７】結晶粒界は、多結晶シリコン膜の厚さが大
きいほど多くなるが、本発明では、形成する多結晶シリ
コン膜厚は、ゲート電極形成等による制限を受けないた
め、十分な厚さの膜を形成することができる。それは、
シリコン基板の裏面だけでなく、デバイス製作（形成）
面に多結晶シリコン膜の膜が形成されたときでも、この
膜だけをエッチング技術やＣＭＰ（Ｃｈｅｍｉｃａｌ
ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）技術によっ
て除去することが可能だからである。
きいほど多くなるが、本発明では、形成する多結晶シリ
コン膜厚は、ゲート電極形成等による制限を受けないた
め、十分な厚さの膜を形成することができる。それは、
シリコン基板の裏面だけでなく、デバイス製作（形成）
面に多結晶シリコン膜の膜が形成されたときでも、この
膜だけをエッチング技術やＣＭＰ（Ｃｈｅｍｉｃａｌ
ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）技術によっ
て除去することが可能だからである。
【００１８】特にＣＭＰ技術による除去の場合には、層
間絶縁膜の平坦化と同時に行うことができるため、工程
の増加を招かない。
間絶縁膜の平坦化と同時に行うことができるため、工程
の増加を招かない。
【００１９】さらに一般に多結晶シリコンは成膜直後が
一番結晶が小さい、すなわち結晶粒界が多いが、熱処理
などの工程を経ることによって再結晶化が起こり、粒界
が減少してゆく。また、その際に捕らえられていた重金
属汚染物質の放出の可能性があり、かつ次工程でのゲッ
タリングの効果が弱くなる。
一番結晶が小さい、すなわち結晶粒界が多いが、熱処理
などの工程を経ることによって再結晶化が起こり、粒界
が減少してゆく。また、その際に捕らえられていた重金
属汚染物質の放出の可能性があり、かつ次工程でのゲッ
タリングの効果が弱くなる。
【００２０】しかしながら、半導体装置製造工程におい
て一般的に配線工程以降の工程では高温での熱処理工程
がない。そこで、本発明は、ポリコン膜の成長を配線工
程の直前に行うため、ゲッタリングに必要となる以外の
余分な熱処理工程を経ることがない。
て一般的に配線工程以降の工程では高温での熱処理工程
がない。そこで、本発明は、ポリコン膜の成長を配線工
程の直前に行うため、ゲッタリングに必要となる以外の
余分な熱処理工程を経ることがない。
【００２１】この重金属汚染物質の拡散に使用する熱処
理は、専用の工程を設けても良いが、半導体基板と配線
とのコンタクトを形成する際に熱処理工程がある場合に
は、その工程を利用すれば、ゲッタリングのための専用
工程は必要なくなる。
理は、専用の工程を設けても良いが、半導体基板と配線
とのコンタクトを形成する際に熱処理工程がある場合に
は、その工程を利用すれば、ゲッタリングのための専用
工程は必要なくなる。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態を図に
より説明する。
より説明する。
【００２３】（実施形態１）図１は、本発明の実施形態
１に係る半導体装置の製造方法を工程順に示す断面図で
ある。
１に係る半導体装置の製造方法を工程順に示す断面図で
ある。
【００２４】図１（ａ）に示すように、一般的な半導体
装置の作成方法を用いて、シリコン基板１０１にＬＯＣ
ＯＳ法により素子分離領域１０２を形成し、次いでシリ
コン基板１０１を酸化することにより、ゲート酸化膜１
０３を膜厚８ｎｍ厚に成長させる。その後、多結晶シリ
コン膜を３０ｎｍ厚に形成し、ＰＲ技術とドライエッチ
ング技術によりパターンニングを行いゲート電極１０４
を形成し、次いでサイドウォール１０５を形成する。
装置の作成方法を用いて、シリコン基板１０１にＬＯＣ
ＯＳ法により素子分離領域１０２を形成し、次いでシリ
コン基板１０１を酸化することにより、ゲート酸化膜１
０３を膜厚８ｎｍ厚に成長させる。その後、多結晶シリ
コン膜を３０ｎｍ厚に形成し、ＰＲ技術とドライエッチ
ング技術によりパターンニングを行いゲート電極１０４
を形成し、次いでサイドウォール１０５を形成する。
【００２５】さらに図１（ａ）に示すように、シリコン
基板１０１のデバイス製作面側に層間絶縁膜１０６を形
成し（絶縁膜形成工程）、その後、図１（ｂ）に示すよ
うに、化学的気相成長法によりシリコン基板１０１の層
間絶縁膜１０６上及びシリコン基板１０１の裏面側に多
結晶シリコン膜を成長させる（多結晶シリコン膜形成工
程）。ここで、絶縁膜としての層間絶縁膜１０６は、配
線工程前に形成される層間絶縁膜である。また、シリコ
ン基板１０１の裏面側では、多結晶シリコン膜は、基板
裏面と直接接触させて堆積する。実施形態１では、シリ
コン基板１０１裏面の多結晶シリコン膜に１０７，層間
絶縁膜１０６上の多結晶シリコン膜に１０８を付して説
明する。多結晶シリコン膜１０７，１０８の厚さは、膜
の応力の影響によって、シリコン基板１０１が変形して
後の工程に影響を与えないような範囲であれば制限はな
いが、ゲッタリングの効果などを考慮すると、およそ１
μｍまでが妥当な厚さである。
基板１０１のデバイス製作面側に層間絶縁膜１０６を形
成し（絶縁膜形成工程）、その後、図１（ｂ）に示すよ
うに、化学的気相成長法によりシリコン基板１０１の層
間絶縁膜１０６上及びシリコン基板１０１の裏面側に多
結晶シリコン膜を成長させる（多結晶シリコン膜形成工
程）。ここで、絶縁膜としての層間絶縁膜１０６は、配
線工程前に形成される層間絶縁膜である。また、シリコ
ン基板１０１の裏面側では、多結晶シリコン膜は、基板
裏面と直接接触させて堆積する。実施形態１では、シリ
コン基板１０１裏面の多結晶シリコン膜に１０７，層間
絶縁膜１０６上の多結晶シリコン膜に１０８を付して説
明する。多結晶シリコン膜１０７，１０８の厚さは、膜
の応力の影響によって、シリコン基板１０１が変形して
後の工程に影響を与えないような範囲であれば制限はな
いが、ゲッタリングの効果などを考慮すると、およそ１
μｍまでが妥当な厚さである。
【００２６】続いて図１（ｃ）に示すように、層間絶縁
膜１０６上に成長させた多結晶シリコン膜１０８のみを
除去する（除去工程）。多結晶シリコン膜１０８を除去
するには、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈ
ａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術を用いる。Ｃ
ＭＰ技術は、一般に層間絶縁膜１０６を平坦にする工程
に使用されるものであるため、多結晶シリコン膜１０８
の除去では、多結晶シリコン用の液を用いて同時に行う
ことにより、多結晶シリコン膜１０８の除去処理と層間
絶縁膜１０６の平坦化処理とを同時に行なうことがで
き、余分な工程の増加を招かない。また、多結晶シリコ
ン膜１０８の除去は、ドライエッチングを使用したエッ
チングでもかまわない。
膜１０６上に成長させた多結晶シリコン膜１０８のみを
除去する（除去工程）。多結晶シリコン膜１０８を除去
するには、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈ
ａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術を用いる。Ｃ
ＭＰ技術は、一般に層間絶縁膜１０６を平坦にする工程
に使用されるものであるため、多結晶シリコン膜１０８
の除去では、多結晶シリコン用の液を用いて同時に行う
ことにより、多結晶シリコン膜１０８の除去処理と層間
絶縁膜１０６の平坦化処理とを同時に行なうことがで
き、余分な工程の増加を招かない。また、多結晶シリコ
ン膜１０８の除去は、ドライエッチングを使用したエッ
チングでもかまわない。
【００２７】続いて、シリコン基板１０１の裏面側に形
成した多結晶シリコン膜１０７にゲッタリングさせるた
めの熱処理を行う（熱処理工程）。熱処理は、５００〜
９００℃の範囲で行うが、シリコン基板１０１中での重
金属汚染物質の拡散距離を考慮して、熱処理温度が低い
ほど長時間の熱処理を行う必要がある。例えば、鉄の場
合では９００℃でのシリコン基板１０１中の拡散係数が
およそ２×１０-6ｃｍ2／ｓであるので、１０分の熱処
理を施せば、シリコン基板１０１裏面の多結晶シリコン
膜１０７に十分鉄をゲッタリングすることができる。
成した多結晶シリコン膜１０７にゲッタリングさせるた
めの熱処理を行う（熱処理工程）。熱処理は、５００〜
９００℃の範囲で行うが、シリコン基板１０１中での重
金属汚染物質の拡散距離を考慮して、熱処理温度が低い
ほど長時間の熱処理を行う必要がある。例えば、鉄の場
合では９００℃でのシリコン基板１０１中の拡散係数が
およそ２×１０-6ｃｍ2／ｓであるので、１０分の熱処
理を施せば、シリコン基板１０１裏面の多結晶シリコン
膜１０７に十分鉄をゲッタリングすることができる。
【００２８】次に図１（ｄ）に示すように、ゲッタリン
グ処理が終了した後に配線処理を行なう。すなわち、ゲ
ッタリング処理が終了したシリコン基板１０１のデバイ
ス製作面側の平坦化された層間絶縁膜１０６上に第１の
配線１０９を形成する。また、必要に応じて多層配線と
するため、第１の配線１０９上に配線処理用の層間絶縁
膜１１０を形成し、層間絶縁膜１１０上に第２の配線１
１１を形成する。シリコン基板１０１のデバイス製作面
側に形成されたデバイスと第１の配線１０９とは、層間
絶縁膜１０６のスルーホールを介して電気的に接続され
る。また第１の配線１０９と第２の配線１１１とは、層
間絶縁膜１１０のスルーホールを介して電気的に接続さ
れる。
グ処理が終了した後に配線処理を行なう。すなわち、ゲ
ッタリング処理が終了したシリコン基板１０１のデバイ
ス製作面側の平坦化された層間絶縁膜１０６上に第１の
配線１０９を形成する。また、必要に応じて多層配線と
するため、第１の配線１０９上に配線処理用の層間絶縁
膜１１０を形成し、層間絶縁膜１１０上に第２の配線１
１１を形成する。シリコン基板１０１のデバイス製作面
側に形成されたデバイスと第１の配線１０９とは、層間
絶縁膜１０６のスルーホールを介して電気的に接続され
る。また第１の配線１０９と第２の配線１１１とは、層
間絶縁膜１１０のスルーホールを介して電気的に接続さ
れる。
【００２９】なお、図１に示した実施形態１では、層間
絶縁膜１０６上に形成された多結晶シリコン膜１０８を
除去した後、ゲッタリングのための熱処理を行っている
が、熱処理を行った後、多結晶シリコン膜１０８を除去
しても良い。また、多結晶シリコン膜１０８を除去する
にあたっては、層間絶縁膜１０６の表層も併せて除去す
るようにしてもよい。
絶縁膜１０６上に形成された多結晶シリコン膜１０８を
除去した後、ゲッタリングのための熱処理を行っている
が、熱処理を行った後、多結晶シリコン膜１０８を除去
しても良い。また、多結晶シリコン膜１０８を除去する
にあたっては、層間絶縁膜１０６の表層も併せて除去す
るようにしてもよい。
【００３０】（実施形態２）図２は、本発明の実施形態
２に係る半導体装置の製造方法を工程順に示す断面図で
ある。
２に係る半導体装置の製造方法を工程順に示す断面図で
ある。
【００３１】図２に示した実施形態２では、実施形態１
と同様に図２（ａ）に示すように、シリコン基板２０１
上に素子分離領域２０２，ゲート酸化膜２０３，ゲート
電極２０４，サイドウォール２０５を形成する。
と同様に図２（ａ）に示すように、シリコン基板２０１
上に素子分離領域２０２，ゲート酸化膜２０３，ゲート
電極２０４，サイドウォール２０５を形成する。
【００３２】実施形態２は、実施形態１と異なり、図２
（ｂ）に示すように、層間絶縁膜２０６を形成した後、
シリコン基板２０１のデバイス製作面側と反対側の裏面
のみに多結晶シリコン膜２０７を基板と直接接触させて
形成する。次いで熱処理を行い、ゲッタリングを行う。
（ｂ）に示すように、層間絶縁膜２０６を形成した後、
シリコン基板２０１のデバイス製作面側と反対側の裏面
のみに多結晶シリコン膜２０７を基板と直接接触させて
形成する。次いで熱処理を行い、ゲッタリングを行う。
【００３３】次に図２（ｃ）及び（ｄ）に示すように、
ゲッタリング処理が終了した後に配線処理を行なう。す
なわち、図２（ｃ）に示すように、層間絶縁膜２０６を
平坦化する。次にゲッタリング処理が終了してシリコン
基板２０１のデバイス製作面側の平坦化された層間絶縁
膜２０６上に第１の配線２０９を形成する。また、必要
に応じて多層配線とするため、第１の配線２０９上に配
線処理用の層間絶縁膜２１０を形成し、層間絶縁膜２１
０上に第２の配線２１１を形成する。シリコン基板２０
１のデバイス製作面側に形成されたデバイスと第１の配
線２０９とは、層間絶縁膜２０６のスルーホールを介し
て電気的に接続される。また第１の配線２０９と第２の
配線２１１とは、層間絶縁膜２１０のスルーホールを介
して電気的に接続される。
ゲッタリング処理が終了した後に配線処理を行なう。す
なわち、図２（ｃ）に示すように、層間絶縁膜２０６を
平坦化する。次にゲッタリング処理が終了してシリコン
基板２０１のデバイス製作面側の平坦化された層間絶縁
膜２０６上に第１の配線２０９を形成する。また、必要
に応じて多層配線とするため、第１の配線２０９上に配
線処理用の層間絶縁膜２１０を形成し、層間絶縁膜２１
０上に第２の配線２１１を形成する。シリコン基板２０
１のデバイス製作面側に形成されたデバイスと第１の配
線２０９とは、層間絶縁膜２０６のスルーホールを介し
て電気的に接続される。また第１の配線２０９と第２の
配線２１１とは、層間絶縁膜２１０のスルーホールを介
して電気的に接続される。
【００３４】実施形態１及び２において、シリコン基板
１０１，２０１の裏面側に堆積した多結晶シリコン膜１
０７，２０８は、熱処理後であって、配線工程が行なわ
れる前段階にて除去するようにしてもい。このことによ
り、多結晶シリコン膜１０７，２０８の除去とともに、
シリコン基板１０１，２０１の裏面をも削り落とす（５
０〜１００ｎｍ）ことが可能となり、基板裏面の切削に
より基板１０１，２０１の裏面側に残留するゲッタリン
グの不純物も除去することができ、次工程以降にゲッタ
リングの不純物が基板に再拡散することを防止すること
ができるとう利点がある。また、本発明は図示の実施形
態のみに限定されるものではなく、本発明の技術的思想
の範囲内で種々変更することができる。
１０１，２０１の裏面側に堆積した多結晶シリコン膜１
０７，２０８は、熱処理後であって、配線工程が行なわ
れる前段階にて除去するようにしてもい。このことによ
り、多結晶シリコン膜１０７，２０８の除去とともに、
シリコン基板１０１，２０１の裏面をも削り落とす（５
０〜１００ｎｍ）ことが可能となり、基板裏面の切削に
より基板１０１，２０１の裏面側に残留するゲッタリン
グの不純物も除去することができ、次工程以降にゲッタ
リングの不純物が基板に再拡散することを防止すること
ができるとう利点がある。また、本発明は図示の実施形
態のみに限定されるものではなく、本発明の技術的思想
の範囲内で種々変更することができる。
【００３５】
【発明の効果】以上説明したように本発明によれば、絶
縁膜形成後に多結晶シリコン膜を形成し、半導体基板の
デバイス製作面側の多結晶シリコン膜を除去した後に熱
処理を行う、もしくは熱処理を行った後に多結晶シリコ
ン膜を除去するため、ゲッタリングの効果を十分に得る
ことができ、半導体装置の歩留りや信頼性を向上するこ
とができる。
縁膜形成後に多結晶シリコン膜を形成し、半導体基板の
デバイス製作面側の多結晶シリコン膜を除去した後に熱
処理を行う、もしくは熱処理を行った後に多結晶シリコ
ン膜を除去するため、ゲッタリングの効果を十分に得る
ことができ、半導体装置の歩留りや信頼性を向上するこ
とができる。
【００３６】その理由として、多結晶シリコン膜を半導
体基板のデバイス製作面に形成した場合でも、後工程で
デバイス製作面に堆積した多結晶シリコン膜のみを除去
するため、半導体基板の裏面に形成した多結晶シリコン
膜の厚さが制限を受けることがなく、十分な厚さの膜を
形成できることとなり、ゲッタリングの効果を高めるこ
とができるためである。
体基板のデバイス製作面に形成した場合でも、後工程で
デバイス製作面に堆積した多結晶シリコン膜のみを除去
するため、半導体基板の裏面に形成した多結晶シリコン
膜の厚さが制限を受けることがなく、十分な厚さの膜を
形成できることとなり、ゲッタリングの効果を高めるこ
とができるためである。
【００３７】またゲッタリングのための熱処理も必要最
小限のもののみとなり、ポリシリコン膜の再結晶化を阻
止し、しかも、一度ゲッタリングされた重金属汚染物質
の再放出もなく、ゲッタリング効果を弱めることもない
ため、ゲッタリング効果を一層高くすることができる。
小限のもののみとなり、ポリシリコン膜の再結晶化を阻
止し、しかも、一度ゲッタリングされた重金属汚染物質
の再放出もなく、ゲッタリング効果を弱めることもない
ため、ゲッタリング効果を一層高くすることができる。
【００３８】また半導体基板の裏面側に堆積した多結晶
シリコン膜は、熱処理後であって、配線工程が行なわれ
る前段階にて除去することにより、該多結晶シリコン膜
の除去とともに、半導体基板の裏面をも削り落とす（５
０〜１００ｎｍ）ことが可能となり、基板裏面の切削に
より基板の裏面側に残留するゲッタリングの不純物も除
去することができ、次工程以降にゲッタリングの不純物
が基板に再拡散することを防止することができる。
シリコン膜は、熱処理後であって、配線工程が行なわれ
る前段階にて除去することにより、該多結晶シリコン膜
の除去とともに、半導体基板の裏面をも削り落とす（５
０〜１００ｎｍ）ことが可能となり、基板裏面の切削に
より基板の裏面側に残留するゲッタリングの不純物も除
去することができ、次工程以降にゲッタリングの不純物
が基板に再拡散することを防止することができる。
【図１】本発明の実施形態１に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図２】本発明の実施形態２に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図３】従来の半導体装置の製造方法を工程順に示す断
面図である。
面図である。
１０１，２０１，３０１ シリコン基板 １０２，２０２ 素子分離領域 １０３，２０３ ゲート酸化膜 １０４，２０４ ゲート電極 １０５，２０５ サイドウォール １０６，２０６ 層間絶縁膜 １０７，１０８，２０７ 多結晶シリコン膜 １０９，１１１，２０９，２１１ 配線
Claims (3)
- 【請求項１】 絶縁膜を形成する第１の工程と、多結晶
シリコン膜をウェハー両面に成膜する第２の工程と、デ
バイス製作面側に成膜された前記多結晶シリコン膜を除
去する第３の工程と、熱処理を行う第４の工程と、金属
配線を形成する第５の工程を含む半導体装置の製造方法
であって、前記絶縁膜は、前記金属配線と下地との間の層間絶縁膜
であり、 前記第３の工程は、デバイス製作面側に成膜された前記
多結晶シリコン膜を除去するとともに、前記絶縁膜を平
坦化する工程であり、 前記第４の工程は、ゲッタリングを行う工程であり、 前記第５の工程は、前記第４の工程の直後に行われる工
程である ことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第３の工程において、ＣＭＰ技術に
よって、デバイス製作面側に成膜された前記多結晶シリ
コン膜を除去するとともに、前記絶縁膜を平坦化するこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項３】 前記第３の工程において、ドライエッチ
ングによって、デバイス製作面側に成膜された前記多結
晶シリコン膜を除去するとともに、前記絶縁膜を平坦化
することを特徴とする請求項１に記載の半導体装置の製
造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8276067A JP2943728B2 (ja) | 1996-10-18 | 1996-10-18 | 半導体装置の製造方法 |
| KR1019970052512A KR100258228B1 (ko) | 1996-10-18 | 1997-10-14 | 게터링 단계를 갖는 반도체 장치의 제조방법 |
| US08/951,000 US5895236A (en) | 1996-10-18 | 1997-10-15 | Semiconductor device fabricating method having a gettering step |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8276067A JP2943728B2 (ja) | 1996-10-18 | 1996-10-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10125688A JPH10125688A (ja) | 1998-05-15 |
| JP2943728B2 true JP2943728B2 (ja) | 1999-08-30 |
Family
ID=17564349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8276067A Expired - Fee Related JP2943728B2 (ja) | 1996-10-18 | 1996-10-18 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5895236A (ja) |
| JP (1) | JP2943728B2 (ja) |
| KR (1) | KR100258228B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3279532B2 (ja) * | 1998-11-06 | 2002-04-30 | 日本電気株式会社 | 半導体装置の製造方法 |
| DE19915078A1 (de) * | 1999-04-01 | 2000-10-12 | Siemens Ag | Verfahren zur Prozessierung einer monokristallinen Halbleiterscheibe und teilweise prozessierte Halbleiterscheibe |
| JP2002334927A (ja) * | 2001-05-11 | 2002-11-22 | Hitachi Ltd | 半導体装置の製造方法 |
| US7737004B2 (en) * | 2006-07-03 | 2010-06-15 | Semiconductor Components Industries Llc | Multilayer gettering structure for semiconductor device and method |
| JP2010212589A (ja) * | 2009-03-12 | 2010-09-24 | Renesas Electronics Corp | 半導体装置の製造方法 |
| CN113299556B (zh) * | 2021-04-25 | 2023-04-18 | 西安石油大学 | 一种应变硅mos电子器件及其制备方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4608096A (en) * | 1983-04-04 | 1986-08-26 | Monsanto Company | Gettering |
| JPS61159741A (ja) * | 1984-12-31 | 1986-07-19 | Sony Corp | 半導体装置の製造方法 |
| JPS62208638A (ja) * | 1986-03-07 | 1987-09-12 | Toshiba Corp | 半導体装置の製造方法 |
| US4824698A (en) * | 1987-12-23 | 1989-04-25 | General Electric Company | High temperature annealing to improve SIMOX characteristics |
| JPH05206146A (ja) * | 1992-01-24 | 1993-08-13 | Toshiba Corp | 半導体装置の製造方法 |
-
1996
- 1996-10-18 JP JP8276067A patent/JP2943728B2/ja not_active Expired - Fee Related
-
1997
- 1997-10-14 KR KR1019970052512A patent/KR100258228B1/ko not_active IP Right Cessation
- 1997-10-15 US US08/951,000 patent/US5895236A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100258228B1 (ko) | 2000-06-01 |
| US5895236A (en) | 1999-04-20 |
| JPH10125688A (ja) | 1998-05-15 |
| KR19980032805A (ko) | 1998-07-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |