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JP2940342B2 - Data reproduction device - Google Patents

Data reproduction device

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Publication number
JP2940342B2
JP2940342B2 JP6757093A JP6757093A JP2940342B2 JP 2940342 B2 JP2940342 B2 JP 2940342B2 JP 6757093 A JP6757093 A JP 6757093A JP 6757093 A JP6757093 A JP 6757093A JP 2940342 B2 JP2940342 B2 JP 2940342B2
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JP
Japan
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signal
data
frame
time code
time
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Inventor
英毅 西土
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TEIATSUKU KK
Original Assignee
TEIATSUKU KK
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Publication date
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  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明はディジタル・オ−ディオ
・テ−プレコ−ダ(DAT)等によるデ−タ及び時間情
報デ−タの再生装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus for reproducing data and time information data by using a digital audio tape recorder (DAT) or the like.

【0002】[0002]

【従来の技術】DATにおいては、図1に示すように磁
気テ−プ1の1フレ−ム即ち1つの斜めトラックにPC
Mデ−タ領域2の他に、2つのサブコ−ド(SUB)領
域3と2つの自動トラッキング領域ATF(Auto Track
ing Finding )4を有する。PCMデ−タ領域2にはオ
−ディオ信号がディジタル化されて記録され、サブコ−
ド領域3にはフレ−ム又はトラックのアドレスとして使
用される絶対時間デ−タが記録されている。
2. Description of the Related Art In DAT, as shown in FIG.
In addition to the M data area 2, two subcode (SUB) areas 3 and two automatic tracking areas ATF (Auto Track)
ing Finding) 4. The audio signal is digitized and recorded in the PCM data area 2, and the sub-code is recorded.
The absolute time data used as the address of the frame or track is recorded in the data area 3.

【0003】ところで、最近、業務用DATとVTRと
の同期運転等のための同期信号としてDATのサブコ−
ド領域3に、図2に示すように絶対時間の他に国際電気
標準会議即ちIEC(International Electrotechnical
Commission )の規格のタイムコ−ドフレ−ムを示すデ
−タ及びDATフレ−ムとIECタイムコ−ドフレ−ム
との位相差を示す位相差デ−タを記録することがある。
Recently, a sub-code of a DAT has been used as a synchronizing signal for synchronizing a commercial DAT and a VTR.
As shown in FIG. 2, in addition to the absolute time, the International Electrotechnical Commission or IEC (International Electrotechnical
Commission) standard data and phase difference data indicating the phase difference between the DAT frame and the IEC time code frame may be recorded.

【0004】図3はIECタイムコ−ドフレ−ムとDA
Tフレ−ムとの関係を原理的に示す。図3の(A)に示
すIECタイムコ−ドフレ−ムの周期TCと、図3
(B)に示すDATフレ−ムの周期DTとは同一でない
ので、IECタイムコ−ドデ−タのみをDATに記録し
ても、この記録に基づいてIECタイムコ−ドデ−タを
正確に復元することができない。このため、IECタイ
ムコ−ドフレ−ムとDATフレ−ムとのエッジの位相差
を示すデ−タがDATの各フ−ムに記録される。図3で
はIECタイムコ−ドフレ−ムがF1 、F2 ・・・F5
で示され、DATフレ−ムがDF1 、DF2 ・・・・D
F6 で示されて、これ等のエッジの位相差がm1 、m2
・・・・m6 で示されている。図3(A)のIECタイ
ムコ−ドフレ−ムの中及び図3の(B)のDATフレ−
ムの上段に記入されている数値は時間デ−タを時:分:
秒:フレ−ムの順に説明的に示す。なお、時間デ−タに
おけるフレ−ム数が所定値(例えば30)に達すると1
秒になる。DATフレ−ムには、各フレ−ムのエッジ
(始端)の時点におけ時間情報がIECタイムコ−ドデ
−タに基づく時間デ−タと位相差デ−タm1 〜m6 との
組み合わせで記録されている。
FIG. 3 shows the IEC time code frame and DA.
The relationship with the T frame is shown in principle. The period TC of the IEC time code frame shown in FIG.
Since the period DT of the DAT frame shown in (B) is not the same, even if only the IEC time code data is recorded in the DAT, the IEC time code data is accurately restored based on this recording. Can not do it. Therefore, data indicating the phase difference between the edges of the IEC time code frame and the DAT frame is recorded in each frame of the DAT. In FIG. 3, the IEC time code frames are F1, F2... F5.
, And the DAT frame is DF1, DF2,.
Denoted by F6, the phase differences of these edges are m1, m2
····· m6 The IEC time code frame shown in FIG. 3A and the DAT frame shown in FIG.
The numerical value written in the upper part of the time is the time data of hour: minute:
Seconds: Explained in the order of frames. When the number of frames in the time data reaches a predetermined value (for example, 30), 1 is set.
Seconds. In the DAT frame, time information at the edge (starting edge) of each frame is recorded as a combination of time data based on IEC time code data and phase difference data m1 to m6. Have been.

【0005】もし、IECタイムコ−ドフレ−ムが時間
軸の変動が無い状態で規則正しく供給され、且つ、DA
Tのテ−プの正確な記録走査が実行されて時間デ−タ及
び位相差デ−タを正しく書き込み、しかる後DATのテ
−プの正確な再生走査に基づいて時間デ−タ及び位相差
デ−タm1 〜m6 が正確に読み出されたとすれば、図3
の(B)のDATフレ−ムの時間情報の再生出力に基づ
いて図3の(A)と同一のIECタイムコ−ドフレ−ム
を再現させることができる。
[0005] If the IEC time code frame is supplied regularly without any fluctuation of the time axis,
An accurate recording scan of the T tape is performed to correctly write the time data and the phase difference data, and then the time data and the phase difference are read based on the accurate reproduction scan of the DAT tape. Assuming that the data m1 to m6 have been correctly read, FIG.
The same IEC time code frame as that shown in FIG. 3A can be reproduced based on the reproduced output of the time information of the DAT frame shown in FIG.

【0006】[0006]

【発明が解決しようとする課題】ところで、DATにお
いて、再生されたタイムコ−ドデ−タをバッファメモリ
を介してシリアル(直列)に送出するときに、もしバッ
ファメモリを固定のビットクロックで動作させれば、タ
イムコ−ドデ−タの欠落が生じる恐れがある。例えば、
図3において記録するためのIECタイムコ−ドフレ−
ムが周期TCで規則正しくDATに送られるとは限ら
ず、第4及び第5フレ−ムF4 に示すようにTC+a、
TC+bのように周期が除々に増大することがある。こ
のような増大はデ−プ走行の精度の悪い磁気テ−プ記録
再生装置によってIECタイムコ−ドフレ−ムを供給す
る場合に生じる。1つのタイムコ−ドフレ−ムにおける
タイムコ−ドデ−タのビット数は予め決められた一定数
(例えば80ビット)であるので、再生時において第4
及び第5レ−ムF4 、F5 が再現され、これがバッファ
メモリに入力し、固定されたクロックビットで第4及び
第5フレ−ムF4 、F5のタイムコ−ドデ−タを読み取
ろうとすると、時間軸上におけるタイムコ−ドデ−タの
ビット配列とビットクロック配列の不一致が生じ、タイ
ムコ−ドデ−タを正確に出力させることが不可能になる
恐れがある。
In the DAT, when the reproduced time code data is transmitted serially (serial) via a buffer memory, if the buffer memory is operated with a fixed bit clock. If so, there is a risk that time code data will be lost. For example,
IEC time code frame for recording in FIG.
The frame is not always sent to the DAT regularly in the period TC, and as shown in the fourth and fifth frames F4, TC + a,
The cycle may gradually increase like TC + b. Such an increase occurs when an IEC time code frame is supplied by a magnetic tape recording / reproducing apparatus having a low degree of accuracy in the deep travel. Since the number of bits of time code data in one time code frame is a predetermined constant number (for example, 80 bits), the fourth
And the fifth and fifth frames F4 and F5 are reproduced and input to the buffer memory, and when the time code data of the fourth and fifth frames F4 and F5 is read with fixed clock bits, the time is reduced. A mismatch between the bit arrangement of the time code data and the bit clock arrangement on the axis may occur, making it impossible to output the time code data accurately.

【0007】DATと同期運転される例えばVTRがタ
イムコ−ドデ−タの欠落によるタイムコ−ドの不連続に
も拘らず同期運転を継続できるように構成されていれば
実質的に問題は生じないが、すべての装置がこの様に構
成されているとは限らず、同期外れが生じることがあ
る。
[0007] If the VAT, which is operated synchronously with the DAT, for example, is constructed so that the synchronous operation can be continued despite the discontinuity of the time code due to the lack of time code data, no substantial problem occurs. However, not all devices are configured in this manner, and synchronization may be lost.

【0008】今、DATとVTRの同期運転について述
べたが、これに限ることなく、VTRとVTR、光ディ
スクとVTR等の種々の同期運転でも同様な問題があ
る。また同期運転のための再生に限ることなく、単独運
転におけるデ−タ伝送においても同様な問題がある。例
えば再生デ−タのビット配列の時間軸の変動が生じる
と、固定されたビットクロックで制御されているバッフ
ァメモリから再生デ−タを正確に出力することが不可能
になる。
Although the synchronous operation of the DAT and the VTR has been described above, the present invention is not limited to this, and there are similar problems in various synchronous operations of the VTR and the VTR, the optical disk and the VTR, and the like. A similar problem occurs not only in reproduction for synchronous operation but also in data transmission in isolated operation. For example, if the time axis of the bit array of the reproduced data fluctuates, it becomes impossible to accurately output the reproduced data from the buffer memory controlled by the fixed bit clock.

【0009】そこで、本発明の目的は再生デ−タのビッ
ト配列の時間軸の変動が生じても正確に出力させること
ができるデ−タ再生装置を提供することにある。
SUMMARY OF THE INVENTION It is an object of the present invention to provide a data reproducing apparatus capable of outputting data accurately even if the time axis of a reproduced data bit arrangement fluctuates.

【0010】[0010]

【課題を解決するための手段】上記目的を達成するため
の本発明は、実施例を示す図面の符号を参照して説明す
ると、順次に配置された複数の記録媒体フレームDF1
〜DF6 を有し、各記録媒体フレームDF1 〜DF6 に
は外部から供給されたディジル主情報データが記録され
且つこの主情報データと共に外部から供給された標準タ
イムコードフレームF1 〜F5に従うディジタル時間情
報データが前記記録媒体フレームDF1〜DF6 に従う
ように変換されて記録され、前記記録媒体フレームDF
1 〜DF6の時間長が前記標準タイムコードフレームF1
〜F5の時間長と異なる長さを有している記録媒体1か
ら主情報データと時間情報データとを再生して出力する
データ再生装置であって、前記記録媒体1から前記主情
報データ及び前記時間情報データを再生するための信号
変換器10と、前記記録媒体1と前記信号変換器10と
の間に相対的走査運動を生じさせるための走査手段1
2、14と、前記信号変換器10から得られた再生出力
から前記主情報データと前記記録媒体フレームDF1 〜
DF6に従う時間情報データとを分離して出力する再生
信号処理回路15と、前記再生信号処理回路15から得
られた前記記録媒体フレームDF1 〜DF6に従う時間
情報データを前記標準タイムコードフレームF1 〜F5
に従う時間情報データに変換する標準タイムコードデー
タ復元手段30と、前記標準タイムコードデータ復元手
段30から得られた前記標準タイムコードフレームに従
う時間情報データをビット単位でシリアルに出力するた
めに前記標準タイムコードデータ復元手段30に接続さ
れたバッファメモリ31と、前記バッファメモリ31か
ら前記標準タイムコードフレームに従う時間情報データ
をビット単位で出力させる時に前記バッファメモリ31
にクロック信号を与えるために前記バッファメモリ31
に接続され、且つ前記クロック信号の周期を変えるため
の制御端子を有している可変クロック信号発生手段24
と、前記記録媒体フレームDF1 〜DF6の周期を示す
フレーム基準信号を供給するフレーム基準信号供給手段
22と、前記記録媒体フレームDF1 〜DF6と前記標
準タイムコードフレームF1 〜F5との位相差を示す第
1の位相差P1を得るための第1の位相差信号作成手段
32と、前記バッファメモリ31から出力された時間情
報データを伴なった標準タイ ムコードフレームの発生タ
イミングを示すタイミング信号を発生する出力タイムコ
ードフレームタイミング信号発生手段33と、前記フレ
ーム基準信号供給手段22から供給された前記フレーム
基準信号と前記出力タイムコードフレームタイミング信
号発生手段33から発生した前記出力タイムコードフレ
ームタイミング信号との位相差を示す第2の位相差信号
P2 を得るための第2の位相差信号作成手段34と、前
記第1の位相差信号P1と第2の位相差信号P2との差を
示す信号Teを形成する比較手段35と、前記比較手段
35から得られた前記差を示す信号Teの値が所定値を
越えたか否かを判定する判定手段36と、前記判定手段
36から前記差を示す信号Teの値が所定値を越えたこ
とを示す出力が得られた時に、前記バッファメモリ31
のクロック信号の周期を1フレームの伝送期間中に前記
所定値以下の一定量のみ変えるためのクロック補正信号
を形成し、このクロック補正信号を前記差を小さくする
ように前記可変クロック信号発生手段24の前記制御端
子に供給するクロック補正信号形成手段37とを備えた
データ再生装置に係わるものである。なお、標準タイム
コードフレームは例えばIECタイムコードフレームであ
り,また,差の信号Teの値と比較する所定値は例えば1
00μsである。
The present invention for achieving the above object will be described with reference to the reference numerals in the drawings showing the embodiments.
Then, a plurality of recording medium frames DF1 arranged sequentially
To DF6, and each recording medium frame DF1 to DF6 has
Records the main information data of Digil supplied from outside.
The standard data supplied from outside together with this main information data
Digital time information according to the imcode frames F1 to F5
Report data follows the recording medium frames DF1 to DF6.
The recording medium frame DF is converted and recorded as described above.
1 to DF6 are equal to the standard time code frame F1.
Is the recording medium 1 having a length different from the time length of F5
To reproduce and output main information data and time information data
A data reproducing apparatus, comprising:
Information data and a signal for reproducing the time information data
Converter 10, the recording medium 1, and the signal converter 10.
Scanning means 1 for producing a relative scanning movement between
2, 14 and the reproduced output obtained from the signal converter 10
From the main information data and the recording medium frames DF1 to
Playback that separates and outputs time information data according to DF6
A signal processing circuit 15;
Time according to the determined recording medium frames DF1 to DF6
The information data is stored in the standard time code frames F1 to F5.
Time code data converted to time information data according to
Data restoring means 30 and the standard time code data restoring means.
According to the standard time code frame obtained from step 30,
Output time information data serially in bit units.
Connected to the standard time code data restoring means 30
Buffer memory 31 and the buffer memory 31
Time information data according to the standard time code frame
Is output in bit units when the buffer memory 31
Buffer memory 31 for supplying a clock signal to
To change the period of the clock signal
Variable clock signal generating means 24 having a control terminal of
Indicates the period of the recording medium frames DF1 to DF6.
Frame reference signal supply means for supplying a frame reference signal
22; the recording medium frames DF1 to DF6;
A second code indicating the phase difference between the quasi-time code frames F1 to F5
First phase difference signal generating means for obtaining a phase difference P1 of 1
32 and the time information output from the buffer memory 31.
Occurrence data of the standard-time code frame that was accompanied by a broadcast data
An output timecode that generates a timing signal indicating
Frame timing signal generating means 33;
The frame supplied from the frame reference signal supply means 22
A reference signal and the output time code frame timing signal.
The output time code frame generated from the signal generation means 33.
Second phase difference signal indicating a phase difference from the frame timing signal
A second phase difference signal generating means 34 for obtaining P2;
The difference between the first phase difference signal P1 and the second phase difference signal P2 is
A comparing means 35 for forming a signal Te shown in FIG.
The value of the signal Te indicating the difference obtained from 35 is a predetermined value.
Determining means 36 for determining whether or not the distance has been exceeded;
36 indicates that the value of the signal Te indicating the difference exceeds a predetermined value.
Is obtained, the buffer memory 31
During the transmission period of one frame.
Clock correction signal for changing only a certain amount below a predetermined value
And use this clock correction signal to reduce the difference.
The control terminal of the variable clock signal generating means 24
The present invention relates to a data reproducing apparatus provided with a clock correction signal forming means 37 for supplying the data to a data reproducing device. The standard time
The code frame is, for example, an IEC time code frame.
The predetermined value to be compared with the value of the difference signal Te is, for example, 1
00 μs.

【0011】[0011]

【発明の作用及び効果】本発明においては、バッファメ
モリ31が固定のクロックで駆動されずに、入力するデ
−タのビット配列の時間軸上での変動に対応させて変化
させたクロックで駆動されるので、デ−タのすべてのビ
ットを読み出すことが可能になる。また、時間デ−タが
このビット配列の時間軸上の変動(フレ−ム長の変動)
が生じた状態で記録媒体に記録されていた場合に、この
変動を忠実に伴なった時間デ−タをバッファメモリ31
から送出することができる。即ち、バッファメモリに同
期信号として使用される時間デ−タが時間軸上の変動を
伴なって入力した場合にビットクロックの周期もこれに
応じて変化するので、時間デ−タの時間軸上の変動を保
存した状態の出力を得ることができる。同期運転におい
ては、時間デ−タが同期信号として使用されるため、時
間デ−タの時間軸上の配置が重要な意味を有し、本発明
のように時間デ−タの時間軸上の配列を変えないと、正
確な同期運転が可能になる。本発明ではフレ−ム長が変
化してもフレ−ムに含まれる全ビットが読み出されるの
で、連続性を維持することができる。また,本発明では
第1及び第2の位相差信号P1,P2の差が所定量(例えば
+100μs又はー100μs)を越え,この差が大き
い時にはこの差を一度に補正しないで、1フレームの伝
送期間中に一定量のみ補正して徐々差を小さくする。従
って、差の補正を円滑且つ容易に行うことができる。
In [effect of invention and advantages of the present invention, without the buffer memory 31 is driven by a fixed clock, the input to the de - in correspondence with the variation in the time axis of the data bit sequence variation
Since the data is driven by the set clock, all bits of the data can be read. Further , the time data indicates the fluctuation of the bit array on the time axis (the fluctuation of the frame length).
When the data is recorded on the recording medium in a state where the data is generated, the time data with the fluctuation is faithfully stored in the buffer memory 31.
Can be sent. That is, when time data used as a synchronization signal is input to the buffer memory with fluctuations on the time axis, the cycle of the bit clock changes accordingly. Can be obtained in a state in which the fluctuation of the data is preserved. In synchronous operation, since time data is used as a synchronization signal, the arrangement of the time data on the time axis has an important meaning. If the arrangement is not changed, accurate synchronous operation becomes possible. According to the present invention, even if the frame length changes, all bits included in the frame are read, so that continuity can be maintained. In the present invention,
The difference between the first and second phase difference signals P1 and P2 is a predetermined amount (for example,
+ 100μs or -100μs), and this difference is large.
If the difference is not corrected all at once,
The difference is gradually reduced by correcting only a certain amount during the sending period. Obedience
Accordingly, the difference can be corrected smoothly and easily.

【0012】[0012]

【実施例】次に、図1〜図8を参照して本発明の実施例
に係わるDATを説明する。図4に示す本実施例のDA
Tは、記録媒体磁気テープ1との相対的走査運動によっ
て信号を記録再生するための信号変換器としての一対の
磁気ヘッド10を有する。一対のヘッド10は周知のよ
うに回転ドラム11に取り付けられ、モータ12で回転
される。磁気テープ1はカセット13から引き出されて
回転ドラム11に巻き付けられ、テープ走行装置14に
よって走行される。これにより、テープ11とヘッド1
0との相対的走査運動が生じ、テープ1上には図1に示
すように斜めトラックが生じる。
Next, a DAT according to an embodiment of the present invention will be described with reference to FIGS. DA of the present embodiment shown in FIG.
T has a pair of magnetic heads 10 as signal converters for recording and reproducing signals by relative scanning movement with respect to the recording medium magnetic tape 1. The pair of heads 10 are attached to a rotating drum 11 as is well known, and are rotated by a motor 12. The magnetic tape 1 is pulled out of the cassette 13, wound around the rotating drum 11, and run by the tape running device 14. Thereby, the tape 11 and the head 1
A relative scanning motion with zero occurs, and an oblique track occurs on the tape 1 as shown in FIG.

【0013】ヘッド10は記録データの処理及び再生デ
ータの処理を行うための記録再生回路15にロータリト
ランス(図示せず)等を介して結合されている。記録再
生回路15には記録データ入力ライン16が接続されて
いる。この記録データ入力ライン16には、オーディオ
情報等の主情報データの他に時間情報データが供給され
る。時間情報データはこの実施例の場合IECタイムコ
ードデータである。記録再生回路15からはライン17
によって主情報データが出力される他に、テープ1のサ
ブコード領域3に記録された時間情報データがライン1
8によってマイコン(マイクロコンピュータ)19に送
られる。また、記録再生回路15からはライン20によ
ってシステムクロック発生回路21にシステムクロック
指示データが送られる。このシステムクロック指示デー
タは図1のテープのサブコード領域3に記録されていた
ものを再生して得る。記録再生回路15は更に図3の
(C)に示すDATフレーム基準信号を作成してライン
22によってマイコン19に送る。なお、図4では主記
録信号をAD変換する回路(ADC)及び再生出力をD
A変換する回路(DAC)の図示が省略されている。
The head 10 is coupled via a rotary transformer (not shown) to a recording / reproducing circuit 15 for processing recording data and reproducing data. A recording data input line 16 is connected to the recording / reproducing circuit 15. The recording data input line 16 is supplied with time information data in addition to main information data such as audio information. The time information data is IEC time code data in this embodiment. Line 17 from recording / reproducing circuit 15
In addition to the output of the main information data, the time information data recorded in the subcode area 3 of the tape 1
It is sent to a microcomputer 19 by 8. The system clock instruction data is sent from the recording / reproducing circuit 15 to the system clock generating circuit 21 via a line 20. This system clock instruction data is obtained by reproducing data recorded in the subcode area 3 of the tape in FIG. The recording / reproducing circuit 15 further generates a DAT frame reference signal shown in FIG. In FIG. 4, a circuit (ADC) for AD conversion of the main recording signal and a reproduction output
Illustration of a circuit (DAC) for A-conversion is omitted.

【0014】マイコン19はマイクロプロセッサ(CP
U)を含み、IECタイムコードデータを再現(復元)
し、出力端子23に送る。この出力端子23にIECタ
イムコードデータの正確な復元信号を得るために可変ビ
ットクロック発生回路24が設けられている。可変ビッ
トクロック発生回路24はライン25から与えられる制
御信号に応答して1フレーム期間に単位時間長のみクロ
ックの周期を変えることができる。可変ビットクロック
発生回路24の出力ライン26はマイコン19に接続さ
れ、マイコン19から出力端子23に送出するタイムコ
ードデータのためのバッファメモリを制御する。なお、
マイコン19及び可変ビットクロック発生回路24はシ
ステムクロック発生回路21に夫々接続されている。ま
た、タイムコードデータ出力端子23には同期運転する
ためのVTR27が接続されている。VTR27は、出
力端子23から供給されるタイムコードデータと同一の
タイムコードデータを内蔵しており、両者が同期するよ
うに再生動作する。
The microcomputer 19 has a microprocessor (CP)
U) and reproduce (restore) IEC time code data
And sends it to the output terminal 23. The output terminal 23 is provided with a variable bit clock generation circuit 24 for obtaining an accurate restoration signal of the IEC time code data. The variable bit clock generation circuit 24 can change the clock cycle only by the unit time length in one frame period in response to the control signal supplied from the line 25. The output line 26 of the variable bit clock generation circuit 24 is connected to the microcomputer 19 and controls a buffer memory for time code data sent from the microcomputer 19 to the output terminal 23. In addition,
The microcomputer 19 and the variable bit clock generation circuit 24 are connected to the system clock generation circuit 21, respectively. A VTR 27 for synchronous operation is connected to the time code data output terminal 23. The VTR 27 incorporates the same time code data as the time code data supplied from the output terminal 23, and performs a reproducing operation so that both are synchronized.

【0015】図5は図4のマイコン19を機能的に示
す。図4の記録再生回路15の出力ライン18とタイム
コードデータ出力端子23との間にはIECタイムコー
ドデータ復元回路30とバッファメモリ31が接続され
ている。IECタイムコードデータ復元回路30はテー
プ1から再生したDATフレームのタイムコードデータ
と位相差データとに基づいてIECタイムコードデータ
を作成する。即ち、図6の(A)に示すDATフレーム
の再生データに基づいて図6の(C)に示すIECタイ
ムコードフレームのデータを作成する。なお、図6の
(A)は図3の(B)に対応し、図6の(C)は図3の
(A)に対応している。IECタイムコードデータ復元
回路30で復元されたデータはバッファメモリ31を介
して出力端子23にシリアルに出力される。このシリア
ル出力を達成するために、バッファメモリ31はシフト
レジスタ31aを内蔵している。シフトレジスタ31a
は可変ビットクロック発生回路24から1ビット当り2
個の割合で発生するビットクロックで駆動される。
FIG. 5 functionally shows the microcomputer 19 of FIG. An IEC time code data restoration circuit 30 and a buffer memory 31 are connected between the output line 18 of the recording / reproduction circuit 15 and the time code data output terminal 23 in FIG. The IEC time code data restoration circuit 30 creates IEC time code data based on the time code data of the DAT frame reproduced from the tape 1 and the phase difference data. That is, the data of the IEC time code frame shown in FIG. 6C is created based on the reproduction data of the DAT frame shown in FIG. 6A corresponds to FIG. 3B, and FIG. 6C corresponds to FIG. 3A. The data restored by the IEC time code data restoration circuit 30 is serially output to the output terminal 23 via the buffer memory 31. In order to achieve this serial output, the buffer memory 31 has a built-in shift register 31a. Shift register 31a
Is 2 per bit from the variable bit clock generation circuit 24.
It is driven by a bit clock generated at a rate of the number of bits.

【0016】可変ビットクロック発生回路24を制御す
るために、位相差データ抽出回路32と、出力タイムコ
ードタイミング信号発生回路33と、位相差データ作成
回路34と、比較回路35と、ずれ判定回路36と、ビ
ットクロック補正信号形成回路37が設けられている。
位相差データ抽出回路32はテープ1のサブコード領域
3から再生した位相差データm1 〜m6 を抽出して比較
回路35に送る。出力タイムコードフレ−ムのタイミン
グ信号発生回路33は出力端子23から出力される図6
の(C)に示すIECタイムコードフレームのエッヂに
対応して図6の(D)に示すタイミング信号を発生す
る。位相差データ作成回路34はライン22で与えられ
る図6の(B)のDATフレーム基準信号と図6の
(D)のIECタイムコードフレームのタイミング信号
との位相差M2 〜M7 を示すデータを作成する。比較回
路35は位相差データ抽出回路32から得られた位相差
P1 と位相差データ作成回路34の出力位相差P2 との
差P1 −P2 =Te を求める。判定回路36は比較回路
35から得られた差Te が100μsよりも大きいか否
かを判定し、この結果をビットクロック補正信号形成回
路37に通知する。ビットクロック補正信号形成回路3
7はTe が100μsよりも大きいことを示す信号に応
答してビットクロックの周期を単位時間長だけプラス又
はマイナスに変化させるための制御信号を発生する。
In order to control the variable bit clock generation circuit 24, a phase difference data extraction circuit 32, an output time code timing signal generation circuit 33, a phase difference data creation circuit 34, a comparison circuit 35, and a shift determination circuit 36 And a bit clock correction signal forming circuit 37.
The phase difference data extraction circuit 32 extracts the phase difference data m1 to m6 reproduced from the subcode area 3 of the tape 1, and sends the data to the comparison circuit 35. The output time code frame timing signal generating circuit 33 outputs from the output terminal 23 in FIG.
A timing signal shown in FIG. 6D is generated corresponding to the edge of the IEC time code frame shown in FIG. The phase difference data generating circuit 34 generates data indicating the phase differences M2 to M7 between the DAT frame reference signal shown in FIG. 6B and the timing signal of the IEC time code frame shown in FIG. I do. The comparison circuit 35 calculates a difference P1−P2 = Te between the phase difference P1 obtained from the phase difference data extraction circuit 32 and the output phase difference P2 of the phase difference data creation circuit 34. The determination circuit 36 determines whether the difference Te obtained from the comparison circuit 35 is larger than 100 μs, and notifies the bit clock correction signal forming circuit 37 of the result. Bit clock correction signal forming circuit 3
7 generates a control signal for changing the cycle of the bit clock to plus or minus by a unit time in response to a signal indicating that Te is greater than 100 μs.

【0017】図7及び図8はマイコン19の動作を示
す。図7においてブロック41でビットクロック補正の
プログラムがスタートすると、ブロック42においてD
ATタイムコードデータ及び位相差データの読み込みが
開始する。次に、ブロック43において、テープ1のサ
ブコード領域3から読み取ったDATタイムコードデー
タと位相差データm1 〜m6 に基づいてIECタイムコ
ードデータを復元させる。次に、ブロック44に示すよ
うにバッファメモリ31の8ビットのシフトレジスタ3
1aにIECタイムコードデータの中の8ビットをセッ
トする。なお、シフトレジスタ31aの前段にメモリ3
1bが設けられており、IECタイムコードデータを連
続的に出力する時には、シフトレジスタ31aが空にな
った時点でメモリ31bの8ビットをまとめてシフトレ
ジスタ31aに移す。次に、ブロック45に示すよう
に、DATフレームとIECタイムコードフレームとの
初期位相差m1 に対応する位相関係が得られる時点でシ
フトレジスタ31aにビットクロックが与えられ、シフ
トレジスタ31aからIECタイムコードデータの8ビ
ット分がビットクロックに従って出力される。前述した
ようにシフトレジスタ31aの全ビット(8ビット)が
出力された後に、次の8ビットが一括してシフトレジス
タ31aに移され、前の8ビットに続いて後の8ビット
が出力される。ブロック45までで初期設定が完了し、
その後はブロック46に示すように1フレーム毎にビッ
トクロックを補正してIECタイムコードデータを送出
する。
FIGS. 7 and 8 show the operation of the microcomputer 19. FIG. In FIG. 7, when the program of the bit clock correction starts in block 41, D
Reading of the AT time code data and the phase difference data starts. Next, in block 43, the IEC time code data is restored based on the DAT time code data read from the subcode area 3 of the tape 1 and the phase difference data m1 to m6. Next, as shown in block 44, the 8-bit shift register 3 of the buffer memory 31
8a in the IEC time code data is set to 1a. It should be noted that the memory 3 is provided before the shift register 31a.
1b, when outputting IEC time code data continuously, 8 bits of the memory 31b are collectively transferred to the shift register 31a when the shift register 31a becomes empty. Next, as shown in a block 45, a bit clock is applied to the shift register 31a when a phase relationship corresponding to the initial phase difference m1 between the DAT frame and the IEC time code frame is obtained. Eight bits of data are output according to the bit clock. As described above, after all bits (8 bits) of the shift register 31a have been output, the next 8 bits are collectively moved to the shift register 31a, and the subsequent 8 bits are output following the previous 8 bits. . Initial setting is completed by block 45,
Thereafter, as shown in a block 46, the bit clock is corrected for each frame and IEC time code data is transmitted.

【0018】図8は図7のブロック46の補正動作を詳
しく示す。図6の(B)に示すDATフレーム基準信号
がマイコン19の割り込み端子に入力し、1フレーム毎
にビットクロック補正動作が生じる。図8のブロック5
0で補正動作がスタートすると、ブロック51で出力し
ているタイムコードフレームのエッヂの検出が行われ
る。即ち、図5の出力タイムコードフレームのタイミン
グ信号発生回路33で図6の(D)のタイミング信号を
作成する。次に、ブロック52に示すように再生したフ
レームのエッヂと出力タイムコードフレームのエッヂと
の位相差P2 を図5の回路34で求める。次に、ブロッ
ク53に示すようにテープ1から再生した位相差P1 と
実際の位相差P2 とを比較回路35で比較して差Te を
求める。次に、ブロック54に示すようにTe が100
μsを越えたか否かを判定する。越えていない場合には
ビットクロックの補正を行わずに終了させる。越えた場
合には次のブロック55でTe が進みか遅れかを判断す
る。進みの場合にはブロック56に示すようにビットク
ロックの周波数を一定値だけ低くする制御信号をビット
クロック補正信号形成回路37から可変ビットクロック
発生回路24に与える。また、逆に遅れの場合にはブロ
ック57に示すようにビットクロック周波数を高くする
制御信号をビットクロック発生回路24に与える。しか
る後、ブロック58に示すように1フレームにおける補
正動作を終了させ、次のフレームで再び同一の動作を繰
返す。
FIG. 8 shows the correction operation of the block 46 of FIG. 7 in detail. The DAT frame reference signal shown in FIG. 6B is input to the interrupt terminal of the microcomputer 19, and a bit clock correction operation is performed for each frame. Block 5 in FIG.
When the correction operation starts at 0, the edge of the time code frame output at block 51 is detected. That is, the timing signal shown in FIG. 6D is created by the output time code frame timing signal generating circuit 33 shown in FIG. Next, as shown in block 52, the phase difference P2 between the edge of the reproduced frame and the edge of the output time code frame is determined by the circuit 34 in FIG. Next, as shown in a block 53, the phase difference P1 reproduced from the tape 1 and the actual phase difference P2 are compared by the comparison circuit 35 to obtain the difference Te. Next, as shown in block 54, Te is 100
It is determined whether the time has exceeded μs. If not exceeded, the process is terminated without correcting the bit clock. If so, the next block 55 determines whether Te is advanced or delayed. In the case of advance, a control signal for lowering the frequency of the bit clock by a fixed value is supplied from the bit clock correction signal forming circuit 37 to the variable bit clock generating circuit 24 as shown in a block 56. Conversely, in the case of a delay, a control signal for increasing the bit clock frequency is applied to the bit clock generation circuit 24 as shown in a block 57. Thereafter, the correction operation in one frame is ended as shown in a block 58, and the same operation is repeated again in the next frame.

【0019】なお、Te の値が100μsよりも大幅に
大きい場合には、1フレーム中にこれを100μsに下
げないで、複数フレームを使用して下げる。即ち1フレ
ームでの補正量は常に一定であり、同一の補正動作を複
数フレームにわたって繰返すことによって差Te の値を
100μs以下にする。従って、簡単な回路で補正を達
成することができる。
When the value of Te is much larger than 100 μs, the value is lowered by using a plurality of frames without reducing it to 100 μs in one frame. That is, the correction amount in one frame is always constant, and the value of the difference Te is reduced to 100 μs or less by repeating the same correction operation over a plurality of frames. Therefore, the correction can be achieved with a simple circuit.

【0020】図3の(A)に示すIECタイムコードフ
レームが、テープ走行速度が時間の経過と共に僅かに遅
くなるような別の磁気テープ記録再生装置から供給され
ている場合には、フレームの時間長を一定値TCに保つ
ことが不可能になり、例えば第3及び第4フレームF3
、F4 に示すようにTC+a及びTC+bのように徐
々に長くなる。IECタイムコードデータは同期信号と
して利用するものであるので、再生出力端子23から図
3の(A)と実質的に同一のデータ配列即ちビット配列
でIECタイムコードデータを出力することが望まし
い。本実施例では、テープ1から再生した位相差データ
m1 〜m6 で決まるDATフレームとIECタイムコー
ドフレームとの目標位相差P1 と出力端子23における
実際の出力フレームとDATフレームとで決まる検出位
相差P2 とのずれTe を監視し、この差Te を所定値
(100μs)以内に収めるようにビットクロックを補
正しているので、出力端子23からは目標位相差P1 に
近い位相差を有するIECタイムコードフレームを出力
することができる。これにより、図3の(A)に示す元
のIECタイムコードフレームに近似性の良い再生IE
Cタイムコードフレームを図6の(C)に示すように出
力することができる。
If the IEC time code frame shown in FIG. 3A is supplied from another magnetic tape recording / reproducing device in which the tape running speed becomes slightly slower with time, the frame time It becomes impossible to keep the length at a constant value TC, for example, the third and fourth frames F3
, F4, as shown in TC + a and TC + b. Since the IEC time code data is used as a synchronization signal, it is desirable to output the IEC time code data from the reproduction output terminal 23 in a data arrangement substantially the same as that of FIG. In this embodiment, the target phase difference P1 between the DAT frame determined by the phase difference data m1 to m6 reproduced from the tape 1 and the IEC time code frame, and the detection phase difference P2 determined by the actual output frame and the DAT frame at the output terminal 23. Is monitored, and the bit clock is corrected so that the difference Te falls within a predetermined value (100 μs). Therefore, an IEC time code frame having a phase difference close to the target phase difference P1 is output from the output terminal 23. Can be output. As a result, the reproduction IE with good approximation to the original IEC time code frame shown in FIG.
The C time code frame can be output as shown in FIG.

【0021】VTR27には図3(A)に示すIECタ
イムコ−ドフレ−ムと同一のものが記録されているの
で、これとDATから受け取る図6の(C)のIECタ
イムコ−ドフレ−ムとが一致するようにVTR27の主
デ−タを読み取ると、DATとVTRの同期が良好に成
立する。
Since the VTR 27 records the same IEC time code frame as shown in FIG. 3A, the IEC time code frame shown in FIG. When the main data of the VTR 27 is read so as to match, the synchronization between the DAT and the VTR is well established.

【0022】[0022]

【変形例】本発明は上述の実施例に限定されるものでは
なく、例えば次の変形例が可能なものである。 (1) 図3及び図6においては、理解を用意にするた
めに、IECタイムコ−ドフレ−ムとDATフレ−ムと
の位相差デ−タを各フレ−ム毎の位相差m1 〜m6 を求
め、これをサブコ−ト領域に記録した。しかし、この位
相差m1 〜m6の値は、別の位相差情報と時間デ−タと
に基づいて演算で求めることができる。この別の位相差
情報とは、DATの分野では周知であるmj と呼ばれて
いる時間差デ−タである。この時間差mj は次の式に従
って求められる。 TTj − jDT=mj ここで、TTj は、IECタイムコ−ドフレ−ム列の最
初のフレ−ム(00時、00分、00秒、00フレ−
ム)の開始時点からDATタイムコ−ド列のj 番目のフ
レ−ムの開始時点までの時間を示し、jDTはDATタ
イムコ−ドフレ−ム列の最初のフレ−ム(00時、00
分、00秒、00フレ−ム)の開始時点からこのj番目
のフレ−ムの立上り時点までの時間長を示す。このmj
の値を各DATフレ−ムの立上りで求めて、時間デ−タ
と共にサブコ−ド領域に記録しておけば、図3のm1 〜
m6 に相当する値を演算で求めることができる。 (2) 図5においてシフトレジスタ31aから送出す
るIECタイムコ−ドフレ−ムのタイミングをIECタ
イムコ−ドデ−タに復元回路30の出力に基づいて予想
することができる場合には、図5の出力タイムコ−ドフ
レ−ムのタイミング信号発生回路33を出力端子23に
接続せずにIECタイムコ−ドデ−タ復元回路30に接
続してもよい、即ち、図8のブロック51におけるタイ
ムコ−ドフレ−ムのエッジ検出の代わりに、予測(演
算)によって出力IECタイムコ−ドフレ−ムのエッジ
を決定してもよい。 (3) 図5の位相差デ−タ抽出回路32、出力タイム
コ−ドフレ−ムのタイミング信号発生回路33、位相差
デ−タ作成回路34、比較回路35の代わりに、IEC
タイムコ−ドデ−タ復元回路30で演算で作成したIE
Cタイムコ−ドフレ−ムの時間長を求め、この時間長の
変化に対応してビットクロックの周期が変化するように
可変ビットクロック発生回路24を制御してもよい。こ
の場合もIECタイムコ−ドフレ−ムの時間長が所定値
以上変化した時にビットクロックを変えることが望まし
い。 (4) DATとVTRの同期運転に限ることなく、光
ディスク装置とVTRの同期運転、又はその他の種々の
組み合わせの同期運転にも適用可能である。 (5) 同期信号としてIECのタイムコ−ドフレ−ム
以外のものを使用する場合にも勿論適用可能である。 (6) タイムコ−ドデ−タの記録再生に限ることな
く、記録媒体と信号変換器との相対的走査運動によって
再生デ−タ又は同期デ−タを出力する場合において、走
査速度の変化に応じて出力バッフアメモリのビットクロ
ックの周期を変える場合にも本発明を適用することがで
きる。
[Modifications] The present invention is not limited to the above-described embodiment, and for example, the following modifications are possible. (1) In FIG. 3 and FIG. 6, in order to facilitate understanding, the phase difference data between the IEC time code frame and the DAT frame are represented by the phase differences m1 to m6 for each frame. This was recorded in the sub-coat area. However, the values of the phase differences m1 to m6 can be obtained by calculation based on other phase difference information and time data. The other phase difference information is time difference data called mj which is well known in the field of DAT. This time difference mj is obtained according to the following equation. TTj-jDT = mj where TTj is the first frame (00 hours, 00 minutes, 00 seconds, 00 frames) of the IEC time code frame sequence.
) Indicates the time from the start of the DAT time code sequence to the start of the jth frame of the DAT time code sequence, and jDT is the first frame (00 hour, 00 hour) of the DAT time code sequence.
(Minute, 00 seconds, 00 frame) to the rising point of the j-th frame. This mj
Is obtained at the rising edge of each DAT frame and recorded in the subcode area together with the time data.
The value corresponding to m6 can be obtained by calculation. (2) In FIG. 5, when the timing of the IEC time code frame transmitted from the shift register 31a can be predicted in the IEC time code data based on the output of the restoration circuit 30, the output of FIG. The time code frame timing signal generating circuit 33 may be connected to the IEC time code data restoring circuit 30 without connecting to the output terminal 23, that is, the time code frame in the block 51 in FIG. Instead of the edge detection, the edge of the output IEC time code frame may be determined by prediction (operation). (3) Instead of the phase difference data extraction circuit 32, output time code frame timing signal generation circuit 33, phase difference data creation circuit 34, and comparison circuit 35 of FIG.
IE created by operation in the time code data restoration circuit 30
The time length of the C time code frame may be determined, and the variable bit clock generating circuit 24 may be controlled so that the cycle of the bit clock changes in accordance with the change in the time length. Also in this case, it is desirable to change the bit clock when the time length of the IEC time code frame changes by a predetermined value or more. (4) The present invention can be applied not only to the synchronous operation of the DAT and the VTR, but also to the synchronous operation of the optical disk device and the VTR, or the synchronous operation of various other combinations. (5) Of course, the present invention can be applied to a case where a signal other than the IEC time code frame is used as the synchronization signal. (6) When outputting reproduction data or synchronous data by relative scanning motion between a recording medium and a signal converter, without being limited to recording and reproduction of time code data, a change in scanning speed may occur. The present invention can be applied to a case where the cycle of the bit clock of the output buffer memory is changed accordingly.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施例に係わるDATのテ−プにおけ
るトラックを示す図である。
FIG. 1 is a diagram showing a track in a DAT tape according to an embodiment of the present invention.

【図2】サブコ−ド領域におけるデ−タを示す図であ
る。
FIG. 2 is a diagram showing data in a sub-code area.

【図3】テ−プに記録するためのIECタイムコ−ドフ
レ−ムとDATのタイムコ−ドフレ−ムとDATフレ−
ムの基準信号との時間関係を示す図である。
FIG. 3 shows an IEC time code frame and a DAT time code frame and a DAT frame for recording on a tape.
FIG. 4 is a diagram showing a time relationship between a reference signal of the system and a reference signal.

【図4】DATを示すブロック図である。FIG. 4 is a block diagram showing a DAT.

【図5】図4のマイコンを機能的に示すブロック図であ
る。
FIG. 5 is a block diagram functionally showing the microcomputer of FIG. 4;

【図6】再生DATフレ−ム、DATフレ−ム基準信
号、復元されたIECタイムコ−ドフレ−ム及びこのタ
イミング信号を示す図である。
FIG. 6 is a view showing a reproduced DAT frame, a DAT frame reference signal, a restored IEC time code frame, and a timing signal thereof.

【図7】ビットクロックの補正動作を示す流れ図であ
る。
FIG. 7 is a flowchart showing a correction operation of a bit clock.

【図8】ビットクロックの補正動作を詳しく示す流れ図
である。
FIG. 8 is a flowchart showing a bit clock correction operation in detail.

【符号の説明】[Explanation of symbols]

19 マイコン 24 可変ビットクロック発生回路 31a シフトレジスタ 19 microcomputer 24 variable bit clock generation circuit 31a shift register

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 順次に配置された複数の記録媒体フレー
ム(DF1 〜DF6)を有し、各記録媒体フレーム(D
F1 〜DF6 )には外部から供給されたディジル主情報
データが記録され且つこの主情報データと共に外部から
供給された標準タイムコードフレーム(F1 〜F5 )に
従うディジタル時間情報データが前記記録媒体フレーム
(DF1 〜DF6 )に従うように変換されて記録され、
前記記録媒体フレーム(DF1 〜DF6 )の時間長が前
記標準タイムコードフレーム(F1 〜F5 )の時間長と
異なる長さを有している記録媒体(1)から主情報デー
タと時間情報データとを再生して出力するデータ再生装
置であって、 前記記録媒体(1)から前記主情報データ及び前記時間
情報データを再生するための信号変換器(10)と、 前記記録媒体(1)と前記信号変換器(10)との間に
相対的走査運動を生じさせるための走査手段(12、1
4)と、 前記信号変換器(10)から得られた再生出力から前記
主情報データと前記記録媒体フレーム(DF1 〜DF6
)に従う時間情報データとを分離して出力する再生信
号処理回路(15)と、 前記再生信号処理回路(15)から得られた前記記録媒
体フレーム(DF1 〜DF6 )に従う時間情報データを
前記標準タイムコードフレーム(F1 〜F5 )に従う時
間情報データに変換する標準タイムコードデータ復元手
段(30)と、 前記標準タイムコードデータ復元手段(30)から得ら
れた前記標準タイムコードフレームに従う時間情報デー
タをビット単位でシリアルに出力するために前記標準タ
イムコードデータ復元手段(30)に接続されたバッフ
ァメモリ(31)と、 前記バッファメモリ(31)から前記標準タイムコード
フレームに従う時間情報データをビット単位で出力させ
る時に前記バッファメモリ(31)にクロック信号を与
えるために前記バッファメモリ(31)に接続され、且
つ前記クロック信号の周期を変えるための制御端子を有
している可変クロック信号発生手段(24)と、 前記記録媒体フレーム(DF1 〜DF6 )の周期を示す
フレーム基準信号を供 給するフレーム基準信号供給手段
(22)と、 前記記録媒体フレーム(DF1 〜DF6 )と前記標準タ
イムコードフレーム(F1 〜F5 )との位相差を示す第
1の位相差(P1 )を得るための第1の位相差信号作成
手段(32)と、 前記バッファメモリ(31)から出力された時間情報デ
ータを伴なった標準タイムコードフレームの発生タイミ
ングを示すタイミング信号を発生する出力タイムコード
フレームタイミング信号発生手段(33)と、 前記フレーム基準信号供給手段(22)から供給された
前記フレーム基準信号と前記出力タイムコードフレーム
タイミング信号発生手段(33)から発生した前記出力
タイムコードフレームタイミング信号との位相差を示す
第2の位相差信号(P2 )を得るための第2の位相差信
号作成手段(34)と、 前記第1の位相差信号(P1 )と第2の位相差信号(P
2 )との差を示す信号(Te )を形成する比較手段(3
5)と、 前記比較手段(35)から得られた前記差を示す信号
(Te )の値が所定値を越えたか否かを判定する判定手
段(36)と、 前記判定手段(36)から前記差を示す信号(Te )の
値が所定値を越えたことを示す出力が得られた時に、前
記バッファメモリ(31)のクロック信号の周期を1フ
レームの伝送期間中に前記所定値以下の一定量のみ変え
るためのクロック補正信号を形成し、このクロック補正
信号を前記差を小さくするように前記可変クロック信号
発生手段(24)の前記制御端子に供給するクロック補
正信号形成手段(37)と を備えたデータ再生装置。
1. A plurality of recording medium frames arranged sequentially.
(DF1 to DF6), and each recording medium frame (D
F1 to DF6) contains the main information of Digil supplied from outside
Data is recorded and externally with this main information data
To the supplied standard time code frame (F1 to F5)
Digital time information data according to the recording medium frame
(DF1 to DF6) and recorded.
The time length of the recording medium frames (DF1 to DF6) is
The time length of the standard time code frame (F1 to F5)
Main information data from recording media (1) having different lengths
Data reproduction device that reproduces and outputs data and time information data
The main information data and the time from the recording medium (1).
A signal converter (10) for reproducing information data, between the recording medium (1) and the signal converter (10).
Scanning means (12, 1, 1) for producing a relative scanning movement
4) and the reproduction output obtained from the signal converter (10)
Main information data and the recording medium frames (DF1 to DF6)
Playback signal that separates and outputs time information data according to
The recording medium No. processing circuit (15), obtained from the reproduced signal processing circuit (15)
Time information data according to body frames (DF1 to DF6)
When following the standard time code frame (F1 to F5)
Time code data restoration method to convert to inter-information data
Step (30) and the data obtained from the standard time code data restoring means (30).
Time information data according to the standard time code frame
In order to output data serially in bit units, the standard
Buffer connected to imcode data restoration means (30)
And Amemori (31), said standard time code from said buffer memory (31)
Output time information data according to the frame in bit units
Clock signal to the buffer memory (31) when
Connected to the buffer memory (31) for
A control terminal for changing the period of the clock signal.
Variable clock signal generating means (24), and the period of the recording medium frames (DF1 to DF6).
Frame reference signal supplying means for supply supplying a frame reference signal
(22), the recording medium frames (DF1 to DF6) and the standard
Impression code frame (F1 to F5)
Creating a first phase difference signal for obtaining a phase difference of 1 (P1)
Means (32), and the time information data output from the buffer memory (31).
Time of standard time code frame with data
Time code that generates a timing signal indicating timing
Frame timing signal generating means (33) and frame reference signal supplying means (22)
The frame reference signal and the output time code frame
The output generated from the timing signal generating means (33)
Indicates the phase difference from the time code frame timing signal
Second phase difference signal for obtaining a second phase difference signal (P2)
Signal generating means (34), the first phase difference signal (P1) and the second phase difference signal (P1).
2) a comparison means (3) for forming a signal (Te) indicating the difference from (3)
5) and a signal indicating the difference obtained from the comparing means (35).
A determining means for determining whether or not the value of (Te) has exceeded a predetermined value.
Step (36) and a signal (Te) indicating the difference from the determining means (36).
When an output indicating that the value has exceeded the specified value is obtained,
The cycle of the clock signal of the buffer memory (31) is
During the transmission of a frame, only a certain amount below the predetermined value is changed
To form a clock correction signal for
The variable clock signal so as to reduce the difference
A clock complement supplied to the control terminal of the generating means (24)
A data reproducing device comprising a positive signal forming means (37) .
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