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JP2839375B2 - Semiconductor integrated circuit device - Google Patents

Semiconductor integrated circuit device

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Publication number
JP2839375B2
JP2839375B2 JP3017182A JP1718291A JP2839375B2 JP 2839375 B2 JP2839375 B2 JP 2839375B2 JP 3017182 A JP3017182 A JP 3017182A JP 1718291 A JP1718291 A JP 1718291A JP 2839375 B2 JP2839375 B2 JP 2839375B2
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layer
impurity region
resistance
impurity
mosfet
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敦彦 石橋
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Mitsubishi Electric Corp
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Publication date
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】この発明は、絶縁体層の上に形成
された薄膜電界効果型MOSトランジスタで構成する半
導体集積回路装置に関し、特にそのダイオード素子及び
抵抗素子の構成に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device comprising a thin film field effect type MOS transistor formed on an insulator layer, and more particularly to a structure of a diode element and a resistance element.

【0002】[0002]

【従来の技術】まず、絶縁体層上に形成された薄膜電界
効果型MOSトランジスタ(以下、SOI MOSFE
Tと記す)の基本構造を図9において説明する。図9は
同一基板上にPチャネルMOSFET(以下、P−MO
SFETと記す)とNチャネルMOSFET(以下、N
−MOSFETと記す)を形成した時の断面図であり、
同図(a) が一般的なシリコンウェハ中に形成されるMO
SFET(以下、バルクMOSFETと記す)、同図
(b) がSOI MOSFETである。図において、1は
シリコンウェハ、2はシリコンウェハ1の上に形成され
た絶縁体層、3はN−MOSFETのチャネル部分を形
成するp- 不純物領域、4はP−MOSFETのチャネ
ル部分を形成するn- 不純物領域、51,2 はN−MO
SFETのソース・ドレインを形成するn+ 不純物領
域、53 はn- 不純物領域4に電気的接合をとるために
形成するn+ 不純物領域、61,2 はP−MOSFET
のソース・ドレインを形成するp+ 不純物領域、63
- 不純物領域3に電気的接合をとるために形成するp
+ 不純物領域、7はゲート電極を形成するポリシリコン
層、10はサイドウォール、8はポリシリコン層7とp
- 不純物領域3またはn- 不純物領域4の間にある酸化
膜層、9はp+ 不純物領域61,2 またはn+ 不純物領
域51,2 の電位を他と分離するためのLOCOS層、
28はSOI MOSFETにおいてシリコンウェハの
電位を固定するバックゲート電位である。また、21は
VDD、22はVSS、23はN−MOSFETのゲー
ト端子、24はP−MOSFETのゲート端子、25は
N−MOSFET及びP−MOSFETのドレイン端子
であり、MOSFETとは金属配線で接続されている。
2. Description of the Related Art First, a thin film field effect MOS transistor (hereinafter referred to as SOI MOSFE) formed on an insulator layer.
The basic structure (denoted by T) will be described with reference to FIG. FIG. 9 shows a P-channel MOSFET (hereinafter, P-MO) on the same substrate.
SFET) and an N-channel MOSFET (hereinafter referred to as N
FIG. 4 is a cross-sectional view when a -MOSFET is formed.
Figure (a) shows the MO formed in a typical silicon wafer.
SFET (hereinafter referred to as bulk MOSFET), same figure
(b) is the SOI MOSFET. In the figure, 1 is a silicon wafer, 2 is an insulator layer formed on the silicon wafer 1, 3 is a p - impurity region forming a channel portion of an N-MOSFET, and 4 is a channel portion of a P-MOSFET. n - impurity region 5 1, 5 2 n-MO
N + impurity region forming the source and drain of the SFET, 5 3 are n - n + impurity region formed for electrically bonded to the impurity regions 4, 6 1, 6 2 P-MOSFET
P + impurity region forming the source / drain of P 3 , and p 3 formed to form an electrical junction with p impurity region 3
+ Impurity region, 7 is a polysilicon layer forming a gate electrode, 10 is a side wall, 8 is a polysilicon layer 7 and p
- impurity region 3 or n - oxide film layer between the impurity regions 4, LOCOS layer to separate from other potential of the p + impurity regions 61 and 62 2 or n + impurity regions 5 1, 5 2 9 ,
28 is a back gate potential for fixing the potential of the silicon wafer in the SOI MOSFET. 21 is VDD, 22 is VSS, 23 is the gate terminal of the N-MOSFET, 24 is the gate terminal of the P-MOSFET, 25 is the drain terminal of the N-MOSFET and the P-MOSFET, and is connected to the MOSFET by metal wiring. Have been.

【0003】次に動作について説明する。図9(a) に示
すバルクMOSFETの場合は、p- 不純物領域3にV
SS22,n- 不純物領域4にVDD21の電位を与え
ることにより、P−MOSFET,N−MOSFETの
チャネル部分に安定した空乏層を発生している。
Next, the operation will be described. For bulk MOSFET shown in FIG. 9 (a), p - V impurity region 3
By applying the potential of VDD21 to the SS22, n - impurity region 4, a stable depletion layer is generated in the channel portions of the P-MOSFET and the N-MOSFET.

【0004】これに対し、図9(b) に示すSOI MO
SFETの場合は、絶縁体層2の上部にp- 不純物領域
3,n- 不純物領域4が完全に空乏化するように薄く層
を形成する。従って、図9(a) で説明したようなp-
純物領域3,n- 不純物領域4にVDD21,VSS2
2を接続する構成は、図9(b) のSOI MOSFET
では不要となる。ところが、SOI MOSFETのみ
で半導体集積回路装置を実現すると、装置外部とインタ
ーフェース部分をとるバッファ回路にサージなどの瞬間
的に高い電位差が加わった時の電圧に対する耐圧が低下
する。このことを以下に説明する。
On the other hand, the SOI MO shown in FIG.
In the case of the SFET, a thin layer is formed on the insulator layer 2 so that the p - impurity region 3 and the n - impurity region 4 are completely depleted. Therefore, VDD 21 and VSS 2 are added to the p impurity region 3 and the n impurity region 4 as described with reference to FIG.
2 is connected to the SOI MOSFET shown in FIG.
Is no longer necessary. However, when a semiconductor integrated circuit device is realized using only SOI MOSFETs, the withstand voltage with respect to a voltage when an instantaneously high potential difference such as surge is applied to a buffer circuit interfacing with the outside of the device decreases. This will be described below.

【0005】まず、バルクMOSFETによるバッファ
回路について説明する。図8はバルクMOSFETで構
成するバッファ回路の一例を示す回路図で、同図(a) が
出力バッファ回路、同図(b) が入力バッファ回路であ
る。図において、21はVDD、22はVSS、31は
N−MOSFET、32はP−MOSFET、23はN
−MOSFET31のゲート入力端子、24はP−MO
SFET32のゲート入力端子、25はN−MOSFE
T31及びP−MOSFET32のドレイン電極で半導
体集積回路装置外部と接続しているものとする。また2
6は外部からの信号を受けるインバータ回路、29はイ
ンバータ回路26を瞬間的な高い電位差から保護する抵
抗、27は入力バッファ回路の出力端子である。
First, a buffer circuit using a bulk MOSFET will be described. FIG. 8 is a circuit diagram showing an example of a buffer circuit composed of a bulk MOSFET. FIG. 8A shows an output buffer circuit, and FIG. 8B shows an input buffer circuit. In the figure, 21 is VDD, 22 is VSS, 31 is an N-MOSFET, 32 is a P-MOSFET, and 23 is N
A gate input terminal of MOSFET 31;
Gate input terminal of SFET 32, 25 is N-MOSFE
It is assumed that the drain electrodes of the T31 and the P-MOSFET 32 are connected to the outside of the semiconductor integrated circuit device. Also 2
Reference numeral 6 denotes an inverter circuit for receiving an external signal, 29 denotes a resistor for protecting the inverter circuit 26 from a momentary high potential difference, and 27 denotes an output terminal of the input buffer circuit.

【0006】図8において、出力バッファ回路,入力バ
ッファ回路,とも、装置外部と接続するドレイン電極2
5にVDD21よりも高い電圧が加わった時は、P−M
OSFET32を経由して、VDD21へ電流が流れ、
ドレイン電極25にVSS22よりも低い電圧が加わっ
た時は、N−MOSFET31を経由して、VSS22
から電流が流れる。この結果、バルクMOSFETで構
成されるバッファ回路では、N−MOSFET31とP
−MOSFET32の作用で高電圧がVDD21,VS
S22を通じて装置外部へ逃げるようになっている。
In FIG. 8, both an output buffer circuit and an input buffer circuit have a drain electrode 2 connected to the outside of the device.
5, when a voltage higher than VDD21 is applied, PM
A current flows to VDD 21 via OSFET 32,
When a voltage lower than VSS22 is applied to the drain electrode 25, the voltage of VSS22
Current flows from the As a result, in the buffer circuit composed of the bulk MOSFET, the N-MOSFET 31 and P
-High voltage is VDD21, VS by the action of MOSFET32
It escapes to the outside of the apparatus through S22.

【0007】この作用を次に図9(a) にて説明する。図
9(a) において、ドレイン端子25にVDD21よりも
高い電圧が加わった場合、ドレイン端子25と接続する
+ 不純物領域61 とVDD21の電位が供給されてい
るn- 不純物領域4が順接合となり、ドレイン端子25
からn- 不純物領域4を経由し、VDD21に電流が流
れる。また、ドレイン端子25にVSS22よりも低い
電圧が加わった場合は、ドレイン端子25と接続してい
るn+ 不純物領域51 と、VSS22の電位が供給され
ているp- 不純物領域3が順接合となり、VSS22か
らp- 不純物領域3を経由し、ドレイン端子25へ電流
が流れるようになっている。
Next, this operation will be described with reference to FIG. 9 (a), the case where the drain terminal 25 applied voltage higher than VDD21, n potential of the p + impurity regions 61 and VDD21 to be connected to the drain terminal 25 is supplied - impurity region 4 the forward junction And the drain terminal 25
Through the n impurity region 4 to VDD 21. Also, if the drain terminal 25 is lower voltage than VSS22 applied, the n + impurity region 5 1 connected to the drain terminal 25, p potential of VSS22 is supplied - impurity region 3 is forward junction , VSS 22 to the drain terminal 25 via the p impurity region 3.

【0008】ところが、SOI MOSFETの場合に
は、図9(b) に示すように、n- 不純物領域4及びp-
不純物領域3にはVDD21またはVSS22が接続さ
れていないので、ドレイン端子25にVDD21より高
い電圧が加わった場合は、n- 不純物領域4と、VDD
21が接続しているp+ 不純物領域62 は逆接合になる
結果、電荷がVDD21へ流れない。また、ドレイン端
子25にVSS22より低い電圧が加わった場合は、p
- 不純物領域3とVSS22が接続しているn+ 不純物
領域52 は逆接合になる結果、電荷がVSS22から流
れない。このため、SOI MOSFETの場合、瞬間
的に大きな電圧がドレイン端子25にかかると、MOS
FETのPN接合を破壊してしまう。
[0008] However, in the case of the SOI MOSFET, as shown in FIG. 9 (b), n - impurity region 4 and the p -
Since VDD 21 or VSS 22 is not connected to impurity region 3, when a voltage higher than VDD 21 is applied to drain terminal 25, n impurity region 4 and VDD are not connected.
21 is to have p + impurity region 6 2 reverse junction connecting result, no charge will flow to VDD21. When a voltage lower than VSS22 is applied to the drain terminal 25, p
- n + impurity region 5 2 where the impurity region 3 VSS22 is connected a result reversed junction, the charge does not flow from VSS22. Therefore, in the case of the SOI MOSFET, when a large voltage is momentarily applied to the drain terminal 25, the MOSI
The PN junction of the FET is destroyed.

【0009】以上で説明した問題を解決するためには、
SOI MOSFETで構成される半導体集積回路装置
内に外部と接続するドレイン端子25からVDD21及
びVSS22に接続するダイオード素子が新たに必要と
なる。
In order to solve the problem described above,
In the semiconductor integrated circuit device constituted by the SOI MOSFET, a diode element connected from the drain terminal 25 connected to the outside to the VDD 21 and the VSS 22 is newly required.

【0010】このような構成にしたバッファ回路の一例
を図5において説明する。図5はSOI MOSFET
で構成されるバッファ回路の一例を示す回路図であり、
同図(a) が出力バッファ回路、同図(b) が入力バッファ
回路である。図において、21はVDD、22はVS
S、31はN−MOSFET、32はP−MOSFE
T、23はN−MOSFET31のゲート入力端子、2
4はP−MOSFET32のゲート入力端子、25はN
−MOSFET31及びP−MOSFET32のドレイ
ン電極で半導体集積回路装置外部と接続しているものと
する。また、26は外部からの信号を受けるインバータ
回路、27は入力バッファ回路の出力端子である。ま
た、29は抵抗素子、33,34はダイオード素子であ
る。
An example of such a buffer circuit will be described with reference to FIG. Figure 5 shows SOI MOSFET
It is a circuit diagram showing an example of a buffer circuit configured by
FIG. 3A shows an output buffer circuit, and FIG. 3B shows an input buffer circuit. In the figure, 21 is VDD, 22 is VS
S and 31 are N-MOSFETs and 32 is a P-MOSFE
T and 23 are gate input terminals of the N-MOSFET 31;
4 is a gate input terminal of the P-MOSFET 32, 25 is N
-Assume that the drain electrodes of the MOSFET 31 and the P-MOSFET 32 are connected to the outside of the semiconductor integrated circuit device. Reference numeral 26 denotes an inverter circuit for receiving an external signal, and reference numeral 27 denotes an output terminal of the input buffer circuit. 29 is a resistance element, and 33 and 34 are diode elements.

【0011】 図5に示す例においては、外部と接続す
る端子25にVDD21より高い電圧が加わった場合
は、ダイオード34を通してVDD21に電流が流れ、
VSS22より低い電圧が加わった場合は、ダイオード
33を通してVSS22から電流が流れるので、この例
ではMOSFET31,32及びインバータ回路26を
破壊せずにすむ。
In the example shown in FIG. 5, when a voltage higher than VDD 21 is applied to the terminal 25 connected to the outside, a current flows through the diode 34 to VDD 21,
When a voltage lower than VSS22 is applied, a current flows from VSS22 through diode 33. In this example, MOSFETs 31 and 32 and inverter circuit 26 do not need to be destroyed.

【0012】図5に述べたダイオードの従来の構成例を
次に説明する。図6はSOI MOSFETを形成する
製造フローで得られるダイオード素子の一例であり、同
図(a) は平面図、同図(b) は同図(a) のA−B部分の断
面図である。図において、54 はn+ 不純物領域、64
はp+ 不純物領域、1はシリコンウェハ、2は絶縁体
層、9はLOCOS層、28はバックゲート電位、42
はコンタクトホール、43,44はダイオードの端子で
ある。また、205は製造時にn+不純物をドープする
箇所、206はp+ 不純物をドープする箇所、203は
- 不純物をドープする箇所、105,106はそれぞ
れn+ 不純物領域54 ,p+ 不純物領域64 の表面を示
す。
Next, an example of a conventional configuration of the diode described in FIG. 5 will be described. 6A and 6B show an example of a diode element obtained by a manufacturing flow for forming an SOI MOSFET. FIG. 6A is a plan view, and FIG. 6B is a cross-sectional view taken along a line AB in FIG. . In Fig, 5 4 n + impurity region 6 4
Is a p + impurity region, 1 is a silicon wafer, 2 is an insulator layer, 9 is a LOCOS layer, 28 is a back gate potential, 42
Is a contact hole, and 43 and 44 are diode terminals. Further, portions 205 of doping an n + impurity at the time of manufacture, location 206 of doping p + impurity, 203 p - portion of doping impurities, respectively n + impurity region 5 4 105, 106, p + impurity regions 6 shows a fourth surface.

【0013】図6に示すように、従来技術でダイオード
を形成する場合には、絶縁体層2の上部に同一層でp+
不純物領域64 とn+ 不純物領域54 が隣接し、PN接
合が形成されるようにn+ ドープ箇所205とp+ ドー
プ箇所206を設定してやればよい。
As shown in FIG. 6, when a diode is formed by a conventional technique, the same layer as p +
Impurity regions 6 4 and the n + impurity region 5 4 adjacent, may do it by setting the n + doped portion 205 and p + doped portion 206 as PN junction is formed.

【0014】ところが、近年SOI MOSFETでも
高速化の一手段としてソース・ドレイン・ゲートの表面
をシリサイド化などにより低抵抗化する場合が多くなっ
ているが、ダイオードの場合は表面105及び106が
低抵抗化されると、PN接合に電流が流れなくなるの
で、ダイオードとして動作しなくなる。従って、従来技
術ではダイオード部分だけ低抵抗化しないようにする必
要がある。
However, in recent years, even in SOI MOSFETs, the surface of the source, drain, and gate is often made to have a low resistance by silicidation or the like as a means of increasing the speed. In this case, no current flows through the PN junction, so that the diode does not operate. Therefore, in the prior art, it is necessary not to lower the resistance of only the diode portion.

【0015】次に、図5(b) で示した抵抗素子について
説明する。従来、抵抗を実現する方法としてはMOSF
ETのオン抵抗,ポリシリコン抵抗,n不純物またはp
不純物の抵抗を利用する方法が考えられる。ところが、
図5(b) に示す高電圧を伝導しにくくする目的の抵抗2
9の場合、MOSFETのオン抵抗はPN接合を破壊す
る危険性があるので使えない。また、ポリシリコン抵
抗,n不純物またはp不純物の抵抗を利用する場合で
は、シリサイド化などポリシリコン及びシリコン表面を
低抵抗化すると、抵抗値が著しく低下してしまう。この
ことをp+ 不純物抵抗を利用する場合を例にとり説明す
る。
Next, the resistance element shown in FIG. 5B will be described. Conventionally, as a method of realizing a resistor, MOSF
ET on resistance, polysilicon resistance, n impurity or p
A method using the resistance of the impurity is conceivable. However,
Resistor 2 for the purpose of making high voltage difficult to conduct as shown in FIG.
In the case of 9, the on-resistance of the MOSFET cannot be used because there is a risk of breaking the PN junction. Further, in the case of using the polysilicon resistance and the resistance of the n impurity or the p impurity, if the resistance of the polysilicon and the silicon surface is reduced by silicidation, the resistance value is significantly reduced. This will be described with reference to a case where p + impurity resistance is used.

【0016】図7は、SOI MOSFETを形成する
製造フローで得られる抵抗素子の一例であり、同図(a)
は平面図、同図(b) は同図(a) のA−B部分の断面図で
ある。図において、64 はp+ 不純物領域、1はシリコ
ンウェハ、2は絶縁体層、28はバックゲート電位、9
はLOCOS層、42はコンタクトホール、45,46
は抵抗素子の端子である。また、206はp+ 不純物を
ドープする箇所、203はp- 不純物をドープする箇
所、106はp+ 不純物領域64 の表面を示す。
FIG. 7 shows an example of a resistance element obtained by a manufacturing flow for forming an SOI MOSFET.
2 is a plan view, and FIG. 2B is a cross-sectional view taken along a line AB in FIG. In FIG, 6. 4 p + impurity region, 1 is a silicon wafer, 2 denotes an insulating layer, 28 is a back gate potential, 9
Is a LOCOS layer, 42 is a contact hole, 45 and 46
Is a terminal of the resistance element. Further, 206 portions of doping p + impurity, 203 p - portion of doping impurities, 106 denotes a surface of the p + impurity region 6 4.

【0017】図7に示すように、従来技術で抵抗素子を
形成する場合には、絶縁体層2の上部にp+ 不純物層6
4 を形成するようにp+ 不純物ドープ箇所206を設定
してやればよい。
As shown in FIG. 7, when a resistance element is formed by the conventional technique, ap + impurity layer 6 is formed on the insulator layer 2.
The p + impurity-doped portion 206 may be set so as to form 4 .

【0018】ところが、シリサイド化などのシリコン及
びポリシリコン表面を低抵抗化する場合は、抵抗素子で
あってもp+ 不純物領域64 の表面106がSOI M
OSFETと同時に低抵抗化されるので、十分な抵抗値
が得られなくなり、十分な抵抗値を得ようとすれば、抵
抗素子の面積が非常に大きくなってしまう。従って、従
来技術では抵抗素子の部分も低抵抗化しないようにする
必要がある。
[0018] However, when a low-resistance silicon and polysilicon surfaces, such as silicidation, the surface 106 of the even resistor element p + impurity region 6 4 SOI M
Since the resistance is reduced at the same time as the OSFET, a sufficient resistance value cannot be obtained. If a sufficient resistance value is to be obtained, the area of the resistance element becomes very large. Therefore, in the prior art, it is necessary to prevent the resistance element portion from lowering its resistance.

【0019】[0019]

【発明が解決しようとする課題】従来のSOI MOS
FETを用いた半導体集積回路装置は以上のように構成
されているので、シリサイド化などシリコンまたはポリ
シリコン表面を低抵抗化する技術を適用した場合にはダ
イオードや抵抗が形成できず、そのためダイオードや抵
抗の部分だけ低抵抗化しないように製造方法を変更する
ことが必要で、これは工程数の増加及びマスク枚数の増
加を招くなどの問題点があり、また半導体集積回路装置
全体を低抵抗化しない場合は、ダイオードや抵抗は形成
できるが、SOI MOSFETの動作が遅くなるとい
う問題点があった。
SUMMARY OF THE INVENTION Conventional SOI MOS
Since a semiconductor integrated circuit device using an FET is configured as described above, a diode or a resistor cannot be formed when a technology for lowering the silicon or polysilicon surface such as silicidation is applied. It is necessary to change the manufacturing method so that only the resistance portion does not lower the resistance, which causes problems such as an increase in the number of steps and an increase in the number of masks, and a reduction in the resistance of the entire semiconductor integrated circuit device. If not, a diode and a resistor can be formed, but the operation of the SOI MOSFET becomes slow.

【0020】この発明は上記のような問題点を解消する
ためになされたもので、シリサイド化等シリコン,ポリ
シリコン表面を低抵抗化した場合でも、SOI MOS
FETを製造するフローと同一のフローでダイオード素
子も構成できる半導体集積回路装置を得ることを目的と
する。
The present invention has been made in order to solve the above-described problems. Even when the resistance of the silicon or polysilicon surface such as silicidation is reduced, the SOI MOS is used.
It is an object of the present invention to obtain a semiconductor integrated circuit device in which a diode element can be formed by the same flow as that for manufacturing an FET.

【0021】さらにこの発明は、シリサイド化等、シリ
コン,ポリシリコン表面を低抵抗化した場合でも、SO
I MOSFETを製造するフローと同一のフローで抵
抗素子も構成できる半導体集積回路装置を得ることを目
的とする。
Further, according to the present invention, even when the resistance of the silicon or polysilicon surface is reduced, such as by silicidation, the SO
It is an object of the present invention to provide a semiconductor integrated circuit device in which a resistance element can be formed by the same flow as that for manufacturing an IMOSFET.

【0022】[0022]

【課題を解決するための手段】本発明に係る半導体集積
回路装置は、絶縁体層と、絶縁体層上に形成されたMO
S電界効果トランジスタと、p型半導体層とn型半導体
層の接合を有するダイオード素子と、第1の半導体層
と、該第1の半導体層と同一導電型の第2の半導体層と
を有する抵抗素子と、上記p型半導体層とn型半導体
層、上記第1の半導体層の内部に形成された低抵抗層
と、上記半導体層上の一部にMOS電界効果トランジス
タのゲート形成時に形成されたポリシリコン層,酸化膜
層及び,これらシリコン酸化膜層,ポリシリコン層の側
面部分に形成されたサイドウォールを備えたものであ
る。
SUMMARY OF THE INVENTION A semiconductor integrated circuit device according to the present invention comprises an insulator layer and an MO formed on the insulator layer.
S field effect transistor, p-type semiconductor layer and n-type semiconductor
Element having junction of layers and first semiconductor layer
And a second semiconductor layer of the same conductivity type as the first semiconductor layer.
, A p-type semiconductor layer and an n-type semiconductor
Layer, a low-resistance layer formed inside the first semiconductor layer
And a MOS field effect transistor on a part of the semiconductor layer.
Polysilicon layer and oxide film formed during gate formation
Layer and the side of these silicon oxide and polysilicon layers
It has a side wall formed on a surface portion .

【0023】[0023]

【0024】[0024]

【作用】この発明においては、抵抗素子の不純物領域表
面の一部にMOSFETのゲート形成時に形成されたシ
リコン酸化膜層及び,これらシリコン酸化膜層,ポリシ
リコン層の側面部分に形成されたサイドウォールをマス
クとして自己整合的に低抵抗層を形成するようにしたの
で、低抵抗化された半導体集積回路装置内部に高抵抗の
抵抗素子を得ることができる。
According to the present invention, an impurity region table of a resistance element is provided.
A part of the surface formed during MOSFET gate formation
The silicon oxide film layer, these silicon oxide film layers,
Mask the sidewall formed on the side of the recon layer
To form a low-resistance layer in a self-aligned manner
In the semiconductor integrated circuit device with reduced resistance,
A resistance element can be obtained.

【0025】[0025]

【0026】[0026]

【実施例】図1は本発明の一実施例によるダイオードの
構成を示す図であり、同図(a) は平面図、同図(b) は同
図(a) のA−B部分の断面図である。図において、1は
シリコンウェハ、28はバックゲート電位、2は絶縁体
層、3はp- 不純物領域、54 はn+ 不純物領域、64
はp+ 不純物領域、9はLOCOS層、7はポリシリコ
ン層、8は酸化膜層、10はサイドウォール、105,
106はシリサイド化などによって低抵抗化された表面
部分である。また、43,44はダイオードの端子であ
り、42はコンタクトホールである。さらに、205は
製造の際 + 不純物をドープする箇所、206は製造の
際p + 不純物をドープする箇所、203は製造の際p-
不純物をドープする箇所を示している。
1A and 1B are views showing the structure of a diode according to an embodiment of the present invention. FIG. 1A is a plan view, and FIG. 1B is a cross-sectional view taken along a line AB in FIG. FIG. In the drawing, 1 is a silicon wafer, 28 is a back gate potential, 2 is an insulator layer, 3 is a p impurity region, 5 4 is an n + impurity region, 6 4
Is a p + impurity region, 9 is a LOCOS layer, 7 is a polysilicon layer, 8 is an oxide film layer, 10 is a sidewall, 105,
Reference numeral 106 denotes a surface portion whose resistance has been reduced by silicidation or the like. Reference numerals 43 and 44 denote diode terminals, and reference numeral 42 denotes a contact hole. Further, reference numeral 205 denotes a portion to be doped with an n + impurity at the time of manufacturing;
Portions of doping p + impurity time, 203 during manufacturing p -
The portions where impurities are doped are shown.

【0027】本実施例におけるダイオードの場合、p-
不純物領域3の上部に酸化膜層8,ポリシリコン層7を
形成するとともに、p- 不純物領域3の両側にn+ 不純
物領域54 とp+ 不純物領域64 とを形成する。この構
造にすると、シリサイド化などにより、n+ 不純物領域
4 の表面105及びp+ 不純物領域64 の表面106
が低抵抗化されても、酸化膜層8のためにp- 不純物領
域3とn+ 不純物領域54 の接合部分は低抵抗化され
ず、ダイオードとして機能する。
In the case of the diode in this embodiment, p
Upper oxide film layer 8 of the impurity region 3, thereby forming a polysilicon layer 7, p - to form the n + impurity region 5 4 and the p + impurity region 6 4 on both sides of the impurity region 3. With this structure, due to silicidation, n + surface 106 of the impurity region 5 4 of the surface 105 and the p + impurity region 6 4
There also be low resistance, p for the oxide film layer 8 - junction of the impurity region 3 and the n + impurity region 5 4 is not lower resistance, which functions as a diode.

【0028】図1で説明した構造は次のようにして実現
することができる。まず、絶縁体層2の上層に四方をL
OCOS層9で囲まれた何もドープしていない薄膜シリ
コン層を形成し、そのシリコン層を覆うように203に
示す箇所に対にp- 不純物をドープすると、203で囲
む部分のうちLOCOS層9以外の部分がp- 不純物層
となる。次に、前記p- 不純物層を横断するように酸化
膜層8及びポリシリコン層7,サイドウォール10を形
成し、ポリシリコン層7を境にして、205に示す箇所
にn+ 不純物を、206に示す箇所にp+ 不純物をそれ
ぞれドープすると、ポリシリコン層7の直下のp- 不純
物領域3はドープされずにn+ 不純物領域54 及びp+
不純物領域64 が形成される。この後、チタンシリサイ
ド化すると、n+ 不純物領域54 の表面105、p+
純物領域64 の表面106及びポリシリコン層7が低抵
抗化されるが、サイドウォール10のためにn+ 不純物
領域54 の表面105とP+ 不純物領域64 の表面10
6が短絡することはない。
The structure described with reference to FIG. 1 can be realized as follows. First, L is placed on all sides of the insulator layer 2.
An undoped thin-film silicon layer surrounded by the OCOS layer 9 is formed, and a portion indicated by 203 is doped with ap impurity so as to cover the silicon layer. The other part becomes the p - impurity layer. Next, the p - oxide film layer 8 and the polysilicon layer 7 so as to cross the impurity layer to form a side wall 10, and the polysilicon layer 7 as a boundary, the n + impurity to a position shown in 205, 206 Are doped with p + impurities, the p impurity region 3 immediately below the polysilicon layer 7 is not doped, and the n + impurity regions 5 4 and p +
Impurity regions 6 4 is formed. Thereafter, when the titanium silicide, but n + surface 105 of the impurity region 5 4, p + surface 106 and the polysilicon layer 7 of impurity regions 6 4 is low resistance, n + impurity regions for the sidewall 10 5 4 surface 105 and the surface 10 of the P + impurity region 6 4
6 does not short circuit.

【0029】ここで、前記酸化膜層8及びポリシリコン
層7はMOSFETのゲート形成の際に形成されるの
で、これらを形成するために製造工程を増やす必要はな
い。
Here, since the oxide film layer 8 and the polysilicon layer 7 are formed at the time of forming the gate of the MOSFET, it is not necessary to increase the number of manufacturing steps to form them.

【0030】図2は、本発明の第2の実施例によるダイ
オードの構成図であり、同図(a) は平面図、同図(b) は
同図(a) のA−B部分の断面図である。図において、1
はシリコンウェハ、28はバックゲート電位、2は絶縁
体層、4はn- 不純物領域、54 はn+ 不純物領域、6
4 はp+ 不純物領域、9はLOCOS層、7はポリシリ
コン層、8は酸化膜層、10はサイドウォール、10
5,106はシリサイド化などによって低抵抗化された
部分である。また、43,44はダイオードの端子、4
2はコンタクトホールである。さらに、204は製造時
にn- 不純物をドープする箇所、205はn+ 不純物を
ドープする箇所、206はp+ 不純物をドープする箇所
を示している。図2に示す実施例では、n- 不純物領域
4の上部に酸化膜層8,ポリシリコン層7を形成すると
ともに、n- 不純物領域4の両側にn+ 不純物領域54
とp+ 不純物領域64 を形成する。
FIGS. 2 (a) and 2 (b) show the construction of a diode according to a second embodiment of the present invention. FIG. 2 (a) is a plan view and FIG. 2 (b) is a cross section taken along the line AB in FIG. FIG. In the figure, 1
Is a silicon wafer, 28 is a back gate potential, 2 is an insulator layer, 4 is an n impurity region, 5 4 is an n + impurity region,
4 is a p + impurity region, 9 is a LOCOS layer, 7 is a polysilicon layer, 8 is an oxide film layer, 10 is a sidewall, 10
Reference numerals 5 and 106 denote portions whose resistance has been reduced by silicidation or the like. 43 and 44 are diode terminals;
2 is a contact hole. Further, reference numeral 204 denotes a portion to be doped with an n impurity during manufacturing, 205 denotes a portion to be doped with an n + impurity, and 206 denotes a portion to be doped with a p + impurity. Figure In the embodiment shown in 2, n - upper oxide film layer 8 of the impurity regions 4, thereby forming a polysilicon layer 7, n - n + impurity region 5 4 on both sides of the impurity regions 4
To form a p + impurity region 6 4.

【0031】図2に示す構造の実現は、図1において説
明した方法と同様であり、p- 不純物をドープするかわ
りに、204で示す部分にn- 不純物をドープすればよ
い。この場合も、ポリシリコン層7を境にして、205
に示す箇所にn+ 不純物を、206に示す箇所にp+
純物をそれぞれドープすることにより、p+ 不純物領域
4 とn- 不純物領域4の接合を有するダイオードが形
成される。
The implementation of the structure shown in FIG. 2 is similar to the method described with reference to FIG. 1, and instead of doping the p - impurity, the portion indicated by 204 may be doped with an n - impurity. In this case as well, with the polysilicon layer 7 as a boundary, 205
The n + impurity at positions shown in, by doping p + impurity respective locations shown in 206, p + impurity regions 6 4 and n - a diode with a junction of the impurity region 4 is formed.

【0032】このように第1,第2の実施例において
は、絶縁層上にp型半導体とn型半導体の接合を有し、
その接合の上部に酸化膜層とポリシリコン層を持ち、こ
れをマスクとして表面にシリサイド層が形成されてダイ
オード素子が構成されているので、接合部は低抵抗化さ
れずダイオードとしての機能に障害がない。しかも、接
合上の酸化膜層とポリシリコン層とはMOSFETのゲ
ート形成時に形成できるので、製造工程を新たに設けな
くてもよい。
As described above, in the first and second embodiments, the junction of the p-type semiconductor and the n-type semiconductor is provided on the insulating layer,
An oxide film layer and a polysilicon layer are provided on the top of the junction, and a silicide layer is formed on the surface using the mask as a mask to form a diode element. There is no. Moreover, since the oxide film layer and the polysilicon layer on the junction can be formed at the time of forming the gate of the MOSFET, it is not necessary to newly provide a manufacturing process.

【0033】なお、上記実施例ではp- 不純物領域3ま
たはn- 不純物領域4は低抵抗化されない場合を示した
が、p- 不純物領域3とn+ 不純物領域54 の接合部
分、またはn- 不純物領域4とp+ 不純物領域64 の接
合部分が酸化膜層8及びポリシリコン層7の直下にあっ
て、低抵抗化されていなければ、p- 不純物領域3また
はn- 不純物領域4の一部が低抵抗化されてもよい。即
ち、図1の例では、p+ 不純物領域64 及び206の幅
を狭くし、p- 不純物領域3の一部がp+ 不純物領域6
4 とともに低抵抗化される構造であっても、また図2の
例ではn+ 不純物領域54 及び205の幅を狭くし、n
- 不純物領域4の一部がn+ 不純物領域54 とともに低
抵抗化される構造であってもよい。
[0033] In the above embodiments p - impurity region 3 or n - shows the case where the impurity region 4 is not low resistance but, p - junction of the impurity region 3 and the n + impurity region 5 4 or n, - bonding portions of the impurity region 4 and the p + impurity region 6 4 is in a directly under the oxide film layer 8 and the polysilicon layer 7, if no resistance is reduced, p - one impurity regions 4 - impurity region 3 or n The part may have low resistance. That is, in the example of FIG. 1, to reduce the width of the p + impurity region 6 4 and 206, p - portion of the impurity region 3 p + impurity region 6
With 4 have a structure are low resistance, also to narrow the width of the n + impurity region 5 4 and 205 in the example of FIG. 2, n
- it may have a structure in which a part of the impurity regions 4 is lower resistance with n + impurity region 5 4.

【0034】また、上記実施例ではポリシリコン層7の
電位は固定されていないが、金属配線を接続して電位を
固定または可変するような構成でもよく、この構成にす
るとダイオード素子の閾値電圧を調節することができ
る。
In the above embodiment, the potential of the polysilicon layer 7 is not fixed. However, a configuration may be used in which the potential is fixed or variable by connecting a metal wiring. With this configuration, the threshold voltage of the diode element is reduced. Can be adjusted.

【0035】次に、本発明の第3の実施例を図について
説明する。図3は本発明の第3の実施例による抵抗素子
の構成例であり、同図(a) は平面図、同図(b) は同図
(a) のA−B部分の断面図である。図において、1はシ
リコンウェハ、28はバックゲート電位、2は絶縁体
層、3はp- 不純物領域、64,5 はp+ 不純物領域、
9はLOCOS層、7はポリシリコン層、8は酸化膜
層、10はサイドウォール、106はシリサイド化など
により低抵抗化された表面部分である。また45,46
は抵抗素子の端子、42はコンタクトホールである。さ
らに203は製造時にp- 不純物をドープする箇所、2
06はp+ 不純物をドープする箇所を示している。
Next, a third embodiment of the present invention will be described with reference to the drawings. 3A and 3B show a configuration example of a resistance element according to a third embodiment of the present invention. FIG. 3A is a plan view, and FIG.
It is sectional drawing of AB section of (a). In FIG, 1 is a silicon wafer, the back gate potential 28, 2 an insulating layer, 3 p - impurity region, 6 4, 6 5 p + impurity region,
9 is a LOCOS layer, 7 is a polysilicon layer, 8 is an oxide film layer, 10 is a side wall, and 106 is a surface portion whose resistance has been reduced by silicidation or the like. 45, 46
Is a terminal of the resistance element, and 42 is a contact hole. Further 203 p at the time of manufacture - portion of doping impurities, 2
Reference numeral 06 indicates a portion to be doped with ap + impurity.

【0036】図3に示す実施例では、p- 不純物領域3
の上部に酸化膜層8,ポリシリコン層7を形成するとと
もに、両側にp+ 不純物領域64,5 を形成するので、
+ 不純物領域64,5 の表面106及びポリシリコン
層7が低抵抗化されてもp- 不純物領域3は低抵抗化さ
れず、数百Ω程度の抵抗素子が実現できる。
[0036] In the embodiment shown in FIG. 3, p - impurity region 3
Upper oxide film layer 8, to form the polysilicon layer 7, so to form a p + impurity region 6 4, 6 5 on both sides,
Also p + impurity region 6 4, 6 5 surface 106 and the polysilicon layer 7 is low resistance p - impurity region 3 is not low resistance of several hundred Ω about the resistance element can be realized.

【0037】図3に示す構造の形成方法は図1において
説明した方法と同様である。即ち、絶縁体層2の上側に
LOCOS層9で囲まれた薄膜シリコン層を形成し、2
03で示す箇所にp- 不純物をドープした後、酸化膜層
8及びポリシリコン層7,サイドウォール10を形成
し、次に206で示す箇所にp+ 不純物をドープすれば
よい。
The method of forming the structure shown in FIG. 3 is the same as the method described with reference to FIG. That is, a thin film silicon layer surrounded by the LOCOS layer 9 is formed on the
After doping the portion indicated by 03 with ap impurity, the oxide film layer 8, the polysilicon layer 7 and the side wall 10 are formed, and then the portion indicated by 206 may be doped with ap + impurity.

【0038】 図4は本発明の第4の実施例による抵抗
素子の構成例であり、同図(a) は平面図、同図(b) は同
図(a) のA−B部分の断面図である。図において、4は
- 不純物領域、54,5 はn+ 不純物領域、204は
製造時にn- 不純物をドープする箇所、205製造時
にn+ 不純物をドープする箇所、105は低抵抗化され
た表面部分を示し、図3と同一符号は同一部分を示す。
FIG. 4 shows a configuration example of a resistance element according to a fourth embodiment of the present invention. FIG. 4A is a plan view, and FIG. 4B is a cross section taken along a line AB in FIG. FIG. In the figure, n 4 - impurity region 5 4, 5 5 n + impurity region 204 is n at the time of manufacture - portion of doping impurities, 205 locations doping n + impurity during manufacturing, 105 low resistance The same reference numerals as those in FIG. 3 indicate the same parts.

【0039】図4に示す実施例では、n- 不純物領域4
の上部に酸化膜層8,ポリシリコン層7を形成するとと
もに、両側にn+ 不純物領域54,5 を形成するので、
+ 不純物領域54,5 の表面105及びポリシリコン
層7が低抵抗化されてもn- 不純物領域4は低抵抗化さ
れず、数百Ω程度の抵抗素子が実現できる。なお、この
形成方法は図3において説明した方法と同様であり、p
- 不純物のかわりに205に示す箇所にn- 不純物を、
+ 不純物のかわりに204に示す箇所にn+ 不純物を
それぞれドープすればよい。
[0039] In the embodiment shown in FIG. 4, n - impurity region 4
Upper oxide film layer 8, to form the polysilicon layer 7, so to form an n + impurity region 5 4, 5 5 on both sides,
Also n + surface 105 and the polysilicon layer 7 of impurity regions 5 4, 5 5 is low resistance n - impurity region 4 is not a low resistance of several hundred Ω about the resistance element can be realized. This forming method is the same as the method described with reference to FIG.
- impurities, - n at positions shown in 205 in place of the impurity
Instead of the n + impurity, the portion indicated by 204 may be doped with the n + impurity.

【0040】このように第3,第4の実施例において
は、絶縁層上にp型またはn型の半導体層を有し、その
上部の一部にポリシリコン層と酸化膜層とを持ち、これ
をマスクとして表面にシリサイド層を形成して抵抗素子
が構成されているので、高抵抗を維持できる。しかも、
半導体層上のポリシリコン層及び酸化膜層はMOSFE
Tのゲート形成の際に形成されるので、新たに製造工程
を設ける必要がない。
As described above, in the third and fourth embodiments, a p-type or n-type semiconductor layer is provided on an insulating layer, and a polysilicon layer and an oxide film layer are provided on a part of an upper portion thereof. By using this as a mask to form a resistance element by forming a silicide layer on the surface, high resistance can be maintained. Moreover,
The polysilicon layer and oxide layer on the semiconductor layer are MOSFE
Since it is formed when the T gate is formed, it is not necessary to provide a new manufacturing process.

【0041】なお、上記実施例ではポリシリコン層7の
電位は固定されていないが、金属配線を接続して電位を
固定または可変するような構成でもよく、動作につれて
酸化膜8中に蓄積される電荷の影響をなくすことができ
る。
In the above embodiment, the potential of the polysilicon layer 7 is not fixed. However, a configuration may be employed in which the potential is fixed or variable by connecting a metal wiring, and the potential is accumulated in the oxide film 8 during operation. The effect of the charge can be eliminated.

【0042】 次に本発明を適用したバッファ回路を図
5を用いて説明する。図5において、ダイオード33,
34を図1または図2で説明した構成とし、抵抗29を
図3または図4で説明した構成とし、MOSFETのゲ
ート形成の際にダイオード素子及び抵抗素子の酸化膜8
及びポリシリコン層7も形成すれば、SOI MOSF
ETで、かつシリコン・ポリシリコンを低抵抗化した場
合でも従来のSOI MOSFET形成に必要なマス
ク,製造工程を変更することなく、入出力端子に加わる
高電位差に対する耐圧を向上することができる。
Next, a buffer circuit to which the present invention is applied will be described with reference to FIG. In FIG. 5, a diode 33,
1 and 2, the resistor 29 has the structure described in FIG. 3 or 4, and the oxide film 8 of the diode element and the resistance element is used when forming the gate of the MOSFET.
If the polysilicon layer 7 is also formed, the SOI MOSF
Even in the case of ET and when the resistance of silicon / polysilicon is reduced, the withstand voltage against the high potential difference applied to the input / output terminal can be improved without changing the mask and the manufacturing process required for the conventional SOI MOSFET formation.

【0043】[0043]

【発明の効果】以上のように本発明によれば、絶縁体層
上に形成したp型またはn型不純物層と、その上層の一
部にMOSFETのゲート形成時に同時に形成されたシ
リコン酸化膜層,ポリシリコン層及び,これらシリコン
酸化膜層,ポリシリコン層の側面部分に形成されたサイ
ドウォールを備えたものとしたので、これらシリコン酸
化膜層,ポリシリコン層,サイドウォールとが低抵抗化
する際のマスクとなり、ソース・ドレインが低抵抗化さ
れるSOI MOSFETで構成された半導体集積回路
装置内部に高抵抗で面積をとらない抵抗素子をマスク・
製造工程を追加せずに実現できる効果がある。
As described above, according to the present invention, the insulator layer
A p-type or n-type impurity layer formed on
Part formed at the same time when the MOSFET gate is formed.
Recon oxide film layer, polysilicon layer and these silicon
Sizes formed on the side surfaces of the oxide film layer and polysilicon layer
With the silicon wall
Resistance of the passivation film layer, polysilicon layer and sidewall
Source and drain are low resistance
Integrated circuit composed of SOI MOSFETs
Mask a high-resistance, small-area resistive element inside the device.
There is an effect that can be realized without adding a manufacturing process .

【0044】[0044]

【図面の簡単な説明】[Brief description of the drawings]

【図1】(a) は本発明の第1の実施例によるダイオード
素子の構成を示す平面図、(b) は本発明の第1の実施例
によるダイオード素子の構成を示す断面図である。
FIG. 1A is a plan view showing the configuration of a diode element according to a first embodiment of the present invention, and FIG. 1B is a cross-sectional view showing the configuration of the diode element according to the first embodiment of the present invention.

【図2】(a) は本発明の第2の実施例によるダイオード
素子の構成を示す平面図、(b) は本発明の第2の実施例
によるダイオード素子の構成を示す断面図である。
FIG. 2A is a plan view illustrating a configuration of a diode element according to a second embodiment of the present invention, and FIG. 2B is a cross-sectional view illustrating a configuration of the diode element according to the second embodiment of the present invention.

【図3】(a) は本発明の第3の実施例による抵抗素子の
構成を示す平面図、(b) は本発明の第3の実施例による
抵抗素子の構成を示す断面図である。
3A is a plan view showing a configuration of a resistance element according to a third embodiment of the present invention, and FIG. 3B is a cross-sectional view showing a configuration of the resistance element according to the third embodiment of the present invention.

【図4】(a) は本発明の第4の実施例による抵抗素子の
構成を示す平面図、(b) は本発明の第4の実施例による
抵抗素子の構成を示す断面図である。
FIG. 4A is a plan view illustrating a configuration of a resistance element according to a fourth embodiment of the present invention, and FIG. 4B is a cross-sectional view illustrating the configuration of the resistance element according to the fourth embodiment of the present invention.

【図5】従来のSOI MOSFETで構成されるバッ
ファ回路の一例を示す回路図である。
FIG. 5 is a circuit diagram showing an example of a buffer circuit constituted by a conventional SOI MOSFET.

【図6】(a) は従来のダイオード素子の構成を示す平面
図、(b) は従来のダイオード素子の構成を示す断面図で
ある。
6A is a plan view showing a configuration of a conventional diode element, and FIG. 6B is a cross-sectional view showing a configuration of a conventional diode element.

【図7】(a) は従来の抵抗素子の構成を示す平面図、
(b) は従来の抵抗素子の構成を示す断面図である。
FIG. 7A is a plan view showing a configuration of a conventional resistance element,
(b) is a cross-sectional view showing a configuration of a conventional resistance element.

【図8】バルクMOSFETで構成されるバッファ回路
の一例を示す回路図である。
FIG. 8 is a circuit diagram illustrating an example of a buffer circuit configured by a bulk MOSFET.

【図9】(a) はバルクMOSFETの構造を示す断面
図、(b) はSOI MOSFTの構造を示す断面図であ
る。
9A is a cross-sectional view illustrating a structure of a bulk MOSFET, and FIG. 9B is a cross-sectional view illustrating a structure of an SOI MOSFT.

【符号の説明】[Explanation of symbols]

1 シリコンウェハ 2 絶縁体層 3 p- 不純物領域 4 n- 不純物領域 51 〜55 + 不純物領域 61 〜65 + 不純物領域 7 ポリシリコン層 8 酸化膜層 9 LOCOS層 10 サイドウォール 28 バックゲート電位1 Silicon wafer 2 insulator layer 3 p - impurity region 4 n - impurity region 5 1 to 5 5 n + impurity regions 6 1 to 6 5 p + impurity regions 7 a polysilicon layer 8 oxide film layer 9 LOCOS layer 10 sidewalls 28 Back gate potential

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 絶縁体層と、該絶縁体層上に形成された
MOS電界効果型トランジスタと、ダイオード素子と
抵抗素子とを含む入出力バッファ回路を少なくとも一つ
備えた半導体集積回路装置において、 前記ダイオード素子を、前記絶縁体層上にp型半導体と
n型半導体の接合を有するものとし、 前記抵抗素子を、前記絶縁体層上部に形成された第1の
半導体層、及び前記第1の半導体層と同じ導電型の第2
の半導体層を有するものとするとともに、前記p型半導
体層,n型半導体層,第1の半導体層の内部には低抵抗
層を含むものとし、 さらに、前記ダイオード素子,抵抗素子には、前記半導
体層の上部に前記MOS電界効果型トランジスタのゲー
トと同時に形成されたシリコン酸化膜層,ポリシリコン
層及び,これらシリコン酸化膜層,ポリシリコン層の側
面部分に形成されたサイドウォールを備えたものとし、
これらシリコン酸化膜層,ポリシリコン層,サイドウォ
ールをマスクとして自己整合的に上記低抵抗層を形成す
ることにより前記ダイオード素子の前記接合部分および
前記抵抗素子の第2の半導体層には、 前記低抵抗層が形
成されないようにしたことを特徴とする半導体集積回路
装置。
1. An insulator layer, a MOS field effect transistor formed on the insulator layer, a diode element ,
At least one input / output buffer circuit including a resistance element
In the semiconductor integrated circuit device including the diode elements, and having a junction of p-type semiconductor and the n-type semiconductor on the insulating layer, the resistive element, the first formed in the insulating layer upper
A second semiconductor layer having the same conductivity type as the first semiconductor layer;
And the p-type semiconductor
Low resistance inside the body layer, n-type semiconductor layer and first semiconductor layer
And the diode element and the resistance element further include the semiconductor.
The gate of the MOS field effect transistor is provided on the body layer.
Silicon oxide film layer, polysilicon formed at the same time as
Layer and the side of these silicon oxide and polysilicon layers
Shall have a sidewall formed on the surface part,
These silicon oxide film layer, polysilicon layer, side wall
The low-resistance layer is formed in a self-aligned manner using
The junction of the diode element and
The semiconductor integrated circuit device , wherein the low resistance layer is not formed on the second semiconductor layer of the resistance element .
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