JP2833996B2 - フレキシブルフィルム及びこれを有する半導体装置 - Google Patents
フレキシブルフィルム及びこれを有する半導体装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 120
- 239000010410 layer Substances 0.000 claims description 63
- 238000000034 method Methods 0.000 claims description 53
- 239000012790 adhesive layer Substances 0.000 claims description 23
- 239000004020 conductor Substances 0.000 claims description 22
- 230000002093 peripheral effect Effects 0.000 claims description 12
- 229920005989 resin Polymers 0.000 description 33
- 239000011347 resin Substances 0.000 description 33
- 229910052751 metal Inorganic materials 0.000 description 25
- 239000002184 metal Substances 0.000 description 25
- 239000000758 substrate Substances 0.000 description 22
- 229910000679 solder Inorganic materials 0.000 description 21
- 239000011295 pitch Substances 0.000 description 20
- 239000002313 adhesive film Substances 0.000 description 18
- 238000004519 manufacturing process Methods 0.000 description 18
- 238000007789 sealing Methods 0.000 description 13
- 229920001721 polyimide Polymers 0.000 description 12
- 239000004642 Polyimide Substances 0.000 description 9
- 239000011888 foil Substances 0.000 description 9
- 239000010931 gold Substances 0.000 description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 9
- 238000007747 plating Methods 0.000 description 9
- 229910052737 gold Inorganic materials 0.000 description 8
- 238000005520 cutting process Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 7
- 239000007788 liquid Substances 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 238000000465 moulding Methods 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 239000004809 Teflon Substances 0.000 description 4
- 229920006362 Teflon® Polymers 0.000 description 4
- 239000004840 adhesive resin Substances 0.000 description 4
- 229920006223 adhesive resin Polymers 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000005304 joining Methods 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 230000035882 stress Effects 0.000 description 3
- 229920006259 thermoplastic polyimide Polymers 0.000 description 3
- 230000037303 wrinkles Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000002390 adhesive tape Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 206010067482 No adverse event Diseases 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 241000981595 Zoysia japonica Species 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 230000005260 alpha ray Effects 0.000 description 1
- 125000003118 aryl group Chemical group 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000002788 crimping Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000006023 eutectic alloy Substances 0.000 description 1
- 230000009477 glass transition Effects 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000010330 laser marking Methods 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- KDLHZDBZIXYQEI-UHFFFAOYSA-N palladium Substances [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 238000004382 potting Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- 239000010948 rhodium Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 229920001169 thermoplastic Polymers 0.000 description 1
- 229920005992 thermoplastic resin Polymers 0.000 description 1
- 239000004416 thermosoftening plastic Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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Description
体デバイス、特に高密度実装に適したフィルムキャリヤ
及びこれを有する半導体デバイスとその製造方法並びに
そのデバイス実装方法に関するものである。
化,高機能化という電子機器の要求に対応する為に、新
しい形態が次々に開発されている。チップの高集積化に
よる多ピン化と、装置の小型・薄型化の要求は厳しくな
り、その両立にはファインピッチ化が避けられない。よ
って、狭ピッチ化が可能なインナーリード接続とピッチ
を拡大できるエリアアレイ接続は必要不可欠な技術にな
ることは間違いないと思われる。
ゆるインナーリード接続(ILB)には主にワイヤーボ
ンディング方式が用いられているが、多ピン化に伴い、
パッドピッチが狭くなり、接続が困難になってきた為、
TAB方式やフリップチップ方式が注目されている。T
AB接続方式では、絶縁フィルム上にエッチングして作
った金属箔のインナーリードをチップのパッド上に形成
されたバンプとボンディングする為、薄型・小型実装化
に対してもメリットがある。フリップチップ接続方式
は、チップの能動素子面に半田バンプを形成し、チップ
を裏返して基板に直接接続する方式なので、多ピン・狭
ピッチ化に対応でき、接続配線長が極めて短い為、高速
化や低ノイズ化にも有利である。
一般的に半導体ベアチップの電極パッドにバリヤメタル
やバンプを形成するプロセスが必要となる。例えば、ア
ルミニウム電極に対しバンプ材料として半田が適用され
る場合、まず電極面に接着層としてCrやTi、拡散防
止層としてCu,Ni,Pt,Rh,Pd等をスパッタ
や蒸着等の方法により形成しなければならない。また、
半田やAu等のバンプもボールバンプやメッキ等で形成
する工程が入る。一方、TAB接続方式では、インナー
リード側にバンプを形成してボンディングする方式(転
写バンプ方式やメサバンプ方式)も考案されている。し
かし、いずれにしても複雑な製造工程の導入は避けられ
ず、製造コストアップや歩留まり低下、狭パッチ化に対
する制約や信頼性の低下につながる。
3−56969号公報や特開平5−47847号公報、
特開平2−229445号公報に示されたバンプ付きフ
ィルムキャリヤテープが提案されている。特開昭53−
56969号公報では、図17に示すように、片面にリ
ード配線3が形成されたポリイミド等の絶縁性フィルム
4にフォトエッチングやプレス加工により貫通孔を設
け、その開口部にメッキ等により金属物質5を充填し、
その上にバンプ状金属突出物6を形成している。そし
て、チップ1の電極パッド2に金属物質6を接着してい
る。かかる構成により、チップやリードへのバンプ形成
工程が排除できる。さらに、特開平5−47847号公
報では、TAB接続方式の課題であった細密化に伴うリ
ード変形防止やリード自体の強度、パッドとの接続強度
の低下を改善できる構造が開示されている。一方、特開
平2−229445号公報では、図17と基本的には同
一構造ではあるが、チップとフィルムキャリヤテープと
の密着性も向上する手段が開示されている。すなわち、
図18に示すように、半導体チップ1の外部接続用電極
2の形成面に熱接着性樹脂層7を設け、一方、フィルム
キャリヤテープ側にはフィルム4に複数の開孔7を形成
しており、これらを接続している。かくすれば、接着性
樹脂層7がフィルム4の開孔7を埋め、その結果、密着
性が向上し、電気的接続も強固になると共に、チップの
表面保護も行える。上記の各方法によれば、フィルムキ
ャリヤテープ側にバンプを形成できるので、製造工程が
簡素化され、かつ多ピン化、薄型化するリードフィンガ
ーの強度をますことができる。
来のTABテープの改良に関するものであり、チップの
電極パッド上のバンプをただ単にTABテープ側に移し
たものに過ぎず、他のTAB接続方式の課題は改善され
ていない。TABの実装方法を取り込んだフィルムキャ
リヤタイプのパッケージであるTCPでは、アウターリ
ードが狭ピッチである為に、一括リフローは困難で、基
板への実装には特別なボンダーが必須となる。更に、多
ピン化と高周波数化や低ノイズ化の要求を両立するに
は、少なくても2層の金属配線層を持ったテープの開発
が必要になる。
フィルムキャリヤを介してベアチップを基板に実装する
提案が特開平4−154136号公報で行われている。
すなわち、図19に示すように、絶縁フィルム4の一方
の表面に形成されたリード配線3の終端部分にバンプ電
極6が設けられ、このバンプ電極6にチップ1の電極パ
ッド2が接続されている。フィルム4はその他方の表面
にも電極パッド8を有しており、同パッド8はビアホー
ル9を介してリード配線3に接続されている。かかる構
成では、従来ワイヤボンディングやTAB接続方式で用
いていた汎用チップがそのまま流用できる。また、TA
B接続方式の利点であるチップ実装前の選別、BTも可
能である。さらに、フィルムキャリヤテープの実装基板
対応面側の接続パッドを中央部の領域を利用するように
接続パターンを形成することで展開できる。即ち、外部
接続ピッチを拡大できるエリアアレイ接続が可能とな
る。
プの周囲を樹脂封止することによって、パッケージ化さ
れた小型の半導体装置が特開平5−82586号公報で
提案されている。すなわち、図20に示したように、パ
ッケージの小型化や高速化に対応できるよう各々バンプ
電極6が形成された絶縁基板10とチップ1を接続して
いるが、チップのバンプ電極21とは異なる位置に絶縁
基板10のそれを自由に配置できるので、実装時の自由
度は高くなる。チップと絶縁基板のの接続は、加熱治具
を用い拡散接合で行っている。封止は、キャビティ内に
収容し、ゲートを介してモールド樹脂16を注入、冷却
することで行っている。
の課題であるチップと基板の熱膨張が比較的整合してい
るセラリック等の高価な基板を使用する、もしくは樹脂
を封入することで補強する等の対策を施していたもの
が、フレキシブルなフィルムを介在させることだけで緩
和できることを特開昭62−293730号公報、特開
平2−229443号公報、特開平3−48435号公
報が示している。
実装およびそのための電極形成、引出し構造について様
々な提案があるが、いずれにも以下のような問題があ
る。すなわちまづ、特開昭53−56969号公報や特
開平5−47847号公報、特開平2−229445号
公報では、先に記したように、アウターリード接続の問
題があるが、リードをフィルムキャリヤのチップ搭載部
側に引き回す例は一切記載されていない。特開昭53−
56969号公報ではリードが外側に延在しているの
で、このチップを含むパッケージサイズは小型化できな
い。さらに、特開平5−47847号公報では、導体バ
ンプがニケルメッキ上に金メッキすることで形成されて
おり、かつ、ギャングボンディングにより接合すると明
記されている。しかし、接合時にニッケルが硬い為に、
クラックが入り、信頼性の高い接続はできない。金メッ
キ厚も約4〜6μmなので、Au−Alの共晶合金を作
り易くしているが、コストアップを招くだけである。ま
た、ギャングによる一括接続方式では微細ピッチには対
応できない。接合はポリイミドフィルムを通じては出来
ず、正確に充填金属をツールで如く必要があるからだ。
前記のキャリヤフィルムとチップ間の封止がされていな
いことによる問題も同様である。更に、信号伝達用導体
パターンは、常にチップ接続面とは逆側に形成しなけれ
ばならない。
同様、リードが外側に延在している。また、フィルムキ
ャリヤ半導体素子のボンディング方法が明記されていな
い。特に、狭ピッチ化に伴い従来のTABリードとパッ
ドを接続するギャングボンディング方式では信頼性の高
い接合は得られない。また、唯一フィルムキャリヤとチ
ップ間に熱接着性樹脂層を設けて、表面保護や封止を行
えるように記載されているが、実施例のような方法では
バンプ状金属突出物の高さをかなり稼ぐか、樹脂層の厚
みを薄くしないと、そもそも接合せず、また初期的に接
合しても信頼性は保証できない。なぜならば、接合界面
の微小領域に必ず熱圧着性樹脂の残留物が認められ、確
実に接続信頼性を劣化させるからである。更に、樹脂が
流れ込むように金属物質が充填されていない貫通孔をフ
ィルムキャリヤの中央部に多数設けているが、特にその
必要性は認められない。
は、熱圧着や超音波接合によるフィルムキャリヤ上への
ベアチップ実装が可能なように、いずれかにAuまたは
Alバンプを形成すると明記されている。これは前述し
たような問題を有する。また、フィルムキャリヤとして
ポリイミドやテフロン等の有機材料を使用する場合、仮
にベアチップとフィルムキャリヤとを電気的に接続でき
たとしても、インナーリード接続箇所以外は接着してい
ない為、フィルムキャリヤの変形が発生すると予想させ
る。特に微細な貫通孔を設けてビアを形成する際はフィ
ルムキャリヤの薄厚化が望まれるので、顕著に現れる。
これは、インナーリード接続を行う際に、フィルムキャ
リヤ全体が高温に曝され熱膨張し、その伸びた状態でイ
ンナーリード接続部は固定されるものの、有機材料は室
温に戻った際に再び縮む為に発生する現象である。特
に、実装基板側の接続パッドを内部に引き回す時に顕著
となる。即ち、半田バンプを形成する工程では、形成面
に平坦性が要求される為である。更に、インナーリード
接続部の封止が行われていない為、信頼性の低下が懸念
される。また、半導体チップの活性領域とフィルムキャ
リヤ上の引き回し配線層間に絶縁層が殆ど存在せず、回
路特性上干渉等の問題が懸念される。
へのバンプ形成を不可欠としており、接続方法もファイ
ンピッチ化に対応できない。また、チップと絶縁基板間
を本方法で樹脂封止するには、バンプ高さをかなり稼が
なければならず、均一に注入できず、空間ができてしま
う確率が高い。
来の問題点を解決することにより、少なくとも半導体チ
ップ搭載部分に外部接続用パッドを設けたフィルムキャ
リヤ及びこれを有する半導体装置を提供することにあ
る。
ィルムは、半導体チップの電極と対向する一主面に配線
層が設けられたフレキシブルフィルムであって、フレキ
シブルフィルム本体に前記配線層と前記電極とを接続す
る接続部が設けられ、前記接続部に対応する位置に設け
られた第1の開口部上で前記接続部が前記電極に接続さ
れるようになし、前記接続部の位置とは異なる位置に導
電体が埋め込まれた第2の開口部を備え、前記配線層及
び前記第2の開口部に設けられた導電体と電気的に接続
される導電性突起物が前記一主面とは反対面上の前記半
導体チップと重なる位置に設けられ、前記配線層及び前
記導電体は前記フレキシブルフィルム本体に密着して形
成されていることを特徴とする。また、本発明のフレキ
シブルフィルムは、半導体チップの電極に接続される配
線層と外部に接続される導電性突起物とが前記半導体チ
ップと重なる位置に設けられたフレキシブルフィルムに
おいて、前記電極と同位置に設けられた開口部の側面に
密着して形成され、かつ前記半導体チップと対向する一
主面にて略平坦な形状を呈する接続部と、前記一主面と
は反対面に密着して設けられ、前記接続部にその一端が
接続された配線層と、前記接続部とは異なる位置の前記
反対面上に密着して設けられ、前記配線層の他端に接続
された導電性突起物と、前記一主面側に設けられた接着
層とを有することを特徴とする。
続用パッドを有する半導体チップと、前記半導体チップ
に接着層を介して固着されたフレキシブルフィルムとを
有する半導体装置において、前記フレキシブルフィルム
は、前記半導体チップと対向する一主面に設けられた配
線層と、前記配線層と前記接続用パッドとを接続する接
続部と、前記接続部に対応する位置に設けられた第1の
開口部と、前記第1の開口部とは異なる位置に設けら
れ、導電体にて埋め込まれた第2の開口部と、前記配線
層及び前記第2の開口部に設けられた導電体と電気的に
接続され、前記一主面とは反対面上の前記半導体チップ
と重なる位置に設けられた導電性突起部とを有すること
を特徴とする。また、本発明の半導体装置は、表面に接
続用パッドを有する半導体チップと、前記半導体チップ
に接着層を介して隙間なく固着されたフレキシブルフィ
ルムとを有する半導体装置であって、前記フレキシブル
フィルムは、前記接続用パッドと同位置に設けられた開
口部と、前記開口部の側面に密着して形成され、かつ前
記接続用パッドにバンプを介在することなく接続される
略平坦な形状を呈する接続部と、前記半導体チップと対
向する一主面とは反対面に設けられ、前記接続部にその
一端が接続された配線層と、前記半導体チップと重なる
位置の前記反対面上に密着して設けられ、前記配線層の
他端に接続された導電性突起物と、前記一主面側に設け
られた接着層とを有することを特徴とする。さらに、本
発明の半導体装置は、周辺部分に配置された複数の接続
用パッドを有する半導体チップと、前記半導体チップと
実質的に同じ大きさであって前記半導体チップに接着層
を介して隙間なく固着されたフレキシブルフィルムとを
有する半導体装置であって、前記フレキシブルフィルム
は、前記接続用パッドと同位置に設けられた開口部の内
部に充填された導電体にて形成され、かつ前記接続用パ
ッドにバンプを介在することなく圧着接続される略平坦
な形状を呈する接続部と、前記半導体チップと対向する
一主面またはこれとは反対面に設けられ、前記接続部に
その一端が接続された配線層と、前記接続用パッドより
も内側の前記反対面上に密着して形成され、前記配線層
の他端に接続された導電性突起物と、前記一主面側に設
けられた接着層とを有することを特徴とする。また、本
発明の半導体装置は、接続用パッドが形成された半導体
チップと、前記半導体チップの表面に接着層を介して隙
間なく固着されたフレキシブルフィルムとを有する半導
体装置であって、前記フレキシブルフィルムは、前記接
続用パッドと同位置に設けられた開口部の内部に充填さ
れた導電体にて形成され、かつ前記接続用パッドにバン
プを介在することなく圧着接続される略平坦な形状を呈
する接続部と、前記半導体チップと密着される一主面ま
たはこれとは反対面に密着して設けられ、前記接続部に
その一端が接続された配線層と、前記反対面に密着して
設けられ、前記配線層の他端に接続された外部端子と、
前記一主面側に設けられた接着層とを有することを特徴
とする。
層の接続部が直接半導体チップのパッドに接続されて、
これによって半導体装置が得られる。
ながら詳細に説明する。
バイスの第一の実施例を示しており、(a)はその平面
図、(b)は(a)図の線A−A′に沿った断面図を示
している。本実施例のフィルムキャリヤ半導体デバイス
は、銅等の金属箔をエッチング等により所望の形状に加
工した配線層3と、この配線層3の一部に半導体チップ
の電極と接続される領域を設け、かつかかる領域の直下
に相当するフィルム部分に開口部5が形成されているポ
リイミド系樹脂等の有機絶縁フィルム4から成るフィル
ムキャリヤを備えている。一方、半導体ベアキップ1は
その外周縁部に電極パッド2が配置され、各パッド2は
バンプやバリヤメタルが形成されていない状態で接着層
を挟んで電気的に接続された構成になっている。50は
チップ1上のパッシベーション膜であり、チップ1とフ
ィルムキャリヤとは接着テープ7により接着されてい
る。更に、前記フィルムキャリヤの外部接続用パッドと
して例えば半田で成るバンプ電極6が形成されている。
このバンプ電極6は、図1(a)に示したように、フィ
ルムキャリヤに半導体ベアチップを搭載する部分のほぼ
全面を利用し、例えば同一ピッチでグリッド状に配置さ
れている。配線層3はフィルムキャリヤのチップ対応面
側に形成されており、その一端はビアホール9を通じて
外部接続用パッド6につながっている。インナーリード
としての配線層3は、前述した開口部5により半導体ベ
アチップ1の電極パッド2と高精度に位置合せすること
が可能である。インナーリード接続後は、必要に応じて
液状樹脂等を前記開口部5に注入して封止することも可
能である。
を用いて説明する。図2において、(a)はその平面
図、(b)は(a)のA−A′線に沿った断面図を示し
ている。本実施例では、第一の実施例と異なり、フィル
ムキャリヤに形成された配線層5は基板対応面側に位置
している。よって、チップ最外周縁部にリードが触れる
ことによるショート発生の心配は無くなる。また、チッ
プの活性領域と配線層間の絶縁距離を大きくとることが
できる為、電気特性上は有利になる。また、第一の実施
例では、ビアホール径に応じた外部接続用パッドしか設
けられず、限定されてしまうが、第二の実施例では配線
層がレジストもしくはポリイミド等の絶縁層10でカバ
ーされ、エッチングにより外部接続用パッドを形成する
為、任意のランド径を設定することが可能となる。フィ
ルムキャリヤのチップ対応面側には、電極パッドに対応
した位置にリードが形成されている。配線層とインナー
リードとの導通は、厚み方向に貫通孔を設け、側面メッ
キを施すことによって行っている。
(a)は平面図であり、(b)は断面図である。第一の
実施例同様、フィルムキャリヤに形成された配線層3は
チップ対応面側に形成されているが、インナーリード接
続の為にフィルムキャリヤの厚み方向にスルーホール1
1を設け、該スルーホール12に金属物質12を充填す
ることでビアホール13を形成する。該ビアホール13
は半導体ベアチップ1の電極パッド2や前記配線層3と
高精度に位置合わせすることが可能で、ビアホール13
を通じてそれぞれインナーリード接続される。本接続方
式を採用することで、ファインピッチ化に応じてリード
の薄厚化が進んでいるが、強度が持たない、リード曲が
りが起こるという問題は発生しなくなると共に、接合部
の信頼性は向上する。充填金属を通じて効率的にエネル
ギーを伝達できる為、インナーリード接合条件を緩和す
ることができる。
(a)はその平面図であり、(b)は断面図である。第
三の実施例との相違点は、フィルムキャリヤに形成され
た導体パターン3が基板対応面側に位置する点である。
第一と第二の実施例の相違点と同じく、エッジタッチの
心配が無くなり、絶縁距離も大きくとれる。また、イン
ナーリード接続用のビアホール13の径とは無関係に外
部接続用パッドのランド径を設定できる。第三の実施例
では、インナーリード用の外部接続用と2種類のビアホ
ールを形成する必要がある。エッティング工程において
各々で径を変えることは可能だが、メッキにより金属充
填する際、量の制御が難しくなる欠点がある。しかし、
外部接続用パッドをメッキにより盛り上げることにより
半田ボールバンプ方式などで半田バンプを形成する際、
シェア強度を上げる効果がある。また、図5に第五の実
施例として示すように、半導体ベアチップに対向して設
置したフィルムキャリヤのスルーホールに金属物質を充
填する際に、故意に絶縁フィルム面から突起するように
バンプを形成することにより、接合後の高さを稼ぎ、接
着層分の段差をカバーすることも可能となる。さらに、
フィルムキャリヤを製造するコストを比較すると、第四
の実施例の方がカバー層を追加する分高くなるデメリッ
トもある。
デバイスの製造方法について、図6を用いて説明する。
本方法は、図3に示したフィルムキャリヤ半導体デバイ
スに対応するものである。まず、図6(A)に示すよう
に、本実施例のフィルムキャリヤ半導体デバイスを構成
するのに必要な部材は、フィルムキャリヤ50と接着フ
ィルム7と半導体ベアチップ1である。
図7に示す。(a)は金属箔側、(b)は絶縁フィルム
側を示している。フィルムキャリヤは、例えば以下のよ
うな製法で作製できる。ポリイミド系有機絶縁フィルム
4と銅等の金属箔からなる2層基材において、まずフォ
トレジスト法により所望の形状で、かつ半導体ベアチッ
プの電極パッドと接続できるよう、高精度に位置合わせ
された導体パターン3を形成する。先に記したように、
導体パターンとしての配線層3の一端は外部接続用パッ
ドにつながっているが、他端は電気選別用パッド21に
つながれている。次に、有機絶縁フィルムにレーザーや
エッチング等によりスルーホールを設ける。その際も、
配線層との高精度な位置合わせが必要である。例えば、
前記電極パッドが半導体ベアチップの外周縁部に100
μmピッチ、単列配置で形成されている場合、配線ピッ
チも100μmとなるが、スルーホールとの位置合わせ
を考えると、出来るだけ導体幅を大きくとることが望ま
れる。但し、フィルムキャリヤの半導体ベアチップを搭
載する部分ほぼ全面に渡り同一ピッチでグリッド状に配
置されたパッド間に配線を引き回す際の最小導体幅と異
なる場合は注意が必要である。また、逆に導体幅を広げ
すぎると、接合後にリードがつぶれ、ショートを起こす
ことも考えられる。今、導体幅として70μmが可能な
場合、位置合わせ精度を考慮に入れ、貫通孔の径として
はφ50μm程度が適当となる。なお、このような微細
な貫通孔を精度よく形成するためには、絶縁フィルムの
厚みとしては出来るだけ薄い方が好ましい。また、金属
箔の厚みもエッチング精度が次第に厳しくなるに伴い、
同様に薄厚化の傾向にある。よって、トータル厚みとし
ては従来のTABテープよりもかなり薄くなるため、搬
送によるテープ不良や歩留まり低下に注意が必要とな
る。また、後述するように、加熱後のテープのしわや変
形発生原因にもなる。
金属物質8を充填することによって、配線層と接続す
る。一方、反対側の開口部では充填金属8を盛り上げる
ことも可能で、アウターリード接続用ビアホールにおい
ては半田バンプを形成する際のランド径を稼ぎ、接合強
度を高める効果がある。なお、金属物質としては、金,
ニッケル,銅等が考えられるが、コストを考えると金は
好まれない。また、ニッケルはボンディング時にクラッ
クが入り易く信頼性の高い接続はできない。本発明で
は、充填金属として、主に銅を用いる。なお、表面はフ
ラッシュ金或いは錫メッキ処理を施す程度で、金の場合
耐食性を向上できる0.5μm前後の厚みで十分であ
る。最後に、ポリイミドをエッチングすることでスプロ
ケットホールや位置合わせ用ホールを完成させる。
ルムキャリヤを示しており(a)は金属箔側、(b)は
絶縁フィルム側を示す。金属箔側にはレジスト或いはカ
バーポリイミド10がコートされており、インナーリー
ド接続部、外部接続パッド部、電気選別用パッド部は開
口されている。図9に、第1の実施例に用いたフィルム
キャリヤの金属箔側(a),絶縁フィルム側(b),を
各々示す。本実施例では、フィルムキャリヤにインナー
リード接続用の開口部5が設けられており、かつ、配線
層は半導体ベアチップの電極パッドに相対応するように
形成されてり、第1の実施例同様、その一端はフィルム
キャリヤのチップ対応面側に延伸され、ビアホールを介
して外部接続用パッドにつながっており、他端は電気選
別用パッドにまで引き回されている。
は、熱硬化性、熱可塑性どちらでも差し支えない。キュ
アが不要で、耐熱性を考慮に入れると、熱可塑性ポリイ
ミドは有効である。熱可塑性ポリイミドは熱で溶融しな
いポリイミドと同様に芳香族系分子がイミド結合で結ば
れたポリマーである為、400℃以上の耐熱性を有して
いるが、分子間の相互作用を弱め、樹脂に熱流動性を持
たせている。流動性の発現するいわゆるガラス転移温度
は任意にコントロールでき、各化学メーカから種々のタ
イプのものが既に市販されている。本発明では、チップ
の耐熱性からは出来るだけ低温、低加圧力での接着が必
要だが、半田リフロー時には溶融しないタイプの熱可塑
性ポリイミドが望まれる。なお、ポリイミド以外でも耐
熱性の改善された高分子系接着フィルムや高速キュアが
可能な熱硬化性ポリイミドフィルムでも、半導体ベアチ
ップの表面パッシベーション膜やキャリヤフィルムテー
プの絶縁フィルム側、金属箔側と高い密着力を実現でき
る。
り小さく切断する必要がある。なぜならば、チップの電
極パッドに接着フィルムが被覆した状態でインナーリー
ド接続を行った場合、接続部に有機物が付着し、確実に
接続信頼性を落とす為である。例えば、電極パッドが本
実施例のように外周縁部に配置されている場合、切断や
仮固定精度を考慮に入れ、余裕を持たせたサイズに予め
切断しておくことになる。また、接着フィルムは、その
厚み分だけチップの電極パッドとフィルムキャリヤ間の
段差につながる為、出来るだけ薄い方が好ましい。接着
フィルムのハドリング性も考慮に入れ、10〜30μm
程度が好ましい。
パッド2がチップ外周縁部に設置されているが、活性領
域に配置されている場合でも問題ない。パッドを形成す
る金属は一般的にアルミニウム系合金である。また、本
実施例では形成されている表面パッシベーション膜50
としてはポリイミド、窒化ケイ素膜、酸化ケイ素膜等が
想定されるが、特にその有無については限定しない。
ィルム7を半導体ベアチップ1上に位置精度よくセッテ
ィングする。更に、熱可塑性樹脂を用いる場合、接着フ
ィルムがメルトする温度にまでチップ側から加熱するこ
とで仮に固定できる。この時、ボイドがトラップされな
いように接着フィルムを設置、加熱する必要がある。
用いられるシングルポイントボンダーを流用し、フィル
ムキャリヤ50と接着フィルム6が仮固定されたチップ
を位置合わせ後にインナーリード接続する。従来、ギャ
ングボンド方式がよく用いられてきたが、チップ電極パ
ッドのファインピッチ化や効率的なエネルギーの伝達が
要求されてきた為、熱と超音波を併用することで低温化
を図れ、1パッド或いは数パッドづつ接続していくいわ
ゆるシングルポイント接続方式の採用が不可欠である。
接合はチップ1の電極2を構成するアルミニウムとフィ
ルムキャリヤで配線層3を構成する銅の合金化によって
強固なものとなる。典型的な条件は、チップ表面が30
0℃、荷重、時間を制御し、超音波を併用することもで
きる。また、ボンディングツールの材質やサイズについ
ても、インナーリード接続用ビアホール径及びばらつき
や充填金属の種類によって最適化する必要がある。
ルム層7の厚み分、フィルムキャリヤは変形するが、有
機絶縁フィルム4特有の柔軟性と充填金属の延伸性によ
り問題はなく、強固な接続を得ることができる。一方、
インナーリード接続後室温に戻した際、加温時との熱膨
張率差によってフィルムキャリヤの半田バンプ搭載面に
しわが発生し、平坦性も失われている。ギャングボンデ
ィング接続方式では、更に高温が必要(例えば、500
℃程度)なので、その程度は激しくなる。
ャリヤとチップ1を接着フィルム7を挟んで貼り合わせ
る為に、テープ側或いはチップ側から加熱、加圧を数秒
間行う。そのことによって、両者は接着すると共に、条
件によって接着フィルム成分の一部がインナーリード接
続部に回り込んで、チップ最外周縁部にまで広がる為
に、最終的に接着フィルムはチップ全体に行き渡ること
もある。また、テープ活性領域やインナーリード接続部
の封止、チップとの絶縁、α線対策等の効果も期待され
る。なお、典型的な条件は、インナーリード接続時の温
度と同等で、数kg/cm2 の荷重をかけるが、クラッ
ク等のチップやインナーリード接続部への悪影響は認め
られない。また、フィルムキャリヤの半田バンプ搭載面
は汚れ防止の為に平坦性のあるテフロンやセラミック板
等でカバーしながら加圧或いは加熱を行う必要がある。
に順番等は規定しない。例えば、接着フィルム7はフィ
ルムキャリヤ側にセッティングしても構わず、位置精度
よく貼り上わせた後にインナーリード接続しても差し支
えない。また、予めウエハー状態で接着層をチップ表面
に形成しておいても構わない。
を利用して通常のテープキャリヤパッケージ(TCP)
と同様の方法で、電気選別・BTを実施する。フィルム
キャリヤの外形や寸法等、EIAJに準拠するよう設計
することで、ソケット、ボード等の選別治具は共有化す
ることができる。
印で品名表示後、金型を用い外形切断する。切りしろを
考慮に入れ、片端100μm程度づつや大きめに切断す
るのが常であるが、ダイシングソーやレーザー等により
高精度な切断も可能である。
テープの基板対応面に同一ピッチでグリッド状に配置さ
れた外部接続用パッドに半田バンプ6を形成する。形成
方法の一例としては、特開昭49−52973号公報に
記されているように、半田から成るワイヤをワイヤボン
ディング法を使用してボールを形成し、ボールをパッド
上に接合後、ボールのみを残してワイヤを切断すること
によりバンプを得る方法がある。その他、種々の方法が
提案されているが、特に拘らない。なお、半田バンプは
予めフィルムキャリヤテープを作製する際や貼り合わ
せ,インナーリード接続後で選別前に形成しても差し支
えない。また、バンブ形成材料についても半田に拘る必
要はなく、低温接続が可能なインジウムでも問題ない。
ルムキャリヤ半導体デバイスが完成する。
デバイスを基板に実装する方法について説明する。図1
1は、実装状態の一例を示す断面図である。まず、本実
施例のフィルムキャリヤ半導体デバイスと実装基板12
は例えば高精度マウンターを用い仮付けされる。フィル
ムキャリヤ半導体デバイスの例えば半田バンプ6と実装
基板のランド部15の位置を光学系により合わせ、加熱
しながら荷重をかけることで仮固定する。その後、リフ
ロー炉で本接合する。また、半田バンプ径やランド径を
大きくとれる場合には、位置合わせ用治具にセットし、
リフロー炉に投入しても半田のセルフアライメント効果
で十分位置合わせ可能である。なお、実装性を考える
と、アウターリード接続用パッドピッチは0.5mm程
度が好ましい。また、実装基板のランド側にも半田を形
成しておけば、バンプ高さを稼ぐことができる。
は、チップと実装基板の間にフレキシブルフィルムを介
在している形になるので、熱膨張差に基づき発生する応
力を緩和することができる。よって、通常のフリップチ
ップ接続方式では、100μm程度の高さが要求され、
かつ隙間を液状樹脂で封止することが不可欠で、更に、
基板も出来るだけチップの熱膨張係数に近いものが要求
されるが、本発明では、接続後50μm程度の高さがあ
ればよいことから、基板の反りを考慮に入れると、80
μm程度のバンプ径があれば十分である。また、熱膨張
差が大きいプリント基板上に、樹脂封止せずに実装した
場合でも、温度サイクル試験(−25℃/30分と12
5℃/30分を300サイクル)をパスすることができ
る。更に、フィルムキャリヤ並びに接着フィルムはフラ
ックスに対するカバーの役目も果たしており、従来フリ
ップチップ接続方式で不安視されていた不十分な洗浄に
よるフラックス成分の残査の問題も解消される。
デバイスの製造方法に関する第二の実施例を説明する。
図12の(A)〜(D)は、その製造工程の一部を示す
図である。前述の第一の実施例との相違点は、接着層の
形成方法である。図12(A)に参照番号13として示
したように、外部接続パッドが形成されているフィルム
キャリヤの半導体ベアチップ搭載部の中央付近に液状樹
脂注入ホールが付加されている。かかるホール13を有
するフィルムキャリヤテープ50と半導体ベアチップ1
を準備する〔図12(A)〕。次に、本発明の製造方法
の第一の実施例と同様に、インナーリード接続する〔図
12(B)〕。次に、樹脂注入孔13から封止用の液状
樹脂14を流し込む〔図12(C)〕。樹脂としては、
適度な流動性を有し、かつ薄い塗膜を形成できることが
望ましい。エポキシ系、シリコン系、シリコンエポキシ
系、テフロン系等が候補に挙げられるが、キュア後もゴ
ム状の性質を有するシリコン系やテフロン系が適当であ
る。更に、キャリヤテープのしわをなくし、高平坦性が
得られるように、軽く均した後に、キャアを行う〔図1
2(D)〕。製造方法の第一の実施例に比べ、平坦性や
均一な塗布量や領域の制御は劣るものの、樹脂を容易に
チップ表面からはみ出させることが可能となる。即ち、
後述するように、信頼性、特に耐湿性の要求レベルに応
じて、チップ周辺部を再度液状樹脂で封止することも考
えられるが、本実施例では同時に実施することも可能で
ある利点がある。なお、以降の工程は第一の実施例と同
様である。図13に、本製造方法で組み立てた半導体デ
バイスの平面図(a)並び断面図(b)を示している。
断面図を図14に示す。第三の実施例との相違点は半導
体チップ周辺部を液状樹脂15で封止する工程を追加し
た点で、耐湿性を向上させることができる。また、図1
5ではチップ裏面は封止されていないが、高放熱性を要
求された場合、ヒートスプレッダ材料やヒートシンクを
ダイレクトに付けれるようにした為で、必要がない場合
は全体を封止しても構わない。製造方法上は、図6にお
いて、工程(D)と(E)の間に追加され、それに概念
される。よって、ボイド,密着性,耐半田クラック性と
共に、低応力化が必要となる。また、一般的に成形が容
易な寸法として、チップの両端各々0.5mm程度、厚
み方向は0.1mm程度の余裕を持たせた方が好まさい
としても、ほぼチップサイズのモールド品を作製できる
ことになる。また、チップとフィルムキャリヤテープ間
の封止は既に行われているので、本工程で樹脂を浸透さ
せる必要があるのはチップ外周縁部だけである。
断面図(a)、(b)及び基板対応面の平面図(c)を
図16に示す。(a)、(b)図は、(c)図に示した
A−A′部とB−B′部の断面を示している。製法につ
いては、第四の実施例と同様である。相違点は、フィル
ムキャリヤの半導体ベアチップ搭載部以外にチップ周辺
部にも外部接続用パッドの一部が形成されている点であ
る。図17(c)に示すように、ベアチップ搭載部だけ
は引き回しが行えない場合は、チップ周辺部にもパッド
が形成されている。例えば、実装し易さを第一に考え、
アウターリード接続用パッドを0.5mmピッチとし、
グリッド状に配置する場合を考える。今、半導体チップ
搭載部でパッド形成可能な領域が7mm角の場合、ピン
数が226ピンを越えるとその範囲内でパッドを形成す
ることができなくなる。したがって、平坦性を確保しつ
つ、チップサイズ以上のパッド形成可能な領域を作製す
るには、図15のようなモールド成形が好ましい。
キャリヤ半導体デバイスは、少なくとも半導体ベアチッ
プを搭載する部分に外部接続用パッドを設けたフィルム
キャリヤとチップをインナーリード接続することで、該
接続パッドの再配列が行え、かつパッケージサイズをチ
ップサイズと同等に抑えることが出来る。高密度な実装
伴い、工程(F)での切断寸法も変更される。本工程
は、従来のTCP組立工程内のポッティング封止方法を
条件だけ変更するだけで流用できる。チップ周辺部のみ
封止が必要なので、例えば描画方式を用いることがで
き、ディスペンサに取り付けられたノズルから、エアー
加圧により樹脂を吐出す。ディスペンス時のノズル径や
加圧力、スピード、樹脂粘度等を制御することで、流動
範囲を限定できる。その後、キュア炉で窒素中80〜1
00℃で1時間前後仮キュアした後に、150℃前後で
数時間ファイナルキュアを行うことで封止は完了する。
以上のような工程を経ることで、耐湿性の強化されたフ
ィルムキャリヤ型半導体装置を作製することができる。
なお、液状樹脂は通常のTABをフリップチップ用のも
のを流用できるが、特にフィルムキャリヤとの密着性や
片面だけしか封止しない分フィルムの反りが懸念される
ので、低熱応力化に着目する必要がある。
する。図15に本発明の第六の実施例の概念を示す断面
図を示す。本実施例では、第三の実施例で示したフィル
ムキャリヤ半導体デバイスを樹脂16によりトランスフ
ァモールド成形する工程を、第五の実施例同様、図6に
おいて工程(D)と(E)の間に追加した。なお、工程
(F)での切断寸法も成形寸法に応じて変更される。工
程(D)を完了後、モールド成形装置の下金型にサンプ
ルを設置し、上金型の下げて固定する。樹脂タブレット
を予備加熱後、金型内に投入する。プラジャを下げて、
樹脂をポットからランナー、ゲートを通じてキャビティ
に注入される。このゲート構造設計が樹脂の流動性に大
きな影響を与えるので、十分検討する必要がある。樹脂
が充填された状態で数分間保持することでキュアを行
う。成形が終わると、金型から取り出す。その後、ファ
イナルキュアを170〜180℃で数時間実施すること
で完了する。成形樹脂は通常のモールド品と同様のもの
を流用できるが、図15に示すようにキャリヤファイム
に対し第五の実施例同様片面しか成形されないので、フ
ァイルの反りが拡大した接続ピッチで行えるので、半田
バンプ等を介することで、従来通りリフロー方式を採用
することができ、実装コストを大幅に低減できる。更
に、チップと実装基板間にフィルムキャリヤテープを挟
むことになるので応力の緩和効果もある。必要に応じ
て、フィルムキャリヤテープに電気選別パッドを設けれ
ば、チップの選別やバーンイン試験を実装前に行うこと
も可能である。
式のインナーリード接続方法を採用することにより、狭
ピッチ接続が可能となる。さらに、チップ上にバンプを
形成する工程を省くことができるので、低コスト化を図
れると共に接続信頼性が向上する。また、フィルムキャ
リヤテープと半導体チップ間に接着層を介在させること
で、テープの変形防止、平坦性の確保、インナーリード
接続部の封止、半導体チップの活性領域とフィルムキャ
リヤテープ引き回し配線層間の絶縁及び半導体チップの
α線エラー防止を実現できる。但し、チップとフィルム
キャリヤの導通をとる際に、接着層が妨害しないような
工夫を施している。また、高い信頼性が要求される場
合、チップ周囲をレジンコートすることもできるが、事
前にチップとフィルムキャリヤ間に接着層が既設されて
いるので、封止されていない領域は全く発生しない。
断面図と平面図。
断面図と平面図。
断面図と平面図。
断面図と平面図。
断面図と平面図。
図(第6実施例)。
の配線と半導体チップの電極とを接合する方法を示す
図。
状態を示した図。
を示す図(第7実施例)。
と平面図。
7の断面図。
面図。
Claims (7)
- 【請求項1】 半導体チップの電極と対向する一主面に
配線層が設けられたフレキシブルフィルムであって、フ
レキシブルフィルム本体に前記配線層と前記電極とを接
続する接続部が設けられ、前記接続部に対応する位置に
設けられた第1の開口部上で前記接続部が前記電極に接
続されるようになし、前記接続部の位置とは異なる位置
に導電体が埋め込まれた第2の開口部を備え、前記配線
層及び前記第2の開口部に設けられた導電体と電気的に
接続される導電性突起物が前記一主面とは反対面上の前
記半導体チップと重なる位置に設けられ、前記配線層及
び前記導電体は前記フレキシブルフィルム本体に密着し
て形成されていることを特徴とするフレキシブルフィル
ム。 - 【請求項2】 半導体チップの電極に接続される配線層
と外部に接続される導電性突起物とが前記半導体チップ
と重なる位置に設けられたフレキシブルフィルムにおい
て、前記電極と同位置に設けられた開口部の側面に密着
して形成され、かつ前記半導体チップと対向する一主面
にて略平坦な形状を呈する接続部と、前記一主面とは反
対面に密着して設けられ、前記接続部にその一端が接続
された配線層と、前記接続部とは異なる位置の前記反対
面上に密着して設けられ、前記配線層の他端に接続され
た導電性突起物と、前記一主面側に設けられた接着層と
を有することを特徴とするフレキシブルフィルム。 - 【請求項3】 表面に接続用パッドを有する半導体チッ
プと、前記半導体チップに接着層を介して固着されたフ
レキシブルフィルムとを有する半導体装置において、前
記フレキシブルフィルムは、前記半導体チップと対向す
る一主面に設けられた配線層と、前記配線層と前記接続
用パッドとを接続する接続部と、前記接続部に対応する
位置に設けられた第1の開口部と、前記第1の開口部と
は異なる位置に設けられ、導電体にて埋め込まれた第2
の開口部と、前記配線層及び前記第2の開口部に設けら
れた導電体と電気的に接続され、前記一主面とは反対面
上の前記半導体チップと重なる位置に設けられた導電性
突起部とを有することを特徴とする半導体装置。 - 【請求項4】 表面に接続用パッドを有する半導体チッ
プと、前記半導体チップに接着層を介して隙間なく固着
されたフレキシブルフィルムとを有する半導体装置であ
って、前記フレキシブルフィルムは、前記接続用パッド
と同位置に設けられた開口部と、前記開口部の側面に密
着して形成され、かつ前記接続用パッドにバンプを介在
することなく接続される略平坦な形状を呈する接続部
と、前記半導体チップと対向する一主面とは反対面に設
けられ、前記接続部にその一端が接続された配線層と、
前記半導体チップと重なる位置の前記反対面上に密着し
て設けられ、前記配線層の他端に接続された導電性突起
物と、前記一主面側に設けられた接着層とを有すること
を特徴とする半導体装置。 - 【請求項5】 周辺部分に配置された複数の接続用パッ
ドを有する半導体チップと、前記半導体チップと実質的
に同じ大きさであって前記半導体チップに接着層を介し
て隙間なく固着されたフレキシブルフィルムとを有する
半導体装置であって、前記フレキシブルフィルムは、前
記接続用パッドと同位置に設けられた開口部の内部に充
填された導電体にて形成され、かつ前記接続用パッドに
バンプを介在することなく圧着接続される略平坦な形状
を呈する接続部と、前記半導体チップと対向する一主面
またはこれとは反対面に設けられ、前記接続部にその一
端が接続された配線層と、前記接続用パッドよりも内側
の前記反対面上に密着して形成され、前記配線層の他端
に接続された導電性突起物と、前記一主面側に設けられ
た接着層とを有することを特徴とする半導体装置。 - 【請求項6】 接続用パッドが形成された半導体チップ
と、前記半導体チップの表面に接着層を介して隙間なく
固着されたフレキシブルフィルムとを有する半導体装置
であって、前記フレキシブルフィルムは、前記接続用パ
ッドと同位置に設けられた開口部の内部に充填された導
電体にて形成され、かつ前記接続用パッドにバンプを介
在することなく圧着接続される略平坦な形状を呈する接
続部と、前記半導体チップと密着される一主面またはこ
れとは反対面に密着して設けられ、前記接続部にその一
端が接続された配線層と、前記反対面に密着して設けら
れ、前記配線層の他端に接続された外部端子と、前記一
主面側に設けられた接着層とを有することを特徴とする
半導体装置。 - 【請求項7】 前記接続部が前記第1の開口部内に充填
された導電体にて形成されていることを特徴とする請求
項1のフレキシブルフィルムまたは請求項3の半導体装
置。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6110857A JP2833996B2 (ja) | 1994-05-25 | 1994-05-25 | フレキシブルフィルム及びこれを有する半導体装置 |
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EP99115292A EP0959499A1 (en) | 1994-05-25 | 1995-05-24 | Method for manufacturing bump leaded film carrier type semiconductor device |
EP95108029A EP0684644B1 (en) | 1994-05-25 | 1995-05-24 | Method for manufacturing bump leaded film carrier type semiconductor device |
US08/450,728 US5683942A (en) | 1994-05-25 | 1995-05-25 | Method for manufacturing bump leaded film carrier type semiconductor device |
KR1019950013222A KR100203030B1 (ko) | 1994-05-25 | 1995-05-25 | 반도체 디바이스 및 그 제조방법과 반도체 칩을 실장하기 위한 가요성 막 |
US08/873,593 US5905303A (en) | 1994-05-25 | 1997-06-12 | Method for manufacturing bump leaded film carrier type semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6110857A JP2833996B2 (ja) | 1994-05-25 | 1994-05-25 | フレキシブルフィルム及びこれを有する半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9208716A Division JP3063691B2 (ja) | 1997-08-04 | 1997-08-04 | フレキシブルフィルム及びこれを有する半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07321157A JPH07321157A (ja) | 1995-12-08 |
JP2833996B2 true JP2833996B2 (ja) | 1998-12-09 |
Family
ID=14546436
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6110857A Expired - Lifetime JP2833996B2 (ja) | 1994-05-25 | 1994-05-25 | フレキシブルフィルム及びこれを有する半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (2) | US5683942A (ja) |
EP (2) | EP0959499A1 (ja) |
JP (1) | JP2833996B2 (ja) |
KR (1) | KR100203030B1 (ja) |
DE (1) | DE69525280T2 (ja) |
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- 1995-05-24 EP EP95108029A patent/EP0684644B1/en not_active Expired - Lifetime
- 1995-05-24 DE DE69525280T patent/DE69525280T2/de not_active Expired - Fee Related
- 1995-05-25 US US08/450,728 patent/US5683942A/en not_active Expired - Lifetime
- 1995-05-25 KR KR1019950013222A patent/KR100203030B1/ko not_active IP Right Cessation
-
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Also Published As
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DE69525280T2 (de) | 2002-06-27 |
KR950034639A (ko) | 1995-12-28 |
EP0684644A1 (en) | 1995-11-29 |
DE69525280D1 (de) | 2002-03-21 |
KR100203030B1 (ko) | 1999-06-15 |
JPH07321157A (ja) | 1995-12-08 |
US5905303A (en) | 1999-05-18 |
US5683942A (en) | 1997-11-04 |
EP0959499A1 (en) | 1999-11-24 |
EP0684644B1 (en) | 2002-02-06 |
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|
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