JP2832995B2 - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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Description
【発明の詳細な説明】 以下の順序に従って本発明を説明する。
A.産業上の利用分野 B.発明の概要 C.従来技術［第２図］ D.発明が解決しようとする問題点 E.問題点を解決するための手段 F.作用 G.実施例［第１図］ H.発明の効果 （A.産業上の利用分野） 本発明は不揮発性半導体メモリ、特に複数のセルアレ
イを有し、該セルアレイそれぞれに対して同時に同一の
情報を入力し各セルアレイから同時に出力することによ
りセルアレイの互いに対応するセルどうしが故障の補償
をし合うようにした不揮発性半導体メモリに関する。
イを有し、該セルアレイそれぞれに対して同時に同一の
情報を入力し各セルアレイから同時に出力することによ
りセルアレイの互いに対応するセルどうしが故障の補償
をし合うようにした不揮発性半導体メモリに関する。
（B.発明の概要） 本発明は、上記の不揮発性半導体メモリにおいて、 メモリの占有面積を小さくするため、 各セルアレイが書込み時にはデータバスを共有するよ
うにしたものである。
うにしたものである。
（C.従来技術）［第２図］ E2PROM、特に100Å程度の薄い絶縁膜（一般にSiO2）
をフローティンゲートと半導体基板との間を絶縁するト
ンネル絶縁膜として用いたフローティンゲートトンネル
オキサイド型のE2PROMは、特願昭63−92971号明細書に
おいて紹介したように、ECC（Error Checking and Corr
ecting）あるいは後述するダブルセル方式による不良ビ
ットの救済を行うようになっている。
をフローティンゲートと半導体基板との間を絶縁するト
ンネル絶縁膜として用いたフローティンゲートトンネル
オキサイド型のE2PROMは、特願昭63−92971号明細書に
おいて紹介したように、ECC（Error Checking and Corr
ecting）あるいは後述するダブルセル方式による不良ビ
ットの救済を行うようになっている。
そして、上記ECCは、一般に単純ハミング１ビット訂
正符号化方式を用いており、１ワード８ビット構成のメ
モリの場合４ビット検査ビットが必要であり、また、４
個の６入力のExclusive OR等の論理回路が必要であ
る。このECC方式はメモリの容量が大きくなってもECCの
ための冗長回路はさほど大きくしなくても済み、容量が
増える程メモリ全体に占める冗長回路の専有面積の割合
が小さくなるので数キロビット以上の大容量のメモリに
適しているといえる。
正符号化方式を用いており、１ワード８ビット構成のメ
モリの場合４ビット検査ビットが必要であり、また、４
個の６入力のExclusive OR等の論理回路が必要であ
る。このECC方式はメモリの容量が大きくなってもECCの
ための冗長回路はさほど大きくしなくても済み、容量が
増える程メモリ全体に占める冗長回路の専有面積の割合
が小さくなるので数キロビット以上の大容量のメモリに
適しているといえる。
しかし、2K〜4Kビット程度の小容量メモリであれば、
ECC方式を採用してもダブルセル方式を採用しても同程
度の占有面積になる。そして、不良ビットの救済率はダ
ブルセル方式の方が高い。従って、2K〜4Kビット程度あ
るいはそれ以下の小容量のメモリにはダブルセル方式の
方が優れているといえる。
ECC方式を採用してもダブルセル方式を採用しても同程
度の占有面積になる。そして、不良ビットの救済率はダ
ブルセル方式の方が高い。従って、2K〜4Kビット程度あ
るいはそれ以下の小容量のメモリにはダブルセル方式の
方が優れているといえる。
ところで、本明細書においてダブルセル方式とは全く
同じアレイを２つ並べ、書込むときは同じ情報を同時に
その２つのセルアレイに書込み、読出すときは２つのセ
ルアレイの対応するビット線から出力された信号の論理
和（あるいは論理積）をもって出力信号とすることと
し、２つのセルアレイの対応し合うセルどうしが互いに
不良（破壊）を補償し合うようにしたものを指し、第２
図はダブルセル方式のE2PROMの従来例の一つを示すもの
である。
同じアレイを２つ並べ、書込むときは同じ情報を同時に
その２つのセルアレイに書込み、読出すときは２つのセ
ルアレイの対応するビット線から出力された信号の論理
和（あるいは論理積）をもって出力信号とすることと
し、２つのセルアレイの対応し合うセルどうしが互いに
不良（破壊）を補償し合うようにしたものを指し、第２
図はダブルセル方式のE2PROMの従来例の一つを示すもの
である。
図面において１、２はアドレスバッファ、３、４はア
ドレスデコーダ、５、６はデコーダ３、４の出力信号を
高電圧のレベルにレベル交換する高電圧レベル変換回路
である。
ドレスデコーダ、５、６はデコーダ３、４の出力信号を
高電圧のレベルにレベル交換する高電圧レベル変換回路
である。
7a、7bは全く同じ構成のメモリセルアレイである。該
メモリセルアレイ7a、7bはワードラインを共有している
がビットラインについてはそれぞれが独立して所有して
いる。８、８、…はメモリセル、9a、9bはビット線を選
択するＹセレクタで、Ｙセレクタ9aはセルアレイ7aと対
応し、Ｙセレクタ9bはセルアレイ7bに対応している。10
a、10bはセンスアンプ・書込回路群で、センスアンプ・
書込回路群10aはＹセレクタ9aに対応し、センスアンプ
・書込回路群10bはＹセレクタ9bに対応している。セン
スアンプは各ビット線に対応して１個ずつ設けられてい
る。また、書込回路も各ビット線に対応して１個ずつ設
けられている。従って、１ワード８ビット構成のメモリ
の場合はセンスアンプ及び書込回路は共に16個ずつ存在
している。
メモリセルアレイ7a、7bはワードラインを共有している
がビットラインについてはそれぞれが独立して所有して
いる。８、８、…はメモリセル、9a、9bはビット線を選
択するＹセレクタで、Ｙセレクタ9aはセルアレイ7aと対
応し、Ｙセレクタ9bはセルアレイ7bに対応している。10
a、10bはセンスアンプ・書込回路群で、センスアンプ・
書込回路群10aはＹセレクタ9aに対応し、センスアンプ
・書込回路群10bはＹセレクタ9bに対応している。セン
スアンプは各ビット線に対応して１個ずつ設けられてい
る。また、書込回路も各ビット線に対応して１個ずつ設
けられている。従って、１ワード８ビット構成のメモリ
の場合はセンスアンプ及び書込回路は共に16個ずつ存在
している。
11はバッファ回路で、入力バッファ部と出力バファ部
の組合せが８組ある。各入力バッファ部はセンスアンプ
・書込回路10aと10bの双方に対して入力データ信号を伝
送し、また、各出力バッファ部はセンスアンプ・書込回
路群10aの１つのセンスアンプからの出力データ信号
と、センスアンプ・書込回路10bの上記センスアンプと
対応するセンスアンプからの出力データ信号との論理和
（あるいは論理積）を得る論理和回路（あるいは論理積
回路）を内蔵している。
の組合せが８組ある。各入力バッファ部はセンスアンプ
・書込回路10aと10bの双方に対して入力データ信号を伝
送し、また、各出力バッファ部はセンスアンプ・書込回
路群10aの１つのセンスアンプからの出力データ信号
と、センスアンプ・書込回路10bの上記センスアンプと
対応するセンスアンプからの出力データ信号との論理和
（あるいは論理積）を得る論理和回路（あるいは論理積
回路）を内蔵している。
12はE2PROM全体を制御する制御回路を示し、チップイ
ネーブル信号、出力イネーブル信号、ライトイネーブル
信号を受ける。13はタイマで、このタイマ13により書込
みの開始及び終了の制御が為される。14はクロックゼネ
レータで、タイマ13からの信号に応じてクロックを発生
する。15はクロックゼネレータ14から発生されたクロッ
クパルスを昇圧する昇圧回路で、該昇圧回路15から得ら
れるプログラム電圧VPPがセンスアンプ・書込回路群10
a、10b及び高電圧レベル交換回路５、６に供給される。
16は高電圧制御回路である。
ネーブル信号、出力イネーブル信号、ライトイネーブル
信号を受ける。13はタイマで、このタイマ13により書込
みの開始及び終了の制御が為される。14はクロックゼネ
レータで、タイマ13からの信号に応じてクロックを発生
する。15はクロックゼネレータ14から発生されたクロッ
クパルスを昇圧する昇圧回路で、該昇圧回路15から得ら
れるプログラム電圧VPPがセンスアンプ・書込回路群10
a、10b及び高電圧レベル交換回路５、６に供給される。
16は高電圧制御回路である。
本E2PROMにおいては、信号を書込むときは同じ信号を
同時にセルアレイ7a、7bの両方に書込む。そして、信号
を読み出すときはセルアレイ7aから出力された信号はセ
ンスアンプ・書込回路群10a内のセンスアンプによって
増幅し、セルアレイ7bから出力された信号はセンスアン
プ・書込回路群10b内のセンスアンプによって増幅した
うえで、バッファ回路11の出力バッファ部内においてセ
ルアレイ7a、7b双方からの信号の論理和（あるいは論理
積）信号を作り、これを出力データ信号として外部へ送
出するようになっている。従って、仮にセルアレイ7aの
１つのセルに不良が発生し、「１」を書込んでも「０」
を書込んでも出力が「０」になってしまう状態に成った
としても、そのセルの不良はセルアレイ7bのその不良セ
ルと対応するセルによって補償されるのである。
同時にセルアレイ7a、7bの両方に書込む。そして、信号
を読み出すときはセルアレイ7aから出力された信号はセ
ンスアンプ・書込回路群10a内のセンスアンプによって
増幅し、セルアレイ7bから出力された信号はセンスアン
プ・書込回路群10b内のセンスアンプによって増幅した
うえで、バッファ回路11の出力バッファ部内においてセ
ルアレイ7a、7b双方からの信号の論理和（あるいは論理
積）信号を作り、これを出力データ信号として外部へ送
出するようになっている。従って、仮にセルアレイ7aの
１つのセルに不良が発生し、「１」を書込んでも「０」
を書込んでも出力が「０」になってしまう状態に成った
としても、そのセルの不良はセルアレイ7bのその不良セ
ルと対応するセルによって補償されるのである。
（D.発明が解決しようとする問題点） ところで、2K〜4Kビット程度の小容量のE2PROMにおい
ては、セルアレイが全体の20％の面積を占有し、周辺回
路が80％の面積を占有する。従って、E2PROMを小型化を
図るには周辺回路の小型化を図ることが有効である。
ては、セルアレイが全体の20％の面積を占有し、周辺回
路が80％の面積を占有する。従って、E2PROMを小型化を
図るには周辺回路の小型化を図ることが有効である。
そこで、本願発明者が周辺回路の占有面積を狭くする
ことを検討したところ、書込回路をセルアレイ7a、7bそ
れぞれに対応して設ける必要性のないことを発見した。
というのは、書込みをする場合、同じデータ信号をセル
アレイ7a、8bの双方に書込むので、１つのセルアレイ分
の書込回路の出力信号を２つのセルアレイ7a、7bの双方
に入力することとすれば、書込回路は１セルアレイ分で
済むからである。
ことを検討したところ、書込回路をセルアレイ7a、7bそ
れぞれに対応して設ける必要性のないことを発見した。
というのは、書込みをする場合、同じデータ信号をセル
アレイ7a、8bの双方に書込むので、１つのセルアレイ分
の書込回路の出力信号を２つのセルアレイ7a、7bの双方
に入力することとすれば、書込回路は１セルアレイ分で
済むからである。
本発明はかかる発見に基づいて為されたもので、複数
のセルアレイを有し、該セルアレイそれぞれに対して同
時に同一の情報を入力し各セルアレイから同時に出力す
ることによりセルアレイの互いに対応するセルどうしが
不良の補償をし合うようにした不揮発性半導体メモリに
おいて、メモ入の占有面積を狭くすることを目的とす
る。
のセルアレイを有し、該セルアレイそれぞれに対して同
時に同一の情報を入力し各セルアレイから同時に出力す
ることによりセルアレイの互いに対応するセルどうしが
不良の補償をし合うようにした不揮発性半導体メモリに
おいて、メモ入の占有面積を狭くすることを目的とす
る。
（E.問題点を解決するための手段） 本発明不揮発性半導体メモリは上記問題点を解決する
ため、第１のセルアレイに接続される第１のデータバス
と、第２のセルアレイに接続される第２のデータバス
と、該第１のデータバスと第２のデータバスとを共通接
続するために設けられたスイッチ手段と、前記第１のセ
ルアレイ及び前記第２のセルアレイに対して同時に同一
の情報を書き込むための共通書込回路と、前記第１のセ
ルアレイ及び前記第２のセルアレイに対してそれぞれ独
立に情報を読み出すための第１の読出回路及び第２の読
出回路と、データ書き込み時に上記スイッチ手段をオン
状態として前記第１のデータバスと第２のデータバスと
を共通データバスとして前記共通書込回路から前記第１
のセルアレイ及び第２のセルアレイに対して同時に同一
の情報を書き込み、データ読み出し時に上記スイッチ手
段をオフ状態として前記第１のデータバスと第２のデー
タバスとをそれぞれ独立データバスとして前記第１のセ
ルアレイ及び第２のセルアレイから前記第１の読出回路
及び第２の読出回路に独立にデータを読み出す制御手段
と、を具備したことを特徴とするものである。
ため、第１のセルアレイに接続される第１のデータバス
と、第２のセルアレイに接続される第２のデータバス
と、該第１のデータバスと第２のデータバスとを共通接
続するために設けられたスイッチ手段と、前記第１のセ
ルアレイ及び前記第２のセルアレイに対して同時に同一
の情報を書き込むための共通書込回路と、前記第１のセ
ルアレイ及び前記第２のセルアレイに対してそれぞれ独
立に情報を読み出すための第１の読出回路及び第２の読
出回路と、データ書き込み時に上記スイッチ手段をオン
状態として前記第１のデータバスと第２のデータバスと
を共通データバスとして前記共通書込回路から前記第１
のセルアレイ及び第２のセルアレイに対して同時に同一
の情報を書き込み、データ読み出し時に上記スイッチ手
段をオフ状態として前記第１のデータバスと第２のデー
タバスとをそれぞれ独立データバスとして前記第１のセ
ルアレイ及び第２のセルアレイから前記第１の読出回路
及び第２の読出回路に独立にデータを読み出す制御手段
と、を具備したことを特徴とするものである。
（F.作用） 本発明不揮発性半導体メモリによれば、書込時には各
セルアレイがデータバスを共有するので、１つのセルア
レイ分の書込回路の出力信号をセルアレイに対して同時
に伝送することにより各セルアレイに同時に書き込むこ
とができる。従って、各セルアレイそれぞれに対応して
書込回路を設けることが必要でなくなり、書込回路は１
つのセルアレイ分あれば済む。従って、その分メモリ占
有面積を狭くすることができる。
セルアレイがデータバスを共有するので、１つのセルア
レイ分の書込回路の出力信号をセルアレイに対して同時
に伝送することにより各セルアレイに同時に書き込むこ
とができる。従って、各セルアレイそれぞれに対応して
書込回路を設けることが必要でなくなり、書込回路は１
つのセルアレイ分あれば済む。従って、その分メモリ占
有面積を狭くすることができる。
そして、第１のデータバス及び第２のデータバスは書
き込み用にも読み出し用にも使用するので、書き込み用
と読み出し用と別個にデータバスを用意する必要はな
い。また、各読み出し時にはセルアレイ毎にデータバス
を分離させたり、書き込み時には全セルアレイに対して
そのデータバスを共通接続させたりすることはスイッチ
手段をオフ状態にしたりオン状態にすることにより容易
に実現することができる。従って、より半導体不揮発性
メモリの占有面積を狭く、或いは集積度を高くすること
ができる。
き込み用にも読み出し用にも使用するので、書き込み用
と読み出し用と別個にデータバスを用意する必要はな
い。また、各読み出し時にはセルアレイ毎にデータバス
を分離させたり、書き込み時には全セルアレイに対して
そのデータバスを共通接続させたりすることはスイッチ
手段をオフ状態にしたりオン状態にすることにより容易
に実現することができる。従って、より半導体不揮発性
メモリの占有面積を狭く、或いは集積度を高くすること
ができる。
（G.実施例）［第１図］ 以下、本発明不揮発性半導体メモリを図示実施例に従
って詳細に説明する。
って詳細に説明する。
第１図は本発明不揮発性半導体メモリをE2PROMに適用
した一つの実施例の要部を示すブロック図である。
した一つの実施例の要部を示すブロック図である。
本E2PROMは、第２図に示したE2PROMとはＹセレクタ9
a、9bとバッファ回路11との間に介在する部分において
相違するがそれ以外の点で共通しており、共通する部分
の図示、説明は既に為されている。従って、第１図にお
いては第２図に示したE2PROMと相違する部分のみを図示
し、その部分の説明を以下に行うこととする。
a、9bとバッファ回路11との間に介在する部分において
相違するがそれ以外の点で共通しており、共通する部分
の図示、説明は既に為されている。従って、第１図にお
いては第２図に示したE2PROMと相違する部分のみを図示
し、その部分の説明を以下に行うこととする。
17a1〜17a8はメモリセルアレイ7aに対応するセンスア
ンプ、17b1〜17b2はメモリセルアレイ7bに対応するセン
スアンプである。181〜188はメモリセルアレイ7a、7bに
共通に動作する書込回路であり、本メモリの１ワードの
ビット数と同じ個数である８個しかない。19は書込みモ
ード信号により制御されてバスラインのセルアレイ7a側
とセルアレイ7b側との間を接続したり、分離したりする
書込みスイッチで、回路構成は書込回路18と略同じであ
り、従って占有面積においても同じである。
ンプ、17b1〜17b2はメモリセルアレイ7bに対応するセン
スアンプである。181〜188はメモリセルアレイ7a、7bに
共通に動作する書込回路であり、本メモリの１ワードの
ビット数と同じ個数である８個しかない。19は書込みモ
ード信号により制御されてバスラインのセルアレイ7a側
とセルアレイ7b側との間を接続したり、分離したりする
書込みスイッチで、回路構成は書込回路18と略同じであ
り、従って占有面積においても同じである。
Q1〜Q8はバスラインのセルアレイ7a側の部分と、セル
アレイ7b側の部分との間に設けられたMOSトランジスタ
であり、上記書込みスイッチ19によって制御される。具
体的には、読出し時にはトランジスタQ1〜Q8はオフ状態
にされ、書込み時にはオン状態にされてゲート電極が高
電圧レベルにされる。
アレイ7b側の部分との間に設けられたMOSトランジスタ
であり、上記書込みスイッチ19によって制御される。具
体的には、読出し時にはトランジスタQ1〜Q8はオフ状態
にされ、書込み時にはオン状態にされてゲート電極が高
電圧レベルにされる。
このようなE2PROMによれば、読出し時の動作は第２図
に示したE2PROMの場合と全く同じで、セルアレイ7aに書
込まれたデータ信号はそれと対応するセンスアンプ17a1
〜17a8によって増幅され、バッファ回路11の各出力バッ
ファ部において論理和（あるいは論理積）が得られ、外
部に送出される。
に示したE2PROMの場合と全く同じで、セルアレイ7aに書
込まれたデータ信号はそれと対応するセンスアンプ17a1
〜17a8によって増幅され、バッファ回路11の各出力バッ
ファ部において論理和（あるいは論理積）が得られ、外
部に送出される。
しかし、書込み時の動作は第２図に示したE2PROMのそ
れとは異なる。即ち、本半導体メモリにおいてはセルア
レイ7a側とセルアレイ7b側とのバスラインはＹセレクタ
9a、9b側の出力側においてトランジスタQ1〜Q8によって
接続されており（第２図に示したE2PROMにおいては切離
されている）、そして、書込時には書込みスイッチ19に
よりそのトランジスタQ1〜Q8がオンするので、書込回路
181〜188の出力がＹセレクタ9a、9bを介してセルアレイ
7a、7bの双方に書込まれるのである。
れとは異なる。即ち、本半導体メモリにおいてはセルア
レイ7a側とセルアレイ7b側とのバスラインはＹセレクタ
9a、9b側の出力側においてトランジスタQ1〜Q8によって
接続されており（第２図に示したE2PROMにおいては切離
されている）、そして、書込時には書込みスイッチ19に
よりそのトランジスタQ1〜Q8がオンするので、書込回路
181〜188の出力がＹセレクタ9a、9bを介してセルアレイ
7a、7bの双方に書込まれるのである。
このように、本E2PROMによれば、書込回路181〜18が
互いに不良補償しあうセルアレイ7aと7bの両方に対して
動作するので書込回路の数が半減することになる。但
し、書込回路と同じ構成の書込みスイッチ19が一個必要
なので、結局、書込回路７個分メモリの面積を小さくす
ることができる。そのため約20％程もメモリのチップサ
イズを小さくすることができた。というのは、1K〜4Kビ
ット程度のE2PROMはメモリ全体に占める周辺回路の割合
が80％程度と非常に大きい。しかも、書込回路はすべて
高電圧レベル交換回路を備えており、相当に大きい。そ
れが略半減できたので20％もの占有面積の低減を図るこ
とができたのである。
互いに不良補償しあうセルアレイ7aと7bの両方に対して
動作するので書込回路の数が半減することになる。但
し、書込回路と同じ構成の書込みスイッチ19が一個必要
なので、結局、書込回路７個分メモリの面積を小さくす
ることができる。そのため約20％程もメモリのチップサ
イズを小さくすることができた。というのは、1K〜4Kビ
ット程度のE2PROMはメモリ全体に占める周辺回路の割合
が80％程度と非常に大きい。しかも、書込回路はすべて
高電圧レベル交換回路を備えており、相当に大きい。そ
れが略半減できたので20％もの占有面積の低減を図るこ
とができたのである。
尚、バスラインI/01〜I/08は第２図では示していない
が当然に存在していたものであり、トランジスタQ1〜Q8
によるスイッチングが行われないので第２図で図示しな
かったにすぎない。従って、E2PROMの図示バスラインが
チップ面積減少を抑制する要因になるわけではない。
が当然に存在していたものであり、トランジスタQ1〜Q8
によるスイッチングが行われないので第２図で図示しな
かったにすぎない。従って、E2PROMの図示バスラインが
チップ面積減少を抑制する要因になるわけではない。
尚、センスアンプ17はセルアレイ7a、7bに対応して16
個あるが、これは出荷するにあたっての試験でセルアレ
イ7aにおいてもセルアレイ7bにおいても不良がないこと
を確認できるようにするためである。即ち、E2PROMにお
いては使用しているうちに不良が発生する可能性がある
ので補償を為すようにしているが、出荷前の段階では不
良のあるものは例え現在補償されているとしても除去す
る必要がある。しかし、センスアンプをセルアレイ7a、
7bが共用するようにすると不良があっても補償された結
果しか現われないので不良のチェックを完全に行うこと
ができなくなるので好ましくない。従って、センスアン
プ17についてはセルアレイ7aに対応するものとセルアレ
イ7bに対応するものを別個に設けるのであり、そして、
該出時にはデータバスをセルアレイ7aに対応する部分と
セルアレイ7bに対応する部分との間で分離するのであ
る。
個あるが、これは出荷するにあたっての試験でセルアレ
イ7aにおいてもセルアレイ7bにおいても不良がないこと
を確認できるようにするためである。即ち、E2PROMにお
いては使用しているうちに不良が発生する可能性がある
ので補償を為すようにしているが、出荷前の段階では不
良のあるものは例え現在補償されているとしても除去す
る必要がある。しかし、センスアンプをセルアレイ7a、
7bが共用するようにすると不良があっても補償された結
果しか現われないので不良のチェックを完全に行うこと
ができなくなるので好ましくない。従って、センスアン
プ17についてはセルアレイ7aに対応するものとセルアレ
イ7bに対応するものを別個に設けるのであり、そして、
該出時にはデータバスをセルアレイ7aに対応する部分と
セルアレイ7bに対応する部分との間で分離するのであ
る。
（H.発明の効果） 以上に述べたように、本発明不揮発性半導体メモリ
は、第１のセルアレイに接続される第１のデータバス
と、第２のセルアレイに接続される第２のデータバス
と、該第１のデータバスと第２のデータバスとを共通接
続するために設けられたスイッチ手段と、前記第１のセ
ルアレイ及び前記第２のセルアレイに対して同時に同一
の情報を書き込むための共通書込回路と、前記第１のセ
ルアレイ及び前記第２のセルアレイに対してそれぞれ独
立に情報を読み出すための第１の読出回路及び第２の読
出回路と、データ書き込み時に上記スイッチ手段をオン
状態として前記第１のデータバスと第２のデータバスと
を共通データバスとして前記共通書込回路から前記第１
のセルアレイ及び第２のセルアレイに対して同時に同一
の情報を書き込み、データ読み出し時に上記スイッチ手
段をオフ状態として前記第１のデータバスと第２のデー
タバスとをそれぞれ独立データバスとして前記第１のセ
ルアレイ及び第２のセルアレイから前記第１の読出回路
及び第２の読出回路に独立にデータを読み出す制御手段
と、を具備したことを特徴とするものである。
は、第１のセルアレイに接続される第１のデータバス
と、第２のセルアレイに接続される第２のデータバス
と、該第１のデータバスと第２のデータバスとを共通接
続するために設けられたスイッチ手段と、前記第１のセ
ルアレイ及び前記第２のセルアレイに対して同時に同一
の情報を書き込むための共通書込回路と、前記第１のセ
ルアレイ及び前記第２のセルアレイに対してそれぞれ独
立に情報を読み出すための第１の読出回路及び第２の読
出回路と、データ書き込み時に上記スイッチ手段をオン
状態として前記第１のデータバスと第２のデータバスと
を共通データバスとして前記共通書込回路から前記第１
のセルアレイ及び第２のセルアレイに対して同時に同一
の情報を書き込み、データ読み出し時に上記スイッチ手
段をオフ状態として前記第１のデータバスと第２のデー
タバスとをそれぞれ独立データバスとして前記第１のセ
ルアレイ及び第２のセルアレイから前記第１の読出回路
及び第２の読出回路に独立にデータを読み出す制御手段
と、を具備したことを特徴とするものである。
従って、本発明不揮発性半導体メモリによれば、書込
時には各セルアレイがデータバスを共有するので、１セ
ルアレイ分の書込回路の出力信号を各セルアレイに対し
て同時に出力することができる。従って、各セルアレイ
それぞれに対応して書込回路を設けることが必要でなく
なり、書込回路１つのセルアレイ分あれば済む。従っ
て、その分メモリ占有面積を狭くすることができる。
時には各セルアレイがデータバスを共有するので、１セ
ルアレイ分の書込回路の出力信号を各セルアレイに対し
て同時に出力することができる。従って、各セルアレイ
それぞれに対応して書込回路を設けることが必要でなく
なり、書込回路１つのセルアレイ分あれば済む。従っ
て、その分メモリ占有面積を狭くすることができる。
そして、第１のデータバス及び第２のデータバスは書
き込み用にも読み出し用にも使用するので、書き込み用
と読み出し用と別個にデータバスを用意する必要はな
い。また、各読み出し時にはセルアレイ毎にデータバス
を分離させたり、書き込み時には全セルアレイに対して
そのデータバスを共通接続させたりすることはスイッチ
手段をオフ状態にしたりオン状態にすることにより容易
に実現することができる。従って、より半導体不揮発性
メモリの占有面積を狭く、或いは集積度を高くすること
ができる。
き込み用にも読み出し用にも使用するので、書き込み用
と読み出し用と別個にデータバスを用意する必要はな
い。また、各読み出し時にはセルアレイ毎にデータバス
を分離させたり、書き込み時には全セルアレイに対して
そのデータバスを共通接続させたりすることはスイッチ
手段をオフ状態にしたりオン状態にすることにより容易
に実現することができる。従って、より半導体不揮発性
メモリの占有面積を狭く、或いは集積度を高くすること
ができる。
第１図は本発明不揮発性半導体メモリの一つの実施例の
要部を示すブロック図、第２図は不揮発性半導体メモリ
の従来例を示すブロック図である。 符号の説明 7a、7b……セルアレイ、 I/0……データバス、 18……書込回路。
要部を示すブロック図、第２図は不揮発性半導体メモリ
の従来例を示すブロック図である。 符号の説明 7a、7b……セルアレイ、 I/0……データバス、 18……書込回路。
Claims (1)
- 【請求項１】電気的にプログラム可能な不揮発性メモリ
セルにより構成された第１のセルアレイ及び第２のセル
アレイを有し、該第１のセルアレイ及び第２のセルアレ
イに対して同時に同一の情報を入力しそれぞれから同時
に出力することにより該第１のセルアレイ及び第２のセ
ルアレイの互いに対応するセルどうしが故障の補償をし
合うようにした不揮発性半導体メモリであって、 前記第１のセルアレイに接続される第１のデータバス
と、 前記第２のセルアレイに接続される第２のデータバス
と、 前記第１のデータバスと第２のデータバスとを共通接続
するために設けられたスイッチ手段と、 前記第１のセルアレイ及び前記第２のセルアレイに対し
て同時に同一の情報を書き込むための共通書込回路と、 前記第１のセルアレイ及び前記第２のセルアレイに対し
てそれぞれ独立に情報を読み出すための第１の読出回路
及び第２の読出回路と、 データ書き込み時に上記スイッチ手段をオン状態として
前記第１のデータバスと第２のデータバスとを共通デー
タバスとして前記共通書込回路から前記第１のセルアレ
イ及び第２のセルアレイに対して同時に同一の情報を書
き込み、データ読み出し時に上記スイッチ手段をオフ状
態として前記第１のデータバスと第２のデータバスとを
それぞれ独立データバスとして前記第１のセルアレイ及
び第２のセルアレイから前記第１の読出回路及び第２の
読出回路に独立にデータを読み出す制御手段と、 を具備したことを特徴とする不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10538089A JP2832995B2 (ja) | 1989-04-25 | 1989-04-25 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10538089A JP2832995B2 (ja) | 1989-04-25 | 1989-04-25 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02282992A JPH02282992A (ja) | 1990-11-20 |
| JP2832995B2 true JP2832995B2 (ja) | 1998-12-09 |
Family
ID=14406075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10538089A Expired - Fee Related JP2832995B2 (ja) | 1989-04-25 | 1989-04-25 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2832995B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009087453A (ja) * | 2007-09-28 | 2009-04-23 | Sanyo Electric Co Ltd | 情報記憶回路 |
-
1989
- 1989-04-25 JP JP10538089A patent/JP2832995B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02282992A (ja) | 1990-11-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |