JP2812169B2

JP2812169B2 - Ａ／ｄ変換装置

Info

Publication number: JP2812169B2
Application number: JP5336640A
Authority: JP
Inventors: 道夫四柳
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-12-28
Filing date: 1993-12-28
Publication date: 1998-10-22
Anticipated expiration: 2013-10-22
Also published as: JPH07202700A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアナログ入力信号をディ
ジタル出力信号に変換するＡ／Ｄ変換装置に関する。

【０００２】

【従来の技術】従来よく知られているＡ／Ｄ変換装置と
して、図３に示すような直列型Ａ／Ｄ変換装置が知られ
ている。この従来のＡ／Ｄ変換装置は、入力信号をサン
プル・ホールドするサンプル・ホールド回路３１と、サ
ンプル・ホールド回路３１の出力をＡＤ変換して上位ビ
ットを求める並列型Ａ／Ｄ変換器３２と、この並列型Ａ
／Ｄ変換器の変換結果を再びアナログ信号に変換するＤ
／Ａ変換器３３と、入力信号とＤ／Ａ変換器３３の出力
との差をとるアナログ減算回路３４と、アナログ減算回
路３４の出力をサンプル・ホールドするサンプル・ホー
ルド回路３５と、サンプル・ホールド回路３５の出力を
Ａ／Ｄ変換して下位ビットを求める並列型Ａ／Ｄ変換器
３７と、Ａ／Ｄ変換器３２の出力とＡ／Ｄ変換器３７の
出力とからアナログ入力信号に対応するディジタル出力
を決定する加算器３６とから構成される。このような直
並列型Ａ／Ｄ変換装置は高速性に優れており、完全並列
型Ａ／Ｄ変換装置と比べると、素子数、チップ面積、消
費電流などを著しく減少させることができる。

【０００３】一方、低電力化に適した方式として図４に
示したような、１ビットＡ／Ｄ変換セル（４１−１〜４
１−Ｎ，ただしＮは自然数）を縦続接続したアルゴリズ
ミックＡ／Ｄ変換装置が知られている（ＩＥＥＥＪｏ
ｕｒｎａｌｏｆＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃ
ｕｉｔｓ，ｖｏｌ．２５，ｎｏ．４，ｐｐ．９９７−１
００４，’９０）。

【０００４】このＡ／Ｄ変換装置は、１ビットＡ／Ｄ変
換セル４１を有し上位ビットから１ビットずつ出力する
方式である。１ビットＡ／Ｄ変換セル４１は、入力電流
を２倍して基準電流と比較し、２倍した入力電流が基準
電流より大きければディジタル出力として“１”を出力
し、同時に２倍した入力電流から基準電流を減算して次
段へ出力する。逆に２倍した入力電流が基準電流より小
さければディジタル出力として“０”を出力し、次段へ
は２倍した入力電流を出力する。この１ビットＡ／Ｄ変
換セル（４１−１〜４１−Ｎ）をｎ段縦続接続すること
でｎビット分解能のＡ／Ｄ変換装置を構成している。こ
のＡ／Ｄ変換装置は、素子数が少なく消費電流が小さく
できる。

【０００５】

【発明が解決しようとする課題】しかしながら、上述の
直並列型Ａ／Ｄ変換装置は、内部で用いている並列型Ａ
／Ｄ変換器の素子数、面積、消費電流が依然として大き
いため、Ａ／Ｄ変換器全体をさらに低電力化・小形化す
るさいに内部の並列型Ａ／Ｄ変換器がネックとなってい
た。

【０００６】また、上記アルゴリズミックＡ／Ｄ変換装
置は、分解能を高くすると、縦続接続の段数が増えるた
めに変換速度が遅くなること、さらに、１ビットＡ／Ｄ
変換セルに要求される精度が厳しくなるので１ビットＡ
／Ｄ変換セルの動作速度そのものが遅くなり、結果とし
てこのＡ／Ｄ変換装置の変換速度が遅くなることが問題
になる。このうち縦続接続の段数が増えるために変換速
度が遅くなる問題は１ビットＡ／Ｄ変換セルをパイプラ
イン化することで解決できるが、要求精度が厳しく１ビ
ットＡ／Ｄ変換セルそのものの動作速度が遅い問題は従
来技術では、解決できなかった。

【０００７】すなわち、これら従来のＡ／Ｄ変換装置は
前述したように、高速化と低電力化・小型化を両立させ
ることが困難で、高速化しようとすると、低電力化・小
型化が難しく、逆に低電力化・小型化しようとすると高
速化が困難であった。

【０００８】本発明の目的は、かかる課題を解決し、高
速化と低電力化・小型化を同時に実現できるＡ／Ｄ変換
装置を提供することである。

【０００９】

【課題を解決するための手段】本発明のＡ／Ｄ変換装置
は、アナログ入力信号をＡ／Ｄ変換してＮビット（Ｎは
自然数）のディジタル出力信号を出力するＡ／Ｄ変換装
置であって、前記アナログ入力信号をＡ／Ｄ変換して前
記ディジタル出力信号の上位ビットを出力する並列型Ａ
／Ｄ変換器と、前記ディジタル出力信号の上位ビットを
Ｄ／Ａ変換するＤ／Ａ変換器と、前記アナログ入力信号
と前記Ｄ／Ａ変換器の出力との減算を行うアナログ減算
器の出力をＡ／Ｄ変換して前記ディジタル出力信号の下
位ビットを出力する１ビットセル・パイプライン型Ａ／
Ｄ変換器と、前記ディジタル出力信号の上位ビットと前
記ディジタル信号の下位ビットとから前記アナログ入力
信号に対応する前記ディジタル出力信号のコードを決定
する加算器とを備えるＡ／Ｄ変換装置において、前記１
ビットセル・パイプライン型Ａ／Ｄ変換器は第１の入力
端子が電流入力端に接続され第１および第２の電流出力
端をもつ第１の電流ミラー回路と、第２の入力端子が電
流入力端に接続され、電流出力端が前記第１の電流ミラ
ー回路の第１の電流出力端に接続され、前記第１の電流
ミラー回路を構成するトランジスタと異なる導電性のト
ランジスタで構成された第２の電流ミラー回路と、前記
第１の電流ミラー回路と前記第２の電流ミラー回路の電
流出力端に電流入力端が接続された第３の電流ミラー回
路と、前記第３の電流ミラー回路の電流出力端に電流が
流れているか否かを検出する検出回路と、電流入力回路
を前記第１の電流ミラー回路の第２の電流出力端に接続
された電流入力回路とするか前記第３の電流ミラー回路
の電流入力回路とするかを切換える手段を備えた第４の
電流ミラー回路とから構成され、前記第４の電流ミラー
回路は、前記検出回路で電流が検出されれば電流入力回
路を前記第３の電流ミラーの電流入力回路とすると同時
に出力ビットとして“１”を出力し、電流が検出されな
ければ前記第１の電流ミラー回路の第２の電流出力端に
接続された電流入力回路とすると同時に出力ビットとし
て“０”を出力し、前記第４の電流ミラー回路の電流出
力端を電流出力端子とするビットセルを前記Ｎ２個配列
して構成される。

【００１０】

【００１１】

【００１２】

【００１３】また、本発明のＡ／Ｄ変換装置の前記ビッ
トセルの前記電流出力端子を次段のビットセルの第１の
電流入力端に接続して直列に前記Ｎ２個接続し、初段の
ビットセルの第１の電流入力端子を電流入力端子とし、
初段の第２の入力端子にＩｒ１の電流を入力し、２段目
以降の第２の入力端子には順次Ｉｒ１の１／２ずつにな
る電流を入力し、前記ビットセルの電流ミラー回路は第
３の電流ミラー回路以外はすべて電流ゲインを１とし、
初段の出力ビットを最上位ビットとし、２段目以降の出
力ビットを順次上位からのビットとする構成とすること
もできる。

【００１４】

【実施例】次に、本発明の第１の実施例のＡ／Ｄ変換装
置について図面を参照して説明する。

【００１５】本発明の第１の実施例のＡ／Ｄ変換装置の
構成を示すブロック図である図１を参照すると、この実
施例のＡ／Ｄ変換装置は、アナログ入力信号１３をサン
プル・ホールドするサンプル・ホールド回路１と、この
サンプル・ホールド回路１で保持された入力信号９を５
ビットのディジタル出力信号８にＡ／Ｄ変換する５ビッ
ト分解能を有する並列型Ａ／Ｄ変換器２と、この５ビッ
トのディジタル出力信号８をＤ／Ａ変換してアナログ信
号１０を出力するＤ／Ａ変換器３と、上述の入力信号９
とこのアナログ信号１０との減算を行いアナログ出力信
号１１を出力するアナログ減算器４と、アナログ出力信
号１１を４ビットのディジタル出力信号（１２−１〜１
２−４）に変換する４ビット分解能を有する１ビットセ
ル・パイプライン型Ａ／Ｄ変換器５と、５ビットのディ
ジタル出力信号８と４ビットのディジタル出力信号（１
２−１〜１２−４）とからアナログ入力信号１３に対応
するディジタルコード１４を出力する加算器６とを有す
る構成である。

【００１６】さらに、５ビット分解能を有するＡ／Ｄ変
換器２およびＤ／Ａ変換器３およびアナログ減算器４の
それぞれを一体化した回路構成を示す図７を参照する
と、このＡ／Ｄ変換器２は基準電圧ＶＲＴと基準電圧Ｖ
ＲＢとを分圧する抵抗Ｒと、基準電圧ＶＲＴと基準電圧
ＶＲＢとを分圧する節点電位とアナログ入力信号ＶＩＮ
とを比較する３２個のコンパレータ（ＣＯＭＰ０〜ＣＭ
ＯＭＰ３１）とコンパレータ（ＣＯＭＰ０〜ＣＯＭＰ３
１）の出力をエンコードして５ビットのディジタル信号
８を得るエンコーダ７１とを有する構成である。

【００１７】さらに、Ｄ／Ａ変換器３と減算器４は一体
化された構成７２となりスイッチ（Φ１、Φ２および反
転Φ２）と３２個のキャパシタアレイ（Ｃ０〜Ｃ３１）
とアナログ演算器７３とでアナログ出力信号１１を出力
する構成である。

【００１８】アナログ入力信号ＶＩＮを並列型Ａ／Ｄ変
換器２に供給してＡ／Ｄ変換するとき、キャパシタアレ
イ（Ｃ０〜Ｃ３１）も同時に入力信号をサンプルする
（スイッチΦ１：ハイレベル、スイッチΦ２：ロウレベ
ル）。スイッチΦ２がＨになると、各キャパシタは並列
型Ａ／Ｄ変換器２の各コンパレータ（ＣＯＭＰ０〜ＣＯ
ＭＰ３１）の出力結果Ｑｉ（Ｖｉｎ≧ＶｒＩであればＱ
ｉ＝Ｈ、Ｖｉｎ＜ＶｒｉであればＱｉ＝Ｌ）に応じて基
準電位ＶＲＴあるいは基準電位ＶＲＢに接続され、電荷
を再配分することで、Ｄ／Ａ変換および減算を同時に実
行する。減算結果はアナログ出力信号Ｖｏｕｔとして演
算増幅器７３から出力される。

【００１９】さらに、サンプル・ホールド回路１は図６
（ａ）または図６（ｂ）に示す回路で構成される。この
サンプル・ホールド回路の構成は通常よく知られた公知
の構成例であるのでその詳細な説明は省略する。

【００２０】次に、本発明の第１の実施例のＡ／Ｄ変換
装置の１ビットセル・パイプライン型Ａ／Ｄ変換器５
は、サンプル・ホールド機能を有した１ビットＡ／Ｄ変
換セルの直列接続で構成される。サンプル・ホールド機
能を有した１ビットＡ／Ｄ変換セルの構成例としては、
図２に示すスイッチ２０を含んだカレントミラー回路２
１で構成されるサンプル・ホールド回路と図３に示す従
来例で示した１ビットＡ／Ｄ変換セルの直列接続で構成
できる。

【００２１】次に、本発明の第１の実施例のＡ／Ｄ変換
装置の動作について説明する。

【００２２】この実施例の動作を示すタイミングチャー
トである図５を参照すると、Ａ／Ｄ変換装置の上位５ビ
ット（ＡＤ１）と下位４ビット（ＡＤ２）のＡ／Ｄ変換
器の場合である。

【００２３】また、ここに示したタイミングチャートは
一例であり、段間にサンプル・ホールド回路が挿入され
たりすると異なってくる。

【００２４】サンプル・ホールド回路ＳＨは期間Ｔ１０
にアナログ入力信号Ｖｉｎ（ｔ１）をサンプルし、期間
Ｔ１１の間ホールドする。

【００２５】期間Ｔ１１では、上位側並列型Ａ／Ｄ変換
器２がＶｉｎ（ｔ１）をＡ／Ｄ変換し、上位Ｎ１ビット
を求める。同時に減算器４はサンプルホールド回路ＳＨ
の出力信号９をサンプルする。

【００２６】期間Ｔ２０では、サンプルホールドＳＨは
次のアナログ入力信号Ｖｉｎ（ｔ２）をサンプルし、期
間Ｔ２１の間ホールドする。以下、このデータはＶｉｎ
（ｔ１）の処理と並行してパイプライン処理される。

【００２７】期間Ｔ２０では、上位側並列型Ａ／Ｄ変換
器２でのＡ／Ｄ変換結果がＤ／Ａ変換器３で再びアナロ
グ信号１０に戻される。減算器４は期間Ｔ１１でサンプ
ルした入力信号からＤ／Ａ変換器３の出力１０を減算
し、減算結果１１を出力する。減算器４の出力１１はア
ルゴリズミックＡ／Ｄ変換器５の１番目の１ビットＡ／
Ｄセル（ＡＤ２−１）でサンプルされる。

【００２８】期間Ｔ２１では、ビットセル（ＡＤ２−
１）でＡ／Ｄ変換が行われ、さらに下位ビットを求める
ために後段のビットセル（ＡＤ２−２）へアナログ信号
が伝達され、ビットセル（ＡＤ２−２）でサンプルされ
る。

【００２９】期間Ｔ３０では、ビットセル（ＡＤ２−
２）でＡ／Ｄ変換が行われ、さらにビットセル（ＡＤ２
−３）へアナログ信号を伝達する。

【００３０】以下、同様にビットセル（ＡＤ２−３およ
びＡＤ２−４）でＡ／Ｄ変換が行われ、下位ビットが１
ビットずつ求められる。

【００３１】加算器６では、レジスタをもち、期間Ｔ１
１で出力される上位側のＡ／Ｄ変換器２の出力と期間Ｔ
２１で出力されるビットセル（ＡＤ２−１）の出力（１
２−１）を加算して上位Ｎ１ビットのエラー補正を行
う。以後、期間Ｔ３０出力されるビットセル（ＡＤ２−
２）の出力（１２−２）、期間Ｔ３１で出力されるビッ
トセル（ＡＤ２−３）の出力１２−３、期間Ｔ４０で出
力されるビットセル（ＡＤ２−４）の出力（１２−４）
のそれぞれを下位ビットとし、全データが揃った後に、
期間Ｔ４１でディジタルコード１４が出力される。

【００３２】次に、本発明のＡ／Ｄ変換装置の上位側の
Ａ／Ｄ変換器の分解能と下位側のＡ／Ｄ変換器の分解能
に関して、その構成の最適点について説明する。

【００３３】直並列型Ａ／Ｄ変換器全体の分解能をＮビ
ット、上位Ａ／Ｄ変換器（ＡＤ１）の分解能をＮ１ビッ
ト、下位Ａ／Ｄ変換器（ＡＤ２）の分解能をＮ２ビット
とする。ＡＤ１の変換誤差を下位の変換時に補正するデ
ィジタルエラー補正手段を備えた直並列型Ａ／Ｄ変換器
では、ディジタルエラー補正が１ビットの場合（ＡＤ１
の最下位ビットとＡＤ２の最上位ビットがオーバーラッ
プする）、Ｎ＝Ｎ１＋Ｎ２−１…………………………………………………………（１）である。このとき、ＡＤ１、ＡＤ２に要求される精度は
それぞれの分解能分の精度である。すなわちＡＤ１には
Ｎ１ビット精度、ＡＤ２にはＮ２ビット精度が必要であ
る。ここで、ｍビット精度というのは、誤差がｍビット
の０．５ＬＳＢ以下ということである。１ＬＳＢは１／
２^m・ＦＳであるから（ＦＳはＡＤ変換器のフルスケー
ル）、ｍビット精度とは、誤差が（１／２）^(m+1)・Ｆ
Ｓ以下ということである。

【００３４】従来の直並列型Ａ／Ｄ変換器であ、ＡＤ
１、ＡＤ２がともに並列型Ａ／Ｄ変換器であったのに対
し、本発明ではＡＤ１をＮ１ビットの並列型Ａ／Ｄ変換
器、ＡＤ２をＮ２ビットのアルゴリズミックＡ／Ｄ変換
器としている。その結果、変換速度と面積・消費電力の
トレードオフで最適な構成をとることができるようにし
たものである。

【００３５】並列型Ａ／Ｄ変換器に用いるコンパレータ
１個の消費電力をＰｃ、アルゴリズミックＡ／Ｄ変換器
に用いる１ビットＡ／Ｄセル１個の消費電力をＰａとす
る。消費電力ＰｃおよびＰａのそれぞれは厳密には分解
能と動作速度によって異なるが、本発明で考えているよ
うな並列型Ａ／Ｄ変換器とアルゴリズミックＡ／Ｄ変換
器から構成されるＡ／Ｄ変換器に適用する場合には、１
００ＭＨｚ以上の変換速度を有する超高速Ａ／Ｄ変換器
や１６ビット以上の分解能を有する高分解能Ａ／Ｄ変換
器は対象外であるので、近似的に一定と考えてかまわな
い。その結果、本発明のＡ／Ｄ変換器全体の消費電力Ｐ
ｔは、ディジタル加算器などディジタル部を除けばＰｔ＝２^N1・Ｐｃ＋Ｎ２・Ｐａ……………………………………………（２）＝２^N1・Ｐｃ＋（Ｎ−Ｎ１＋１）・Ｐａ……………………………（３）となる。

【００３６】動作速度は、アルゴリズミックＡ／Ｄ変換
器をパイプライン動作させた場合、１ビットＡ／Ｄセル
の動作速度で制限される。１ビットＡ／Ｄセル内部で用
いるトランジスタサイズに依存し、トランジスタサイズ
が小さいほど高速動作が可能である。しかしながら、ト
ランジスタサイズが小さいと、トランジスタの相対的な
精度が劣化するので、速度と精度はトレードオフの関係
にある。したがって、アルゴリズミックＡ／Ｄ変換器の
分解能Ｎ２が小さくなるほど高速になる。

【００３７】ここで、具体的にトランジスタサイズと精
度および速度の関係を以下にように仮定して、Ａ／Ｄ変
換器の構成と（速度／消費電力）の関係から最適な構成
を求めてみる。

【００３８】まず、トランジスタサイズ（トランジスタ
のチャンネル長）と精度は比例すると仮定する（トラン
ジスタサイズを２倍にすると精度が２倍すなわち１ビッ
ト分良くなる）。これは、トランジスタの相対精度がト
ランジスタの寸法精度によってほぼ決まるので、加工精
度が一定であれば成り立つ仮定である。

【００３９】次に、１ビットＡ／Ｄセルの動作速度は、
１ビットＡ／Ｄセルで用いるトランジスタのチャンネル
長の１．５乗に反比例すると仮定する。これは以下の理
由である。

【００４０】アルゴリズミックＡ／Ｄ変換器の分解能が
変わった場合、必要な精度を得るためにはトランジスタ
のチャネル長Ｌを変えなくてはならないが、そのときＷ
／Ｌ（Ｗはチャネル幅）を一定するものとする。そうす
るとゲート容量はチャネル幅Ｗとチャネル長Ｌの積に比
例するので、チャネル長Ｌの２乗に比例する。動作速度
は容量の充放電で決まるものとし、流れる電流が一定で
あれば、速度は容量値に反比例する。容量がゲート容量
だけであれば、動作速度はチャネル長Ｌの２乗に反比例
する。しかし、実際には配線容量、ソースやドレインの
寄生容量などチャネル長Ｌの２乗に比例しない成分があ
る。その分を考慮し、動作速度はチャネル長Ｌの１．５
乗に反比例すると仮定した。

【００４１】精度はチャネル長Ｌに比例し、速度はチャ
ネル長Ｌの１．５乗に反比例すると仮定したので、速度
は精度の１．５乗に反比例することになる。ただし、ト
ランジスタの最小チャネル長で実現できる精度より低い
精度の場合には、精度を低くしても速度の改善はないこ
とになる。

【００４２】以上の仮定のもとで８ビットＡ／Ｄ変換器
の上位Ａ／Ｄ変換器（ＡＤ１）と下位Ａ／Ｄ変換器（Ａ
Ｄ２）の分解能の違いによる全体の性能を考える。

【００４３】まず、消費電力は（３）式で与えられる。
このときＰａ＝Ｐｃとし、消費電力Ｐｃで規格化して考
える。消費電力は並列型Ａ／Ｄ変換器の消費電力が支配
的であるので、Ｐａ＝０．５ＰｃあるいはＰａ＝２・Ｐ
ｃであったとしても以下の議論に大差はない。次に、動
作速度はＡＤ１が２ビット、ＡＤ２が７ビットの場合の
動作速度を１とし、ＡＤ２の精度（分解能Ｎ２）の１．
５乗に反比例するとする。ただし、通常アナログＬＳＩ
で用いられる標準的なプロセスとして１μｍＣＭＯＳプ
ロセスを考えると、チャネル長が１μｍのトランジスタ
で４ビット精度は実現できると思われるので、ＡＤ２が
４ビット以下の場合は動作速度は４ビットの場合と等し
い。Ａ／Ｄ変換器の性能評価数Ｆとして、動作速度／消
費電力を考え、各構成について計算した結果が下記の表
１である。

【００４４】

【表１】

【００４５】この表から、ＡＤ１を５ビット、ＡＤ２を
４ビットとした構成が動作速度／消費電力の面で最適な
構成といえる。ただし、速度はそこそこで消費電力を最
重要視すれば、他の構成も考えられる。また、表１は、
上述した仮定をもとに議論した結果であるので、前提と
なっている仮定が変われば、最適な構成は異なってく
る。ちなみに、従来の２ステップ直並列型Ａ／Ｄ変換器
において、動作速度を表１における最大値の２２．６と
おき、各構成について計算すると、表２にようになる。

【００４６】

【表２】

【００４７】表２の結果は、上述した仮定のもとで、従
来の２ステップ直並列型Ａ／Ｄ変換器より本発明のＡＤ
変換器のほうが動作速度・消費電力の面で優れていると
いえる。

【００４８】次に本発明の第２の実施例のＡ／Ｄ変換装
置について説明する。

【００４９】この実施例は第１の実施例のＡ／Ｄ変換装
置のＤ／Ａ変換器３およびアナログ減算器４の代わり
に、図８に示す電圧−電流変換回路８１を用いて構成す
る以外は第１の実施例のＡ／Ｄ変換装置と同じ構成であ
る。

【００５０】すなわち、図７に示すようなＤ／Ａ変換器
２および減算回路７２を用いると、この演算回路の出力
信号は電圧である。一方、図２のような１ビットＡＤセ
ルを用いたアルゴリズミックＡ／Ｄ変換器の入力信号は
電流である。したがって、減算回路とアルゴリズミック
Ａ／Ｄ変換器の間に電圧−電流変換回路が必要である。
その一例を図８に示した。

【００５１】Ｄ／Ａ変換および減算回路として電流減算
を行うような回路構成で電流出力とすれば電圧−電流変
換回路は不要である。

【００５２】この実施例の動作は第１の実施例の動作と
同じであるのでその詳細な説明は省略する。

【００５３】次に、本発明の第３の実施例のＡ／Ｄ変換
装置について説明する。

【００５４】この実施例のＡ／Ｄ変換装置の１ビットセ
ル・パイプライン型Ａ／Ｄ変換器の構成を示す図９を参
照すると、この１ビットセル・パイプライン型Ａ／Ｄ変
換器は、第１の入力端子９１に入力された電流（電流は
矢印の向き）Ｉｉｎは、第１の電流ミラー回路９３で電
流利得Ａ₁，Ａ₁′倍されてそれぞれ出力端９５および
１００に出力される。

【００５５】一方、第２の入力端子９２に入力された電
流Ｉｒ１は第２の電流ミラー回路９４でＡ２倍されて出
力端９５に出力される。

【００５６】このときＡ₁Ｉ_in〉Ａ₂Ｉ_r1であると、
（Ａ₁Ｉ_in−Ａ₂Ｉ_r1）の電流が第３の電流ミラー回路
９６に入力される。したがって電流ミラー回路９６の出
力端には電流が流れる。

【００５７】ところがＡ₁Ｉ_in〈Ａ₂Ｉ_r1であると電流
ミラー回路９４の出力にＡ₂Ｉ_r1の電流を流すことがで
きず出力端９５の電位が低下し、電流ミラー回路９６に
は電流が入力されない。またＡ₁Ｉ_in＝Ａ₂Ｉ_r1のとき
も電流ミラー回路９３の出力側に流れる電流ミラー回路
９４に流れるので電流ミラー回路９６には電流が流れな
い。

【００５８】電流検出回路９７は電流ミラー回路９６に
電流が流れているか否かを検出する回路である。具体的
な例としては、図９に示したような抵抗とインバータか
ら構成される。電流ミラー回路９６に電流が流れると電
流ミラー回路９６の出力端と定電圧源の間に接続された
抵抗Ｒ９を電流が流れるのでインバータの入力電位が下
がる。それによってインバータの出力ｂは高レベルすな
わち“１”となる。ところが電流ミラー回路９６に電流
が流れないと抵抗Ｒ９にも電流が流れないのでインバー
タの入力電位は高レベルのままでインバータの出力ｂは
低レベルすなわち“０”となる。

【００５９】このようにして電流検出回路９７の出力ｂ
を、電流ミラー回路９６に電流が流れていれば“１”、
流れていなければ“０”とすることができる。また、電
流検出回路９７において、抵抗Ｒ９の代わりにトランジ
スタを用いても同様な機能を実現できるし、またスイッ
チを挿入してダイナミックな回路とすることも容易であ
る。この出力ｂはそのまま１ビットセルの出力ビットと
なる。

【００６０】電流検出回路９７の出力ｂに応じて電流ミ
ラー回路９８の中のスイッチＳ１で入力電流回路が切換
わる。出力ｂが“０”のときは電流ミラー回路９３の第
２の出力端１００に接続された入力電流回路に接続さ
れ、出力ｂが“１”のときは電流ミラー回路９６の電流
入力回路に切換わる。したがって、出力ｂが“０”のと
きは電流ミラー回路９８の出力電流は電流ゲインをＡ４
とするとＡ₄（Ａ₁′Ｉⁱⁿ）で、出力ｂが“１”のとき
はＡ⁴（Ａ₁Ｉ_in−Ａ₂Ｉ_r1）の電流となる。

【００６１】次に、本発明の第４の実施例のＡ／Ｄ変換
装置について説明する。

【００６２】図１０を参照すると、この実施例のＡ／Ｄ
変換装置は、１ビットセルの直列接続構成であり、この
とき電流ミラー回路の電流ゲインはＡ₁＝Ａ₁′＝Ａ₂
＝Ａ₄＝Ａ₁である。したがってこの構成では、１ビッ
トセルの第１の入力端子に入力される電流をＩ１、第２
の入力端子９２に入力される電流をＩ２とするとＩ₁〉
Ｉ₂であればｂ＝１、出力電流はＩ₁−Ｉ₂、Ｉ₁≦Ｉ
₂であればｂ＝０、出力電流はＩ₁である。ｎ段目の電
流Ｉ₂を電流Ｉ_rnとすると２段目以降は順次電流Ｉ_r1の
１／２ずつになっていくのでＩ_r2＝（１／２）Ｉ_r1、Ｉ_r3＝（１／２）Ｉ_r2＝（１／２²）Ｉ_r1，……，Ｉ_rn ＝（１／２）Ｉ_r(n-1)＝（１／２^n-1＝（１／２^n-1）Ｉ_r1…………（４）である。したがって初段目の第１の入力端子に入力され
る電流をＩｉｎとするとｎ段目の入力電流Ｉｎは、Ｉ_n＝Ｉ_in−ｂ₁Ｉ_r1−ｂ₂Ｉ_r2−…−ｂ_n−１Ｉ_rn-1 ＝Ｉ_in−ｂ₁Ｉ_r1−（１／２）ｂ₂Ｉ_r1−（１／２²）ｂ₃Ｉ_r1−…−（１／２^n-2）ｂ_n-1Ｉ_r1………………………………………………………（５）となる。ただしｂ_iはｉ段目の１ビットセルの出力ビッ
トである。

【００６３】式（４）であらわされる電流Ｉ_nと（１／
２^n-1）Ｉ_r1の大小関係によってｂｎが決まる。この結
果は、よく知られているように、２Ｉ_r1をフルスケール
とし、出力ビットｂ₁を最上位ビットとし出力ビットｂ
₂以下を順次上位からのビットとするＡ／Ｄ変換器をあ
らわす。

【００６４】したがって、第２で接続する１ビットセル
の数をｎとする分解能がｎビットのＡ／Ｄ変換器ができ
る。

【００６５】このＡ／Ｄ変換器において、各１ビットセ
ルの構成で正側電源電圧と負側電源電圧との間の電流経
路中の縦積みトランジスタはＮＭＯＳＦＥＴとＰＭＯＳ
ＦＥＴそれぞれ１個ずつであり、また、電流経路の中に
スイッチを含まないのでオン抵抗によって制限されな
い。

【００６６】したがって本実施例では従来より低電圧化
に適したＡ／Ｄ変換器を提供することができる。

【００６７】また、図１に示す実施例ではサンプル・ホ
ールド回路１を用いているが、サンプル・ホールド回路
はＡ／Ｄ変換器の外付けでも構わないし、必ずしも用い
なくてもよい。

【００６８】本発明の構成を従来の図３の構成と比較す
ると、下位ビットを求めるＡ／Ｄ変換器に従来の並列型
Ａ／Ｄ変換器に置換えて１ビットセル・パイプライン型
Ａ／Ｄ変換器を用いることで、後段部分の面積・消費電
力を低減することができる。また、下位ビットを求める
部分なので、１ビットセル・パイプライン型Ａ／Ｄ変換
器に要求される精度は下位ビットの分解能分の精度でよ
く、従来のようにＡ／Ｄ変換器全体の精度が要求されな
い。

【００６９】そのため、図２に示した１ビットセル・パ
イプライン型ＡＤ変換器の動作速度は、図４に示したＡ
／Ｄ変換器を高速化するために各１ビットＡＤ変換セル
をパイプライン化した場合に比べて、精度が要求されな
い分、変換速度を速くする事が出来、それにともなって
ＡＤ変換器全体の変換速度を速くすることが出来る。

【００７０】したがって、本発明では従来の並列型ＡＤ
変換器に比べて低消費電力かつ小型なＡ／Ｄ変換器を、
また、従来の１ビットセル・パイプライン型Ａ／Ｄ変換
器に比べて高速なＡ／Ｄ変換器を提供することができ
る。

【００７１】

【発明の効果】以上述べたように本発明では、従来の並
列型Ａ／Ｄ変換装置に比べて低消費電力でかつ小型なＡ
／Ｄ変換装置を、また、従来の１ビットセル・パイプラ
イン型Ａ／Ｄ変換装置に比べて高速なＡ／Ｄ変換装置を
提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のＡ／Ｄ変換装置の構成
を示す図である。

【図２】図１に示すＡ／Ｄ変換装置の１ビットセル・パ
イプライン型Ａ／Ｄ変換器の構成を示す図である。

【図３】従来のＡ／Ｄ変換装置の構成を示す図である。

【図４】従来のＡ／Ｄ変換装置の１ビットセル・パイプ
ライン型Ａ／Ｄ変換器の構成を示す図で、（ａ）は１ビ
ット分の構成を示す図であり、（ｂ）は部分図（ａ）を
４ビット直列接続した図である。

【図５】図１に示すＡ／Ｄ変換装置の動作を説明するタ
イムチャートである。

【図６】図１に示すＡ／Ｄ変換装置のサンプル・ホール
ド回路の構成例を示す図であり、（ａ）はその一構成例
を示す図で、（ｂ）は他の構成例を示す図である。

【図７】図１に示すＡ／Ｄ変換装置の上位側Ａ／Ｄ変換
装置およびＤ／Ａ変換器と減算器の一体化の構成を示す
図である。

【図８】本発明の第２の実施例のＡ／Ｄ変換装置の電圧
−電源変換回路の構成を示す図である。

【図９】本発明の第３の実施例のＡ／Ｄ変換装置の構成
を示す図である。

【図１０】本発明の第４の実施例のＡ／Ｄ変換装置の構
成を示す図である。

【符号の説明】

１，３１，３５サンプルホールド回路２，３２，ＡＤ１上位側Ａ／Ｄ変換器３，３３，ＤＡＣＤ／Ａ変換器４，３４減算器５，３７，ＡＤ２−１〜ＡＤ２−４下位側Ａ／Ｄ変
換器６，３６加算器７，７２一体化Ｄ／Ａ変換器８，３８上位側Ａ／Ｄ変換器出力９サンプルホールド回路出力１０Ｄ／Ａ変換器１１減算器出力１２−１〜１２−４下位側Ａ／Ｄ変換器出力１３，ＶＩＮアナログ入力信号１４ディジタル出力信号２０スイッチ２１カレントミラー回路４１，４１−１〜４１−４ビットセル４２，４２−２〜４２−４，ｂ１〜ｂｎディジタル
出力４３，４３−１〜４３−３アナログ出力４４，４４−１〜４４−４アナログ入力７１エンコーダ７３，８２演算器８１電圧−電流変換回路Ｃ０〜Ｃ３１キャパシタＣＯＭＰ１〜ＣＯＭＰ３１コンパレータ９１，９２入力端子９３，９４，９６，９８電流ミラー回路９５，１００出力端子９７電流検出回路

Claims

(57)【特許請求の範囲】

【請求項１】アナログ入力信号をＡ／Ｄ変換してＮ
ビット（Ｎは自然数）のディジタル出力信号を出力する
Ａ／Ｄ変換装置であって、前記アナログ入力信号をＡ／
Ｄ変換して前記ディジタル出力信号の上位ビットを出力
する並列型Ａ／Ｄ変換器と、前記ディジタル出力信号の
上位ビットをＤ／Ａ変換するＤ／Ａ変換器と、前記アナ
ログ入力信号と前記Ｄ／Ａ変換器の出力との減算を行う
アナログ減算器の出力をＡ／Ｄ変換して前記ディジタル
出力信号の下位ビットを出力する１ビットセル・パイプ
ライン型Ａ／Ｄ変換器と、前記ディジタル出力信号の上
位ビットと前記ディジタル信号の下位ビットとから前記
アナログ入力信号に対応する前記ディジタル出力信号の
コードを決定する加算器とを備えるＡ／Ｄ変換装置にお
いて、前記１ビットセル・パイプライン型Ａ／Ｄ変換器は第１
の入力端子が電流入力端に接続され第１および第２の電
流出力端をもつ第１の電流ミラー回路と、第２の入力端
子が電流入力端に接続され、電流出力端が前記第１の電
流ミラー回路の第１の電流出力端に接続され、前記第１
の電流ミラー回路を構成するトランジスタと異なる導電
性のトランジスタで構成された第２の電流ミラー回路
と、前記第１の電流ミラー回路と前記第２の電流ミラー
回路の電流出力端に電流入力端が接続された第３の電流
ミラー回路と、前記第３の電流ミラー回路の電流出力端
に電流が流れているか否かを検出する検出回路と、電流
入力回路を前記第１の電流ミラー回路の第２の電流出力
端に接続された電流入力回路とするか前記第３の電流ミ
ラー回路の電流入力回路とするかを切換える手段を備え
た第４の電流ミラー回路とから構成され、前記第４の電
流ミラー回路は、前記検出回路で電流が検出されれば電
流入力回路を前記第３の電流ミラーの電流入力回路とす
ると同時に出力ビットとして“１”を出力し、電流が検
出されなければ前記第１の電流ミラー回路の第２の電流
出力端に接続された電流入力回路とすると同時に出力ビ
ットとして“０”を出力し、前記第４の電流ミラー回路
の電流出力端を電流出力端子とするビットセルを前記Ｎ
２個配列して構成されることを特徴とするＡ／Ｄ変換装
置。
【請求項２】前記ビットセルの前記電流出力端子を次
段のビットセルの第１の電流入力端に接続して直列に前
記Ｎ２個接続し、初段のビットセルの第１の電流入力端
子を電流入力端子とし、初段の第２の入力端子にＩｒ１
の電流を入力し、２段目以降の第２の入力端子には順次
Ｉｒ１の１／２ずつになる電流を入力し、前記ビットセ
ルは第３の電流ミラー回路以外はすべて電流ゲインを１
とし、初段の出力ビットを最上位ビットとし、２段目以
降の出力ビットを順次上位からのビットとすることを特
徴とする請求項１記載のＡ／Ｄ変換装置。