JP2804402B2 - アナログデジタル変換装置 - Google Patents
アナログデジタル変換装置Info
- Publication number
- JP2804402B2 JP2804402B2 JP4084516A JP8451692A JP2804402B2 JP 2804402 B2 JP2804402 B2 JP 2804402B2 JP 4084516 A JP4084516 A JP 4084516A JP 8451692 A JP8451692 A JP 8451692A JP 2804402 B2 JP2804402 B2 JP 2804402B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- analog
- conversion
- activation
- digital converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/122—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages
- H03M1/1225—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages using time-division multiplexing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、アナログ入力信号を
デジタル信号に変換するアナログデジタル変換装置に関
するものである。
デジタル信号に変換するアナログデジタル変換装置に関
するものである。
【０００２】
【従来の技術】図９は一般的に用いられている従来のア
ナログデジタル変換装置の構成を示すブロック図であ
る。図９において、６は複数のチャンネルのアナログ入
力信号１０の何かを選択するチャンネルセレクタ、７は
チャンネルセレクタ６により選択されたアナログ入力信
号電圧と逐次変化する参照電圧との大小を比較するコン
パレータ、８はコンパレータ７の比較結果を逐次格納す
る逐次近似レジスタ、３は逐次近似レジスタ８のデータ
をアナログデジタル変換結果として格納する変換結果格
納レジスタ（この例の場合３ワードのレジスタ）、１は
チャンネルセレクタ６のチャンネルの何れかを選択する
ためのチャンネル選択情報を格納するチャンネル選択レ
ジスタ、２は起動要因やアナログデジタル変換速度やア
ナログデジタル変換動作モード等のモード情報を格納す
るモードレジスタ、９は逐次近似レジスタ８のデータを
アナログ信号に変換しこの変換結果を参照電圧としてコ
ンパレータ７に与えるＤ／Ａ変換器、１１は与えられた
起動要因１２に従って本アナログデジタル変換装置に起
動をかける制御を行う起動制御回路、５はチャンネル選
択レジスタ１やモードレジスタ２や起動制御回路１１の
出力によりチャンネルセレクタ６を制御する制御回路、
１３は逐次近似レジスタ８から出力されＣＰＵに変換終
了を伝達するための割り込み要求信号である。
ナログデジタル変換装置の構成を示すブロック図であ
る。図９において、６は複数のチャンネルのアナログ入
力信号１０の何かを選択するチャンネルセレクタ、７は
チャンネルセレクタ６により選択されたアナログ入力信
号電圧と逐次変化する参照電圧との大小を比較するコン
パレータ、８はコンパレータ７の比較結果を逐次格納す
る逐次近似レジスタ、３は逐次近似レジスタ８のデータ
をアナログデジタル変換結果として格納する変換結果格
納レジスタ（この例の場合３ワードのレジスタ）、１は
チャンネルセレクタ６のチャンネルの何れかを選択する
ためのチャンネル選択情報を格納するチャンネル選択レ
ジスタ、２は起動要因やアナログデジタル変換速度やア
ナログデジタル変換動作モード等のモード情報を格納す
るモードレジスタ、９は逐次近似レジスタ８のデータを
アナログ信号に変換しこの変換結果を参照電圧としてコ
ンパレータ７に与えるＤ／Ａ変換器、１１は与えられた
起動要因１２に従って本アナログデジタル変換装置に起
動をかける制御を行う起動制御回路、５はチャンネル選
択レジスタ１やモードレジスタ２や起動制御回路１１の
出力によりチャンネルセレクタ６を制御する制御回路、
１３は逐次近似レジスタ８から出力されＣＰＵに変換終
了を伝達するための割り込み要求信号である。
【０００３】次に動作について説明する。あらかじめ、
チャンネル選択レジスタ１にチャンネル選択情報、モー
ドレジスタ２にモード情報をそれぞれ設定する。チャン
ネル選択レジスタ１は複数のアナログ入力信号１０から
任意のアナログ入力信号を選択するものである。モード
レジスタ２は本アナログデジタル変換装置の動作モード
を決める為のものであり、一般的には、起動後１回だけ
アナログデジタル変換（以下Ａ／Ｄ変換という）するモ
ード、同一チャンネルのアナログ入力信号を繰り返しＡ
／Ｄ変更するモード、複数のチャンネルのアナログ入力
信号を順番にＡ／Ｄ変換するモード等がある。また、図
９の様に、起動要因１２が複数ある場合は起動要因を指
定するビットがモードレジスタ２に設けられる。
チャンネル選択レジスタ１にチャンネル選択情報、モー
ドレジスタ２にモード情報をそれぞれ設定する。チャン
ネル選択レジスタ１は複数のアナログ入力信号１０から
任意のアナログ入力信号を選択するものである。モード
レジスタ２は本アナログデジタル変換装置の動作モード
を決める為のものであり、一般的には、起動後１回だけ
アナログデジタル変換（以下Ａ／Ｄ変換という）するモ
ード、同一チャンネルのアナログ入力信号を繰り返しＡ
／Ｄ変更するモード、複数のチャンネルのアナログ入力
信号を順番にＡ／Ｄ変換するモード等がある。また、図
９の様に、起動要因１２が複数ある場合は起動要因を指
定するビットがモードレジスタ２に設けられる。
【０００４】起動要因とは、ソフトウエア的に起動レジ
スタ（図示せず）に書き込む場合と、外部イベントを直
接入力する場合が一般的である。図９では２つの起動要
因をモードレジスタ２で選択出来る例を示している。
スタ（図示せず）に書き込む場合と、外部イベントを直
接入力する場合が一般的である。図９では２つの起動要
因をモードレジスタ２で選択出来る例を示している。
【０００５】従って、チャンネル選択レジスタ１及びモ
ードレジスタ２の値を設定後、起動をかけると、Ａ／Ｄ
変換を開始する。Ａ／Ｄ変換はチャンネルセレクタ６で
選択されたチャンネルのアナログ入力信号の最上位ビッ
トより１ビットずつ、アナログ入力信号電圧とＤ／Ａ変
換器９の出力（参照電圧）をコンパレータ７で比較する
ことで行われ比較結果が逐次近似レジスタ８に格納され
る。そして全ビットのＡ／Ｄ変換が終わった段階で変換
結果格納レジスタ３に変換結果が図示しないＣＰＵに転
送される。
ードレジスタ２の値を設定後、起動をかけると、Ａ／Ｄ
変換を開始する。Ａ／Ｄ変換はチャンネルセレクタ６で
選択されたチャンネルのアナログ入力信号の最上位ビッ
トより１ビットずつ、アナログ入力信号電圧とＤ／Ａ変
換器９の出力（参照電圧）をコンパレータ７で比較する
ことで行われ比較結果が逐次近似レジスタ８に格納され
る。そして全ビットのＡ／Ｄ変換が終わった段階で変換
結果格納レジスタ３に変換結果が図示しないＣＰＵに転
送される。
【０００６】
【発明が解決しようとする課題】従来のアナログデジタ
ル変換装置では、チャンネル選択レジスタ、モードレジ
スタ、変換結果格納レジスタを１組しか持っていない
為、システム設計する段階で、起動要因は、どれか１つ
を選択し、それを固定的に使用する必要があった。従っ
て、複数の起動要因が必要な場合、ＣＰＵが起動要因を
受け付け、アナログデジタル変換装置にはすべてソフト
ウェア的に起動をかける等の対策が必要であった。この
ように従来装置ではＣＰＵの処理が間に入る為、リアル
タイム性が著しく失われていた。例えば、このような従
来のアナログデジタル変換装置を自動車のエンジンの制
御系に用いた場合、エンジンのクランク角度（ガソリン
の噴射量に関係）や速度等のリアルタイムの情報を必要
とするアナログ情報（第１の起動要因）と、エンジンの
冷却水の水温等の一定時間ごとに必要なアナログ情報
（第２の起動要因）とがあるが、これらのアナログ情報
はＣＰＵを介してＡ／Ｄ変換が行なわれるため、特に第
１の起動要因に対するリアルタイム性が低下するという
問題があった。
ル変換装置では、チャンネル選択レジスタ、モードレジ
スタ、変換結果格納レジスタを１組しか持っていない
為、システム設計する段階で、起動要因は、どれか１つ
を選択し、それを固定的に使用する必要があった。従っ
て、複数の起動要因が必要な場合、ＣＰＵが起動要因を
受け付け、アナログデジタル変換装置にはすべてソフト
ウェア的に起動をかける等の対策が必要であった。この
ように従来装置ではＣＰＵの処理が間に入る為、リアル
タイム性が著しく失われていた。例えば、このような従
来のアナログデジタル変換装置を自動車のエンジンの制
御系に用いた場合、エンジンのクランク角度（ガソリン
の噴射量に関係）や速度等のリアルタイムの情報を必要
とするアナログ情報（第１の起動要因）と、エンジンの
冷却水の水温等の一定時間ごとに必要なアナログ情報
（第２の起動要因）とがあるが、これらのアナログ情報
はＣＰＵを介してＡ／Ｄ変換が行なわれるため、特に第
１の起動要因に対するリアルタイム性が低下するという
問題があった。
【０００７】この発明は上記のような問題点を解決する
ためになされたもので、複数の起動要因をＣＰＵを介在
しないで受け付けることを可能にし、Ａ／Ｄ変換のリア
ルタイム性の向上を図れるアナログデジタル変換装置を
提供することを目的とする。
ためになされたもので、複数の起動要因をＣＰＵを介在
しないで受け付けることを可能にし、Ａ／Ｄ変換のリア
ルタイム性の向上を図れるアナログデジタル変換装置を
提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１の発明に係るア
ナログデジタル変換装置は、起動要因が複数個ある場
合、起動要因の個数と同じ個数のチャンネル選択レジス
タ１Ａ，２Ａとモードレジスタ１Ｂ，２Ｂと変換結果格
納レジスタ３Ａ，３Ｂを設け、上記起動要因の種類に応
じて各起動要因に対応するようにチャンネル選択レジス
タとモードレジスタと変換結果格納レジスタからなるレ
ジスタ群をグループ分けした構成とし、さらに、レジス
タ群を選択するレジスタ群セレクタ４４と、起動要因発
生時に起動要因の優先レベルを判断して、優先レベルの
高い起動要因に対応するレジスタ群を優先して選択する
よう上記レジスタ群セレクタ４４を制御する制御回路５
２とを備えたものである。請求項２の発明に係るアナロ
グデジタル変換装置は、さらに、アナログデジタル変換
の終了後を示す割り込み要求信号を各起動要因毎に発生
する割り込み要求信号発生回路１１３を備えたものであ
る。
ナログデジタル変換装置は、起動要因が複数個ある場
合、起動要因の個数と同じ個数のチャンネル選択レジス
タ１Ａ，２Ａとモードレジスタ１Ｂ，２Ｂと変換結果格
納レジスタ３Ａ，３Ｂを設け、上記起動要因の種類に応
じて各起動要因に対応するようにチャンネル選択レジス
タとモードレジスタと変換結果格納レジスタからなるレ
ジスタ群をグループ分けした構成とし、さらに、レジス
タ群を選択するレジスタ群セレクタ４４と、起動要因発
生時に起動要因の優先レベルを判断して、優先レベルの
高い起動要因に対応するレジスタ群を優先して選択する
よう上記レジスタ群セレクタ４４を制御する制御回路５
２とを備えたものである。請求項２の発明に係るアナロ
グデジタル変換装置は、さらに、アナログデジタル変換
の終了後を示す割り込み要求信号を各起動要因毎に発生
する割り込み要求信号発生回路１１３を備えたものであ
る。
【０００９】
【００１０】
【００１１】
【作用】請求項１の発明において、制御回路５２は、起
動要因発生時に起動要因の優先レベルを判断する。すな
わち、ある起動要因のＡ／Ｄ変換を行っている途中でこ
のＡ／Ｄ変換中の起動要因よりも優先レベルの高い起動
要因が入力されたり、複数の起動要因が同時に入力され
たりした場合において、各起動要因の優先レベルを判断
して、優先レベルの高い起動要因に対応するレジスタ群
を優先して選択するようレジスタ群セレクタ４４を制御
する。これにより指定されたチャンネル選択レジスタと
モードレジスタと変換結果格納レジスタが用いられる。
したがって、優先レベルの高い起動要因が入力されると
この起動要因がリアルタイムにＡ／Ｄ変換される。すな
わち、リアルタイム性が要求される起動要因に対してリ
アルタイム性を損なうことなくＡ／Ｄ変換が行なえる。
請求項２の発明において、割り込み要求信号発生回路１
１３は、各起動要因毎にＡ／Ｄ変換の終了を示す割り込
み要求信号を発生する。
動要因発生時に起動要因の優先レベルを判断する。すな
わち、ある起動要因のＡ／Ｄ変換を行っている途中でこ
のＡ／Ｄ変換中の起動要因よりも優先レベルの高い起動
要因が入力されたり、複数の起動要因が同時に入力され
たりした場合において、各起動要因の優先レベルを判断
して、優先レベルの高い起動要因に対応するレジスタ群
を優先して選択するようレジスタ群セレクタ４４を制御
する。これにより指定されたチャンネル選択レジスタと
モードレジスタと変換結果格納レジスタが用いられる。
したがって、優先レベルの高い起動要因が入力されると
この起動要因がリアルタイムにＡ／Ｄ変換される。すな
わち、リアルタイム性が要求される起動要因に対してリ
アルタイム性を損なうことなくＡ／Ｄ変換が行なえる。
請求項２の発明において、割り込み要求信号発生回路１
１３は、各起動要因毎にＡ／Ｄ変換の終了を示す割り込
み要求信号を発生する。
【００１２】
【００１３】
【００１４】
【実施例】実施例１． 図１はこの発明の一実施例に係るアナログデジタル変換
装置の構成を示すブロック図である。図１において、図
９に示す構成要素に対応するものには同一の符号を付
し、その説明を省略する。この実施例は、起動要因の個
数（この例の場合２個）と同じ個数のチャンネル選択レ
ジスタ１Ａ，１Ｂとモードレジスタ２Ａ，２Ｂと変換結
果格納レジスタ３Ａ，３Ｂが設けられ、起動要因の種類
に応じて各起動要因に対応するようにレジスタ群をグル
ープ分けしている。即ち、第１の起動要因に対応するチ
ャンネル選択レジスタ１Ａとモードレジスタ２Ａと変換
結果格納レジスタ３Ａから成る第１のレジスタ群と、第
２の起動要因に対応するチャンネル選択レジスタ１Ｂと
モードレジスタ２Ｂと変換結果格納レジスタ３Ｂから成
る第２のレジスタ群とに分けられている。４４はグルー
プ分けされたレジスタ群を選択する複数のセレクタ４を
有するレジスタ群セレクタである。５１は起動要因発生
時に該起動要因に対応したレジスタ群を指定する制御を
行なう制御回路で、詳しくは該起動要因に対応するチャ
ンネル選択レジスタからの指示を受けチャンネルセレク
タ６を制御しアナログ入力信号のチャンネルを切り換え
るものである。
装置の構成を示すブロック図である。図１において、図
９に示す構成要素に対応するものには同一の符号を付
し、その説明を省略する。この実施例は、起動要因の個
数（この例の場合２個）と同じ個数のチャンネル選択レ
ジスタ１Ａ，１Ｂとモードレジスタ２Ａ，２Ｂと変換結
果格納レジスタ３Ａ，３Ｂが設けられ、起動要因の種類
に応じて各起動要因に対応するようにレジスタ群をグル
ープ分けしている。即ち、第１の起動要因に対応するチ
ャンネル選択レジスタ１Ａとモードレジスタ２Ａと変換
結果格納レジスタ３Ａから成る第１のレジスタ群と、第
２の起動要因に対応するチャンネル選択レジスタ１Ｂと
モードレジスタ２Ｂと変換結果格納レジスタ３Ｂから成
る第２のレジスタ群とに分けられている。４４はグルー
プ分けされたレジスタ群を選択する複数のセレクタ４を
有するレジスタ群セレクタである。５１は起動要因発生
時に該起動要因に対応したレジスタ群を指定する制御を
行なう制御回路で、詳しくは該起動要因に対応するチャ
ンネル選択レジスタからの指示を受けチャンネルセレク
タ６を制御しアナログ入力信号のチャンネルを切り換え
るものである。
【００１５】図２は本アナログデジタル変換装置を用い
た制御システムの構成を示すブロック図である。図２に
おいて、２１は図１で示したアナログデジタル変換装
置、２２は時間を計時するタイマ、２３は変換終了信号
等の割り込み要求信号１３を受けてＣＰＵ２４に割り込
みをかける割り込みコントローラ、２５はＣＰＵ２４の
動作を行うためのプログラム等のデータが記憶されたＲ
ＯＭ、２６はＣＰＵ２４の動作に必要なデータを一時的
に記憶するＲＡＭである。
た制御システムの構成を示すブロック図である。図２に
おいて、２１は図１で示したアナログデジタル変換装
置、２２は時間を計時するタイマ、２３は変換終了信号
等の割り込み要求信号１３を受けてＣＰＵ２４に割り込
みをかける割り込みコントローラ、２５はＣＰＵ２４の
動作を行うためのプログラム等のデータが記憶されたＲ
ＯＭ、２６はＣＰＵ２４の動作に必要なデータを一時的
に記憶するＲＡＭである。
【００１６】図３は図１中のモードレジスタの内容を示
す図である。このモードレジスタは、起動要因毎のレジ
スタ群のグループ番号、チャンネルに対応したグループ
数、（同一の処理を何回繰返したかを示す数）、グルー
プ番号及びグループ数に関連して設定されたチャンネル
に対するＡ／Ｄ変換を何回繰り返すかを示す繰り返し数
等の内容を含んでいる。
す図である。このモードレジスタは、起動要因毎のレジ
スタ群のグループ番号、チャンネルに対応したグループ
数、（同一の処理を何回繰返したかを示す数）、グルー
プ番号及びグループ数に関連して設定されたチャンネル
に対するＡ／Ｄ変換を何回繰り返すかを示す繰り返し数
等の内容を含んでいる。
【００１７】図４は図１中のレジスタ群セレクタ４４に
備えられるセレクタ４の一回路構成図である。セレクタ
４は、第１の起動要因を受けるＮＯＲゲート４ａ、第２
に起動要因を受けるＮＯＲゲート４ｂ、このＮＯＲゲー
ト４ｂの出力を反転するＮＯＴゲート４ｃ、チャンネル
選択レジスタ１Ｂの出力を伝達するトランスファーゲー
ト４ｄ、およびチャンネル選択レジスタ１Ａの出力を伝
達するトランスファーゲート４ｅを含み構成される。
備えられるセレクタ４の一回路構成図である。セレクタ
４は、第１の起動要因を受けるＮＯＲゲート４ａ、第２
に起動要因を受けるＮＯＲゲート４ｂ、このＮＯＲゲー
ト４ｂの出力を反転するＮＯＴゲート４ｃ、チャンネル
選択レジスタ１Ｂの出力を伝達するトランスファーゲー
ト４ｄ、およびチャンネル選択レジスタ１Ａの出力を伝
達するトランスファーゲート４ｅを含み構成される。
【００１８】図４において、例えば第１の起動要因とし
てはエンジンのクランク角センサの出力等を外部トリガ
としてセレクタ４のＮＯＲゲート４ａに与え、第２に起
動要因としてはエンジンの冷却水の水温等の情報を検出
するタイミングを与えるタイマのオーバーフロー出力を
セレクタ４のＮＯＲゲート４ｂに与えるものとする。こ
こで、ローレベル外部トリガがＮＯＲゲート４ａに入力
されると、ＮＯＲゲート４ｂの出力信号はローレベルと
なり、これがＮＯＴゲート４ｃで反転されてハイレベル
となる。これにより、トランスファーゲート４ｅはオン
し、チャンネル選択レジスタ１Ａの内容が制御回路５１
へ伝達される。
てはエンジンのクランク角センサの出力等を外部トリガ
としてセレクタ４のＮＯＲゲート４ａに与え、第２に起
動要因としてはエンジンの冷却水の水温等の情報を検出
するタイミングを与えるタイマのオーバーフロー出力を
セレクタ４のＮＯＲゲート４ｂに与えるものとする。こ
こで、ローレベル外部トリガがＮＯＲゲート４ａに入力
されると、ＮＯＲゲート４ｂの出力信号はローレベルと
なり、これがＮＯＴゲート４ｃで反転されてハイレベル
となる。これにより、トランスファーゲート４ｅはオン
し、チャンネル選択レジスタ１Ａの内容が制御回路５１
へ伝達される。
【００１９】次に図１及び図２を参照してこの実施例の
動作について説明する。例えば本アナログデジタル変換
装置を自動車のエンジン制御用システムに用いた場合を
説明する。このシステムでは、エンジンの冷却水の水温
等の急激な変化のない項目に関しては、ｍｓｅｃオーダ
ー間隔で一定時間毎にサンプリングすればよい。しか
し、アクセル等は、噴射する毎にサンプリングする必要
がある。従ってエンジンの冷却水の水温等は、タイマを
用い、タイマのオーバーフロー毎にＡ／Ｄ変換してやれ
ば良いし、アクセル等のリアルタイム性の要求される部
分は外部トリガでＡ／Ｄ変換することが必要となる。
動作について説明する。例えば本アナログデジタル変換
装置を自動車のエンジン制御用システムに用いた場合を
説明する。このシステムでは、エンジンの冷却水の水温
等の急激な変化のない項目に関しては、ｍｓｅｃオーダ
ー間隔で一定時間毎にサンプリングすればよい。しか
し、アクセル等は、噴射する毎にサンプリングする必要
がある。従ってエンジンの冷却水の水温等は、タイマを
用い、タイマのオーバーフロー毎にＡ／Ｄ変換してやれ
ば良いし、アクセル等のリアルタイム性の要求される部
分は外部トリガでＡ／Ｄ変換することが必要となる。
【００２０】従来、このような制御はすべてＣＰＵが介
在する必要があったが、本実施例を用いれば、例えば水
温のような遅い変化を検出するセンサの出力を例えば図
２中のアナログ入力ａ１〜ａ３に接続し、アクセルの変
化を検出するセンサの出力をアナログ入力ａ４に接続す
る。そして第１の起動要因としてはエンジンのクランク
角センサの出力等を示す外部トリガを、第２の起動要因
としてはエンジンの冷却水の水温等を検出するタイミン
グを与えるタイマ２２のオーバーフロー出力を、アナロ
グデジタル変換装置２１内の起動制御回路１１にそれぞ
れ接続する。第１の起動要因に対応する第１のレジスタ
群、即ち、チャンネル選択レジスタ１Ａはアナログ入力
ａ４を選択し、モードレジスタ１Ｂは単一変換モード
（アナログ入力端子ａ４のアナログ入力信号のみのＡ／
Ｄ変換）を選択する。第２の起動要因に対応する第２の
レジスタ群、即ちチャンネル選択レジスタ１Ｂはアナロ
グ入力ａ１〜ａ３を選択し、モードレジスタ２Ｂはスキ
ャンモード（アナログ入力ａ１〜ａ３までを連続でＡ／
Ｄ変換）を選択する。
在する必要があったが、本実施例を用いれば、例えば水
温のような遅い変化を検出するセンサの出力を例えば図
２中のアナログ入力ａ１〜ａ３に接続し、アクセルの変
化を検出するセンサの出力をアナログ入力ａ４に接続す
る。そして第１の起動要因としてはエンジンのクランク
角センサの出力等を示す外部トリガを、第２の起動要因
としてはエンジンの冷却水の水温等を検出するタイミン
グを与えるタイマ２２のオーバーフロー出力を、アナロ
グデジタル変換装置２１内の起動制御回路１１にそれぞ
れ接続する。第１の起動要因に対応する第１のレジスタ
群、即ち、チャンネル選択レジスタ１Ａはアナログ入力
ａ４を選択し、モードレジスタ１Ｂは単一変換モード
（アナログ入力端子ａ４のアナログ入力信号のみのＡ／
Ｄ変換）を選択する。第２の起動要因に対応する第２の
レジスタ群、即ちチャンネル選択レジスタ１Ｂはアナロ
グ入力ａ１〜ａ３を選択し、モードレジスタ２Ｂはスキ
ャンモード（アナログ入力ａ１〜ａ３までを連続でＡ／
Ｄ変換）を選択する。
【００２１】次に図５のタイミングチャートも参照して
動作を説明する。図５中のＣＨ１〜ＣＨ４は第１のチャ
ンネル〜第４のチャンネルに対応するアナログ入力ａ１
〜ａ４のＡ／Ｄ変換が行われる期間を示す。まず、第１
の起動要因としての外部トリガが起動制御回路５１に入
力されると、制御回路５１及びレジスタ群セレクタ４４
の制御により第１のレジスタ群が選択される。そして、
コンパレータなどによりＣＨ４に対応するアナログ入力
ａ４のＡ／Ｄ変換が行なわれ、変換が終了すると、変換
結果が変換結果格納レジスタ３Ａに格納される。
動作を説明する。図５中のＣＨ１〜ＣＨ４は第１のチャ
ンネル〜第４のチャンネルに対応するアナログ入力ａ１
〜ａ４のＡ／Ｄ変換が行われる期間を示す。まず、第１
の起動要因としての外部トリガが起動制御回路５１に入
力されると、制御回路５１及びレジスタ群セレクタ４４
の制御により第１のレジスタ群が選択される。そして、
コンパレータなどによりＣＨ４に対応するアナログ入力
ａ４のＡ／Ｄ変換が行なわれ、変換が終了すると、変換
結果が変換結果格納レジスタ３Ａに格納される。
【００２２】次に第２の起動要因としてタイマ２２のオ
ーバーフロー出力が発生したとき、制御回路５１及びレ
ジスタ群セレクタ４４の制御により第２のレジスタ群が
選択される。そしてモードレジスタ１Ｂの内容に基づき
ＣＨ１からＣＨ３を順に変換、即ちアナログ入力ａ１か
らａ３を順にＡ／Ｄ変換し、それぞれの変換結果が変換
結果格納レジスタ３Ｂに格納される。このように変換結
果格納レジスタに関しても２重化することで、ＣＰＵ２
４がＣＨ４のアナログ入力ａ４のＡ／Ｄ変換結果を読み
出す前にＣＨ〜ＣＨ３のアナログ入力ａ１〜ａ３のＡ／
Ｄ変換が開始されても問題ない。次に再び第１の起動要
因としての外部トリガが入力される。レジスタ群は第２
のレジスタ群から第１のレジスタ群に切り換わり、ＣＨ
４のアナログ入力ａ４のＡ／Ｄ変換を開始する。
ーバーフロー出力が発生したとき、制御回路５１及びレ
ジスタ群セレクタ４４の制御により第２のレジスタ群が
選択される。そしてモードレジスタ１Ｂの内容に基づき
ＣＨ１からＣＨ３を順に変換、即ちアナログ入力ａ１か
らａ３を順にＡ／Ｄ変換し、それぞれの変換結果が変換
結果格納レジスタ３Ｂに格納される。このように変換結
果格納レジスタに関しても２重化することで、ＣＰＵ２
４がＣＨ４のアナログ入力ａ４のＡ／Ｄ変換結果を読み
出す前にＣＨ〜ＣＨ３のアナログ入力ａ１〜ａ３のＡ／
Ｄ変換が開始されても問題ない。次に再び第１の起動要
因としての外部トリガが入力される。レジスタ群は第２
のレジスタ群から第１のレジスタ群に切り換わり、ＣＨ
４のアナログ入力ａ４のＡ／Ｄ変換を開始する。
【００２３】実施例２． 上記実施例では外部トリガとタイマオーバーフロー出力
とにタイミング的に重なりがない状態を説明したが、実
際にはＣＨ１〜ＣＨ３のアナログ入力ａ１〜ａ３のＡ／
Ｄ変換中に外部トリガが入力される場合もある。このよ
うな場合、どちらか一方に優先権を持たせ、優先レベル
の高い方の変換を先に行ない、それが終了してから他方
の変換を開始、もしくは再開するようにする。このよう
な制御を行なう制御回路を含むアナログデジタル変換装
置の構成を示すブロック図を図６に示す。
とにタイミング的に重なりがない状態を説明したが、実
際にはＣＨ１〜ＣＨ３のアナログ入力ａ１〜ａ３のＡ／
Ｄ変換中に外部トリガが入力される場合もある。このよ
うな場合、どちらか一方に優先権を持たせ、優先レベル
の高い方の変換を先に行ない、それが終了してから他方
の変換を開始、もしくは再開するようにする。このよう
な制御を行なう制御回路を含むアナログデジタル変換装
置の構成を示すブロック図を図６に示す。
【００２４】図６において、図１に示す構成要素に対応
するものには同一の符号を付し、その説明を省略する。
図６において、制御回路５２は、与えられた各起動要因
の重み付けを判断し、当該レジスタ群を選択するレジス
タ群セレクタ４４を判断結果に従って制御するものであ
る。制御回路５２は、例えば第１の起動要因としてリア
ルタイム性が高いエンジンのクランク角センサの出力等
を示す外部トリガと、第２の起動要因としてエンジンの
冷却水の水温等を検出するタイミングを与えるタイマオ
ーバーフロー出力とが同時に入力された場合やオーバー
フロー出力に従うＡ／Ｄ変換中に外部トリガが入力され
た場合等に外部トリガに対する処理を優先して実行させ
るように制御する。
するものには同一の符号を付し、その説明を省略する。
図６において、制御回路５２は、与えられた各起動要因
の重み付けを判断し、当該レジスタ群を選択するレジス
タ群セレクタ４４を判断結果に従って制御するものであ
る。制御回路５２は、例えば第１の起動要因としてリア
ルタイム性が高いエンジンのクランク角センサの出力等
を示す外部トリガと、第２の起動要因としてエンジンの
冷却水の水温等を検出するタイミングを与えるタイマオ
ーバーフロー出力とが同時に入力された場合やオーバー
フロー出力に従うＡ／Ｄ変換中に外部トリガが入力され
た場合等に外部トリガに対する処理を優先して実行させ
るように制御する。
【００２５】この制御回路５２の特徴とする動作を図７
のフローチャートを参照して説明する。まず、入力され
た信号が外部トリガであるか、タイマオーバーフロー出
力であるかを判断し（ステップＳ１）、外部トリガであ
れば他の起動要因（この場合タイマオーバーフロー出
力）によるＡ／Ｄ変換中であるかどうかを判断し（ステ
ップＳ２）、他の起動要因によるＡ／Ｄ変換中であれば
この変換を停止し（ステップＳ３）、外部トリガ（ステ
ップＳ４）を受け付ける。他の起動要因によるＡ／Ｄ変
換中でなければ、ステップＳ３は実行せずステップＳ４
に進む。ステップＳ４では外部トリガに対応するレジス
タ群、即ち第１起動要因に対応するレジスタ群をレジス
タ群セレクタ４４により選択させ、この選択されたレジ
スタ群を用い、コンパレータ等によりＡ／Ｄ変換を行な
わせる（ステップＳ８）。
のフローチャートを参照して説明する。まず、入力され
た信号が外部トリガであるか、タイマオーバーフロー出
力であるかを判断し（ステップＳ１）、外部トリガであ
れば他の起動要因（この場合タイマオーバーフロー出
力）によるＡ／Ｄ変換中であるかどうかを判断し（ステ
ップＳ２）、他の起動要因によるＡ／Ｄ変換中であれば
この変換を停止し（ステップＳ３）、外部トリガ（ステ
ップＳ４）を受け付ける。他の起動要因によるＡ／Ｄ変
換中でなければ、ステップＳ３は実行せずステップＳ４
に進む。ステップＳ４では外部トリガに対応するレジス
タ群、即ち第１起動要因に対応するレジスタ群をレジス
タ群セレクタ４４により選択させ、この選択されたレジ
スタ群を用い、コンパレータ等によりＡ／Ｄ変換を行な
わせる（ステップＳ８）。
【００２６】一方、入力された信号がタイマオーバーフ
ロー出力であれば（ステップＳ１）、ステップＳ５へ移
り、Ａ／Ｄ変換中であるかどうかを判断し、Ａ／Ｄ変換
中であれば、変換が終了するまで待機する（Ｓ５→Ｓ６
→Ｓ５→Ｓ６・・・を繰り返す）。そして変換終了後、
タイマオーバーフロー出力に対応するレジスタ群をレジ
スタ群セレクタ４４により選択させ、この選択されたレ
ジスタ群を用い、コンパレータ等によりＡ／Ｄ変換を行
なわせる（ステップＳ８）。
ロー出力であれば（ステップＳ１）、ステップＳ５へ移
り、Ａ／Ｄ変換中であるかどうかを判断し、Ａ／Ｄ変換
中であれば、変換が終了するまで待機する（Ｓ５→Ｓ６
→Ｓ５→Ｓ６・・・を繰り返す）。そして変換終了後、
タイマオーバーフロー出力に対応するレジスタ群をレジ
スタ群セレクタ４４により選択させ、この選択されたレ
ジスタ群を用い、コンパレータ等によりＡ／Ｄ変換を行
なわせる（ステップＳ８）。
【００２７】このように制御回路５２に外部トリガとタ
イマオーバーフロー出力とが同時に入力された場合、あ
るいはタイマオーバーフロー出力によるＡ／Ｄ変換中に
外部トリガが入力された場合、外部トリガによるＡ／Ｄ
変換を優先して行なうように制御する。
イマオーバーフロー出力とが同時に入力された場合、あ
るいはタイマオーバーフロー出力によるＡ／Ｄ変換中に
外部トリガが入力された場合、外部トリガによるＡ／Ｄ
変換を優先して行なうように制御する。
【００２８】実施例３．上記実施例１及び実施例２では
アナログデジタル変換装置から出力される割り込み要求
信号が１本の場合を示したが、これでは第１の起動要因
のＡ／Ｄ変換が終了したのか、第２の起動要因のＡ／Ｄ
変換が終了したのかを区別することができない。即ち、
起動要因によってリアルタイム性が要求される場合と、
されない場合とがあるが、割り込み出力が１系統ではこ
のような区別をすることができない。
アナログデジタル変換装置から出力される割り込み要求
信号が１本の場合を示したが、これでは第１の起動要因
のＡ／Ｄ変換が終了したのか、第２の起動要因のＡ／Ｄ
変換が終了したのかを区別することができない。即ち、
起動要因によってリアルタイム性が要求される場合と、
されない場合とがあるが、割り込み出力が１系統ではこ
のような区別をすることができない。
【００２９】そこで、図８に示すような割り込み要求信
号発生回路１１３を設けることで、割り込み要求信号を
区別することができる。図８中の１３Ａは第１の起動要
因のＡ／Ｄ変換の終了を示す第１の割り込み要求信号、
１３Ｂは第２の起動要因のＡ／Ｄ変換の終了を示す第２
の割り込み要求信号である。
号発生回路１１３を設けることで、割り込み要求信号を
区別することができる。図８中の１３Ａは第１の起動要
因のＡ／Ｄ変換の終了を示す第１の割り込み要求信号、
１３Ｂは第２の起動要因のＡ／Ｄ変換の終了を示す第２
の割り込み要求信号である。
【００３０】実施例４．なお、上記各実施例では起動要
因が２系統ある場合を例にとって説明したが、２系統以
上であればいくつあってもよい。また、Ａ／Ｄ変換モー
ドの種類、レジスタの数なども一例を示したにすぎない
ので、これに限定する必要はない。また、チャンネル選
択レジスタとモードレジスタを別々に、設けたが、モー
ドレジスタにチャンネル選択機能を持たせ、両レジスタ
を一緒に構成してもよい。
因が２系統ある場合を例にとって説明したが、２系統以
上であればいくつあってもよい。また、Ａ／Ｄ変換モー
ドの種類、レジスタの数なども一例を示したにすぎない
ので、これに限定する必要はない。また、チャンネル選
択レジスタとモードレジスタを別々に、設けたが、モー
ドレジスタにチャンネル選択機能を持たせ、両レジスタ
を一緒に構成してもよい。
【００３１】
【発明の効果】以上のように本発明の請求項１によれ
ば、起動要因の種類毎にレジスタ群を備え、起動要因発
生時に優先レベルの高い起動要因に対応したレジスタ群
を指定するように構成したので、ＣＰＵを介在させるこ
となく、複数の起動要因を受け付けることができるとと
もに、リアルタイム性が要求される起動要因を優先させ
てＡ／Ｄ変換できるので、Ａ／Ｄ変換のリアルタイム性
が向上するという効果が得られる。また、請求項２によ
れば、Ａ／Ｄ変換の終了を示す割り込み要求信号を各起
動要因毎に発生するように構成したので、請求項１の効
果に加え、さらに、割り込み要求信号を区別でき、ＣＰ
Ｕの割り込み制御の性能が向上し、制御システムの処理
能力の向上が図れる。
ば、起動要因の種類毎にレジスタ群を備え、起動要因発
生時に優先レベルの高い起動要因に対応したレジスタ群
を指定するように構成したので、ＣＰＵを介在させるこ
となく、複数の起動要因を受け付けることができるとと
もに、リアルタイム性が要求される起動要因を優先させ
てＡ／Ｄ変換できるので、Ａ／Ｄ変換のリアルタイム性
が向上するという効果が得られる。また、請求項２によ
れば、Ａ／Ｄ変換の終了を示す割り込み要求信号を各起
動要因毎に発生するように構成したので、請求項１の効
果に加え、さらに、割り込み要求信号を区別でき、ＣＰ
Ｕの割り込み制御の性能が向上し、制御システムの処理
能力の向上が図れる。
【００３２】
【００３３】
【図１】この第１の発明の一実施例に係るアナログデジ
タル変換装置の構成を示すブロック図である。
タル変換装置の構成を示すブロック図である。
【図２】この実施例のアナログデジタル変換装置を採用
した制御システムの構成を示すブロック図である。
した制御システムの構成を示すブロック図である。
【図３】図１中のモードレジスタの内容を示す図であ
る。
る。
【図４】図１中のレジスタ群セレクタに備えられるセレ
クタの一回路構成図である。
クタの一回路構成図である。
【図５】この実施例の動作を説明するためのタイミング
チャートである。
チャートである。
【図６】この発明の他の実施例に係るアナログデジタル
変換装置の構成を示すブロック図である。
変換装置の構成を示すブロック図である。
【図７】図６中の制御回路の特徴とする動作を説明する
ためのフローチャートである。
ためのフローチャートである。
【図８】この発明の更に他の実施例に係るアナログデジ
タル変換装置の構成を示すブロック図である。
タル変換装置の構成を示すブロック図である。
【図９】従来のアナログデジタル変換装置の構成を示す
ブロック図である。
ブロック図である。
１Ａ，１Ｂ チャンネル選択レジスタ ２Ａ，２Ｂ モードレジスタ ３Ａ，３Ｂ 変換結果格納レジスタ ６ チャンネルセレクタ ７ コンパレータ １１３ 割り込み要求信号発生回路 ２１ アナログデジタル変換装置 ４４ レジスタ群セレクタ ５１，５２ 制御回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/12 G06F 3/05 301
Claims (2)
- 【請求項１】 複数のチャンネルのアナログ入力信号の
何れかを選択するチャンネルセレクタと、このチャンネ
ルセレクタにより選択されたアナログ入力信号電圧と逐
次変化する参照電圧との大小を比較するコンパレータ
と、このコンパレータの比較結果をアナログデジタル変
換結果として格納する変換結果格納レジスタと、上記チ
ャンネルセレクタのチャンネルの何れかを選択するため
のチャンネル選択情報を格納するチャンネル選択レジス
タと、起動要因やアナログデジタル変換速度やアナログ
デジタル変換動作モード等のモード情報を格納するモー
ドレジスタとを備えたアナログデジタル変換装置におい
て、上記起動要因が複数個ある場合、起動要因の個数と
同じ個数の上記チャンネル選択レジスタとモードレジス
タと変換結果格納レジスタを設け、上記起動要因の種類
に応じて各起動要因に対応するようにチャンネル選択レ
ジスタとモードレジスタと変換結果格納レジスタからな
るレジスタ群をグループ分けした構成とし、さらに、レ
ジスタ群を選択するレジスタ群セレクタと、起動要因発
生時に起動要因の優先レベルを判断して、優先レベルの
高い起動要因に対応するレジスタ群を優先して選択する
よう上記レジスタ群セレクタを制御する制御回路とを備
えたことを特徴とするアナログデジタル変換装置。 - 【請求項２】 さらに、アナログデジタル変換の終了を
示す割り込み要求信号を各起動要因毎に発生する割り込
み要求信号発生回路を備えたことを特徴とする請求項１
に記載のアナログデジタル変換装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4084516A JP2804402B2 (ja) | 1992-03-06 | 1992-03-06 | アナログデジタル変換装置 |
| DE4305046A DE4305046C2 (de) | 1992-03-06 | 1993-02-18 | Analog/Digital-Wandler |
| US08/021,432 US5331324A (en) | 1992-03-06 | 1993-02-23 | A/D converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4084516A JP2804402B2 (ja) | 1992-03-06 | 1992-03-06 | アナログデジタル変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05252033A JPH05252033A (ja) | 1993-09-28 |
| JP2804402B2 true JP2804402B2 (ja) | 1998-09-24 |
Family
ID=13832801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4084516A Expired - Fee Related JP2804402B2 (ja) | 1992-03-06 | 1992-03-06 | アナログデジタル変換装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5331324A (ja) |
| JP (1) | JP2804402B2 (ja) |
| DE (1) | DE4305046C2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07131349A (ja) * | 1993-11-02 | 1995-05-19 | Mitsubishi Electric Corp | アナログ／デジタル変換器 |
| JPH09297658A (ja) * | 1996-05-08 | 1997-11-18 | Mitsubishi Electric Corp | Ａ／ｄ変換装置 |
| JP2002514808A (ja) * | 1998-05-08 | 2002-05-21 | インフィネオン テクノロジース アクチエンゲゼルシャフト | アナログ信号のａ／ｄ変換方法および該方法に対応するａ／ｄコンバータ |
| JP2002043942A (ja) * | 2000-07-24 | 2002-02-08 | Mitsubishi Electric Corp | Ａ／ｄ変換器 |
| JP3897598B2 (ja) * | 2002-01-10 | 2007-03-28 | 松下電器産業株式会社 | インバータ制御用半導体装置 |
| JP2005151304A (ja) * | 2003-11-18 | 2005-06-09 | Toshiba Lsi System Support Kk | アナログ／デジタルコンバータおよびそれを搭載したマイクロコンピュータ |
| US7212143B1 (en) * | 2006-01-20 | 2007-05-01 | Stmicroelectronics S.R.L. | Circuit for selectively analog signals into digital codes |
| JP2008278309A (ja) * | 2007-05-01 | 2008-11-13 | Denso Corp | 変換制御装置 |
| JP2008301456A (ja) * | 2007-06-04 | 2008-12-11 | Yamaha Motor Electronics Co Ltd | Ａｄ変換装置 |
| US8711023B2 (en) * | 2009-11-04 | 2014-04-29 | Renesas Electronics America, Inc. | Analog-to-digital converter control using signal objects |
| JP5578066B2 (ja) * | 2010-12-22 | 2014-08-27 | ミツミ電機株式会社 | Ａｄ変換方法及びａｄ変換回路 |
| JP5997008B2 (ja) * | 2012-02-08 | 2016-09-21 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置及びデータ処理システム |
| JP5652429B2 (ja) * | 2012-05-28 | 2015-01-14 | 株式会社デンソー | Ａｄ変換装置 |
| KR102176763B1 (ko) * | 2018-11-15 | 2020-11-10 | 현대오트론 주식회사 | 능동적 가변 샘플링 및 능동적 가변 위상 제어를 이용한 adc 샘플링 및 리소스 사용 최적화 방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5464950A (en) * | 1977-11-02 | 1979-05-25 | Hitachi Ltd | Data collector device |
| US4264898A (en) * | 1978-02-27 | 1981-04-28 | The Bendix Corporation | Analog to digital converter for electronic engine control systems |
| JPS6059772B2 (ja) * | 1979-01-26 | 1985-12-26 | 株式会社日立製作所 | アナログ・デイジタル変換器 |
| JPS55159240A (en) * | 1979-05-31 | 1980-12-11 | Nissan Motor Co Ltd | Collection and control unit of data for automobile |
| JPH0821026B2 (ja) * | 1988-07-13 | 1996-03-04 | 日本電気株式会社 | マイクロコンピュータ |
| JPH0311448A (ja) * | 1989-06-09 | 1991-01-18 | Hitachi Ltd | ダイレクトメモリアクセス制御方式 |
| JPH03220917A (ja) * | 1990-01-26 | 1991-09-30 | Fujitsu Ltd | Ａｄ変換回路 |
| US5081454A (en) * | 1990-09-04 | 1992-01-14 | Motorola, Inc. | Automatic a/d converter operation using programmable sample time |
| US5166685A (en) * | 1990-09-04 | 1992-11-24 | Motorola, Inc. | Automatic selection of external multiplexer channels by an A/D converter integrated circuit |
| JP2553753B2 (ja) * | 1990-10-17 | 1996-11-13 | 三菱電機株式会社 | Ａｄ変換装置 |
-
1992
- 1992-03-06 JP JP4084516A patent/JP2804402B2/ja not_active Expired - Fee Related
-
1993
- 1993-02-18 DE DE4305046A patent/DE4305046C2/de not_active Expired - Fee Related
- 1993-02-23 US US08/021,432 patent/US5331324A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5331324A (en) | 1994-07-19 |
| JPH05252033A (ja) | 1993-09-28 |
| DE4305046A1 (en) | 1993-09-09 |
| DE4305046C2 (de) | 1994-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2804402B2 (ja) | アナログデジタル変換装置 | |
| US4454500A (en) | Analog data acquisition device | |
| US4236213A (en) | Apparatus for producing pulse width modulated signals | |
| JP3791139B2 (ja) | 車両用制御装置 | |
| JPH022173B2 (ja) | ||
| EP0740059A2 (en) | An A/D conversion control apparatus for an internal combustion engine | |
| JP2005057374A (ja) | Ａ／ｄ変換装置およびマイクロコントローラ | |
| US4644841A (en) | Electronic musical instrument | |
| US20020018011A1 (en) | Data conversion device having mediator for determining data conversion order | |
| JP2715656B2 (ja) | アナログ・デジタル変換器 | |
| JPH10173526A (ja) | 逐次比較型ａ／ｄ変換回路 | |
| JPH06301596A (ja) | マイクロプロセッサ | |
| JP3323009B2 (ja) | データ処理装置 | |
| GB2247547A (en) | Internal state monitoring in a microcomputer | |
| JPS5826583B2 (ja) | デ−タニユウリヨクソウチ | |
| US20030177229A1 (en) | Microcomputer, bus control circuit, and data access method for a microcomputer | |
| JPH06152421A (ja) | Ａ／ｄ変換装置 | |
| JPH08316836A (ja) | 信号処理回路 | |
| JP2526644B2 (ja) | デ―タ処理装置 | |
| JP2675081B2 (ja) | 演算処理方式 | |
| JP2518387B2 (ja) | シリアルデ―タ伝送回路 | |
| JPH06208614A (ja) | 画像処理装置 | |
| JPH0644183A (ja) | データ転送装置 | |
| KR0168973B1 (ko) | 어드레스를 자동 증가시켜 롬을 억세스하는 방법 및 그장치 | |
| US5932826A (en) | Effect adder circuit with a coefficient smoothing circuit for an electronic musical instrument |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |