JP2804066B2 - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、電荷蓄積層と制御ゲートを有する電気的書
替え可能なメモリセルを用いた不揮発性半導体メモリ装
置に関する。
替え可能なメモリセルを用いた不揮発性半導体メモリ装
置に関する。
（従来の技術） 不揮発性半導体メモリ装置の中で微細化可能なメモリ
セルとして、FETMOS（Ｆloating Gate−Ｅlectron Ｔ
unneling MOS）が知られている。これは、チャネル領
域全面が容易にトンネル電流が流れる薄いゲート絶縁膜
（トンネル絶縁膜）で覆われ、この上に電荷蓄積層と制
御ゲートが蓄積されたMOSトランジスタ構造を有する。
ｎチャネルのFETMOSメモリセルを考える。このメモリセ
ルで電荷蓄積層から基板に電子を放出させるには、ドレ
インまたはソースに正の高電圧を印加し、制御ゲートお
よび基板は接地する。逆に基板から電荷蓄積層に電子を
注入する場合には、ソース，ドレインおよび基板を接地
して制御ゲートに正の高電圧を印加する。このような電
圧印加により、電荷蓄積層と基板の間でトンネル電流に
よる電荷の授受が行われる。電荷蓄積層の電子放出によ
りしきい値が負方向に移動した状態と、電荷蓄積層への
電子注入によりしきい値が正方向に移動した状態とが得
られ、その一方を“0",他方を“1"として情報記憶を行
なう。例えば、電荷蓄積層の電子を基板に放出する動作
をデータ消去に対応させ、基板から電子を電荷蓄積層に
注入する動作をデータ書込みに対応させる。
セルとして、FETMOS（Ｆloating Gate−Ｅlectron Ｔ
unneling MOS）が知られている。これは、チャネル領
域全面が容易にトンネル電流が流れる薄いゲート絶縁膜
（トンネル絶縁膜）で覆われ、この上に電荷蓄積層と制
御ゲートが蓄積されたMOSトランジスタ構造を有する。
ｎチャネルのFETMOSメモリセルを考える。このメモリセ
ルで電荷蓄積層から基板に電子を放出させるには、ドレ
インまたはソースに正の高電圧を印加し、制御ゲートお
よび基板は接地する。逆に基板から電荷蓄積層に電子を
注入する場合には、ソース，ドレインおよび基板を接地
して制御ゲートに正の高電圧を印加する。このような電
圧印加により、電荷蓄積層と基板の間でトンネル電流に
よる電荷の授受が行われる。電荷蓄積層の電子放出によ
りしきい値が負方向に移動した状態と、電荷蓄積層への
電子注入によりしきい値が正方向に移動した状態とが得
られ、その一方を“0",他方を“1"として情報記憶を行
なう。例えば、電荷蓄積層の電子を基板に放出する動作
をデータ消去に対応させ、基板から電子を電荷蓄積層に
注入する動作をデータ書込みに対応させる。
ところが上述したFETMOSメモリセルの書替え方法で
は、次のような問題がある。ドレインまたはソースとチ
ャネル領域の境界が薄いゲート絶縁膜で覆われている表
面耐圧の低いFETMOSにおいては、ドレインまたはソース
に正の高電圧を印加した動作モードで、ドレインから基
板へ流れる基板電流が大きく、書替え時の消費電流が増
大する。そしてこのように書替え時の消費電流が大きい
と、メモリ・チップ内部で高電圧を発生させることが難
しくなり、チップ外部から高電圧を印加することが必要
になる。これは、ユーザーにとっては非常に使いにく
い。また、書替え時に大きい基板電流が流れることは、
メモリセルの薄いゲート絶縁膜を劣化させる原因ともな
ることが報告されている（例えば、1987年IEDM予稿集pp
544〜547参照）。E2PROMにおいては、このゲート絶縁膜
の劣化はデータ書替え回数の制限やデータ保持特性の劣
化等の信頼性低下の大きい原因となる。
は、次のような問題がある。ドレインまたはソースとチ
ャネル領域の境界が薄いゲート絶縁膜で覆われている表
面耐圧の低いFETMOSにおいては、ドレインまたはソース
に正の高電圧を印加した動作モードで、ドレインから基
板へ流れる基板電流が大きく、書替え時の消費電流が増
大する。そしてこのように書替え時の消費電流が大きい
と、メモリ・チップ内部で高電圧を発生させることが難
しくなり、チップ外部から高電圧を印加することが必要
になる。これは、ユーザーにとっては非常に使いにく
い。また、書替え時に大きい基板電流が流れることは、
メモリセルの薄いゲート絶縁膜を劣化させる原因ともな
ることが報告されている（例えば、1987年IEDM予稿集pp
544〜547参照）。E2PROMにおいては、このゲート絶縁膜
の劣化はデータ書替え回数の制限やデータ保持特性の劣
化等の信頼性低下の大きい原因となる。
FETMOSメモリセルを複数個直列接続してNANDセルを構
成する形式のE2PROMにおいても同様の問題がある。NAND
セル方式では、一括してデータ消去を行い、その後選択
的にデータ書込みを行なう。一括消去の動作は、先ずビ
ット線よりの第１のワード線を接地電位とし、ビット線
に正の高電圧を印加して、その第１のワード線に沿うメ
モリセルの消去を行い、次いで、第１のワード線に正の
高電圧を与え、第２のワード線を接地電位として同様に
第２のワード線に沿うメモリセルの消去を行なう、とい
う動作を繰返す。このとき選択メモリセルでは電荷蓄積
層の電子が基板に放出されるが、同時にドレインから基
板に基板電流が流れる。NANDセルではデータ書替え時に
この様な一括消去の動作を必ず行なうために、基板電流
が大きく流れ、薄いゲート絶縁膜を劣化させることにな
る。このゲート絶縁膜の劣化はデータ保持特性に影響を
与える。例えば、ゲート絶縁膜が劣化して低電界でのリ
ーク電流が大きくなると、読出し動作時等にメモリセル
においてドレイン或いは基板から電荷蓄積層への電子注
入が起り、データ反転が生じる可能性が大きくなる。
成する形式のE2PROMにおいても同様の問題がある。NAND
セル方式では、一括してデータ消去を行い、その後選択
的にデータ書込みを行なう。一括消去の動作は、先ずビ
ット線よりの第１のワード線を接地電位とし、ビット線
に正の高電圧を印加して、その第１のワード線に沿うメ
モリセルの消去を行い、次いで、第１のワード線に正の
高電圧を与え、第２のワード線を接地電位として同様に
第２のワード線に沿うメモリセルの消去を行なう、とい
う動作を繰返す。このとき選択メモリセルでは電荷蓄積
層の電子が基板に放出されるが、同時にドレインから基
板に基板電流が流れる。NANDセルではデータ書替え時に
この様な一括消去の動作を必ず行なうために、基板電流
が大きく流れ、薄いゲート絶縁膜を劣化させることにな
る。このゲート絶縁膜の劣化はデータ保持特性に影響を
与える。例えば、ゲート絶縁膜が劣化して低電界でのリ
ーク電流が大きくなると、読出し動作時等にメモリセル
においてドレイン或いは基板から電荷蓄積層への電子注
入が起り、データ反転が生じる可能性が大きくなる。
（発明が解決しようとする課題） 以上のように従来提案されているFETMOSメモリセルで
のデータ書替え方式では、基板電流が大きく、これが内
部昇圧回路の構成を困難にし、またメモリセルの信頼性
を劣化させるという問題があった。
のデータ書替え方式では、基板電流が大きく、これが内
部昇圧回路の構成を困難にし、またメモリセルの信頼性
を劣化させるという問題があった。
本発明は、この様な問題を解決した，信頼性の高い電
気的書替え可能な不揮発性半導体メモリ装置を提供する
ことを目的とする。
気的書替え可能な不揮発性半導体メモリ装置を提供する
ことを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明は、半導体基板上に電荷蓄積層と制御ゲートが
積層され、電荷蓄積層と基板との間でトンネル電流によ
る電荷の授受を利用して電気的書替えを行なうメモリセ
ルを用いた不揮発性半導体メモリ装置において、消去時
および書込み時共に、ソース，ドレインおよび基板を低
電位に保ち、消去時と書込み時とで制御ゲートに逆極性
の高電圧を印加するようにしたことを特徴とする。
積層され、電荷蓄積層と基板との間でトンネル電流によ
る電荷の授受を利用して電気的書替えを行なうメモリセ
ルを用いた不揮発性半導体メモリ装置において、消去時
および書込み時共に、ソース，ドレインおよび基板を低
電位に保ち、消去時と書込み時とで制御ゲートに逆極性
の高電圧を印加するようにしたことを特徴とする。
（作用） 本発明によれば、消去時、書込み時共にメモリセルの
ドレイン，ソースおよび基板を低電位に保たれる結果、
従来のような大きい基板電流が流れることがない。従っ
て薄いゲート絶縁膜の劣化がなく、信頼性の高い不揮発
性メモリが得られる。また大きい基板電流が流れないか
ら、チップ内部で昇圧電位を得ることが容易になる。
ドレイン，ソースおよび基板を低電位に保たれる結果、
従来のような大きい基板電流が流れることがない。従っ
て薄いゲート絶縁膜の劣化がなく、信頼性の高い不揮発
性メモリが得られる。また大きい基板電流が流れないか
ら、チップ内部で昇圧電位を得ることが容易になる。
（実施例） 本発明の実施例を図面を参照して説明する。以下の実
施例は、ｎチャネルFETMOSを用いたNANDセル方式のE2PR
OMである。メモリセルの電荷蓄積層に電子を注入する動
作と電荷蓄積層の電子を基板に放出させる動作のいずれ
をデータ書込みに対応させ、またデータ消去に対応させ
るかは、“書込み”と“消去”の定義の仕方による。こ
こでは、電荷蓄積層の電子を放出させてしきい値を負方
向に移動させる動作をデータ消去に対応させ、選択的に
基板から電荷蓄積層に電子を注入する場合をデータ書込
みに対応させる。
施例は、ｎチャネルFETMOSを用いたNANDセル方式のE2PR
OMである。メモリセルの電荷蓄積層に電子を注入する動
作と電荷蓄積層の電子を基板に放出させる動作のいずれ
をデータ書込みに対応させ、またデータ消去に対応させ
るかは、“書込み”と“消去”の定義の仕方による。こ
こでは、電荷蓄積層の電子を放出させてしきい値を負方
向に移動させる動作をデータ消去に対応させ、選択的に
基板から電荷蓄積層に電子を注入する場合をデータ書込
みに対応させる。
第１図は、一実施例のメモリセルアレイを示す等価回
路図であり、第２図はその一つのNANDセルを示す平面
図、第３図（ａ）（ｂ）はそのＡ−Ａ′,B−Ｂ′断面
図、第４図は動作説明用のタイミング図、第５図は書込
み動作時の各部電位関係を示す図であり、第６図は読出
し動作時の各部電位関係を示す図である。
路図であり、第２図はその一つのNANDセルを示す平面
図、第３図（ａ）（ｂ）はそのＡ−Ａ′,B−Ｂ′断面
図、第４図は動作説明用のタイミング図、第５図は書込
み動作時の各部電位関係を示す図であり、第６図は読出
し動作時の各部電位関係を示す図である。
先ず、一つのNANDセルに着目してその構成を説明す
る。p-型シリコン基板１に素子分離絶縁膜２で分離され
た領域に、この実施例では８個のメモリセルM1〜M8と２
個の選択トランジスタS1,S3が形成されている。各メモ
リセルは、基板１上に熱酸化膜からなる第１ゲート絶縁
膜３を介して第１層多結晶シリコン膜による浮遊ゲート
４（41〜48）が形成され、この上に第２ゲート絶縁膜５
を介して第２層多結晶シリコン膜による制御ゲート６
（61〜68）が形成されて構成されている。各メモリセル
の浮遊ゲート４が電荷蓄積層である。各メモリセルの制
御ゲート６はそれぞれワード線WL（WL1〜WL8）を構成し
ている。メモリセルのソース，ドレインとなるn+型層９
は隣接するもの同士で共用する形で８個のメモリセルが
直列接続されている。そしてこの実施例では、ドレイン
側，ソース側に選択トランジスタS1,S3が接続されて一
つのNANDセルが構成されている。選択トランジスタS1,S
3のゲート電極49,69および410,610はメモリセルの浮遊
ゲートおよび制御ゲートを構成する第１層，第２層多結
晶シリコン膜を同時にパターニングして得られ、電極49
と69の間および電極410と610の間はワード線方向に所定
間隔でコンタクトしている。全体はCVD絶縁膜７で覆わ
れ、メモリセルに対して選択トランジスタS1のドレイン
であるn+型層にコンタクトするビット線BLとしてのAl配
線８が配設されている。このコンタクト部には、重ねて
ｎ型不純物がドープされている。
る。p-型シリコン基板１に素子分離絶縁膜２で分離され
た領域に、この実施例では８個のメモリセルM1〜M8と２
個の選択トランジスタS1,S3が形成されている。各メモ
リセルは、基板１上に熱酸化膜からなる第１ゲート絶縁
膜３を介して第１層多結晶シリコン膜による浮遊ゲート
４（41〜48）が形成され、この上に第２ゲート絶縁膜５
を介して第２層多結晶シリコン膜による制御ゲート６
（61〜68）が形成されて構成されている。各メモリセル
の浮遊ゲート４が電荷蓄積層である。各メモリセルの制
御ゲート６はそれぞれワード線WL（WL1〜WL8）を構成し
ている。メモリセルのソース，ドレインとなるn+型層９
は隣接するもの同士で共用する形で８個のメモリセルが
直列接続されている。そしてこの実施例では、ドレイン
側，ソース側に選択トランジスタS1,S3が接続されて一
つのNANDセルが構成されている。選択トランジスタS1,S
3のゲート電極49,69および410,610はメモリセルの浮遊
ゲートおよび制御ゲートを構成する第１層，第２層多結
晶シリコン膜を同時にパターニングして得られ、電極49
と69の間および電極410と610の間はワード線方向に所定
間隔でコンタクトしている。全体はCVD絶縁膜７で覆わ
れ、メモリセルに対して選択トランジスタS1のドレイン
であるn+型層にコンタクトするビット線BLとしてのAl配
線８が配設されている。このコンタクト部には、重ねて
ｎ型不純物がドープされている。
各メモリセルでの浮遊ゲート４と基板１間の結合容量
C1は、浮遊ゲート４と制御ゲート６間の結合容量C2に比
べて小さく設定されている。具体的な形状寸法を説明す
れば、浮遊ゲート４および制御ゲート６は共にチャネル
幅１μｍ、従ってメモリセルのチャネル長が１μｍであ
り、浮遊ゲート４は第３図（ｂ）に示すようにフィール
ド領域上両側にそれぞれ１μｍずつ延在させている。第
１ゲート絶縁膜３は110Åの熱酸化膜であり、第２ゲー
ト絶縁膜５は350Åの熱酸化膜である。
C1は、浮遊ゲート４と制御ゲート６間の結合容量C2に比
べて小さく設定されている。具体的な形状寸法を説明す
れば、浮遊ゲート４および制御ゲート６は共にチャネル
幅１μｍ、従ってメモリセルのチャネル長が１μｍであ
り、浮遊ゲート４は第３図（ｂ）に示すようにフィール
ド領域上両側にそれぞれ１μｍずつ延在させている。第
１ゲート絶縁膜３は110Åの熱酸化膜であり、第２ゲー
ト絶縁膜５は350Åの熱酸化膜である。
選択トランジスタS1,S2については、ドレイン側即ち
ビット線側の選択トランジスタS1のチャネル長をソース
側の選択トランジスタS3より長く設定している。これ
は、選択トランジスタS1のパンチスルー防止のためであ
る。接地電位が印加されるソース拡散層はワード線方向
に共通に形成されている。
ビット線側の選択トランジスタS1のチャネル長をソース
側の選択トランジスタS3より長く設定している。これ
は、選択トランジスタS1のパンチスルー防止のためであ
る。接地電位が印加されるソース拡散層はワード線方向
に共通に形成されている。
このように構成されたE2PROMの動作を次に説明する。
第４図は、メモリセルM1〜M8からなるNANDセルに着目し
た時のデータ消去および書込みのタイミング図である。
第４図は、メモリセルM1〜M8からなるNANDセルに着目し
た時のデータ消去および書込みのタイミング図である。
先ず、メモリセルM1〜M8のデータ消去を行なう。この
データ消去は、全てのワード線WLに負の高電圧、この実
施例では−20Vを印加し、他の全ての端子は接地して行
なう。このとき、全てのメモリセルで浮遊ゲートから基
板に電子が放出され、しきい値は例えば−2Vになる。こ
の消去状態のメモリセル・データを“1"とする。この消
去動作では、基板電流はトンネル電流だけであり、ドレ
インに高電圧を印加した場合に比べて著しく小さい。
データ消去は、全てのワード線WLに負の高電圧、この実
施例では−20Vを印加し、他の全ての端子は接地して行
なう。このとき、全てのメモリセルで浮遊ゲートから基
板に電子が放出され、しきい値は例えば−2Vになる。こ
の消去状態のメモリセル・データを“1"とする。この消
去動作では、基板電流はトンネル電流だけであり、ドレ
インに高電圧を印加した場合に比べて著しく小さい。
データ書込み（“0"書込み）は、しきい値が小さくな
ったメモリセルに対して、選択的にビット線BLから遠い
方から順に浮遊ゲートに電子注入を行なってしきい値を
正方向に移動させることにより行なう。第５図は、メモ
リセルM8からM6までの書込み動作の各部電位関係を示し
ている。先ず、メモリセルM8への書込みは、ワード線WL
1〜WL7に中間電位（＝9V）を与え、ビット線側の選択ト
ランジスタS1のゲート制御線SD1とメモリセルM8の制御
ゲートにつながるワード線WL8に正の高電圧（＝18V）を
与え、ソース側の選択トランジスタS3の制御線SS1は低
電位（＝0V）とする。このとき、ビット線BLに低電位
（＝0V）が与えられると、メモリセルM8の基板およびド
レインと浮遊ゲート間に高電界がかかり、トンネル電流
により浮遊ゲートに電子が注入される。この結果メモリ
セルM8は、しきい値が正方向に移動して例えばしきい値
2Vの“0"書込み状態となる。このとき他のメモリセルM1
〜M7では、制御ゲートと基板間は中間電位による弱い電
界しかかからず、消去状態を保つ。次にメモリセルM7へ
の“0"書込みは、高電圧をワード線WL7に与え、これよ
りビット線側のワード線WL1〜WL6は中間電位とし、既に
書込みがなされたメモリセルM8の制御ゲートにつながる
ワード線WL8は低電位（＝0V）または中間電位とする。
これにより、ビット線BLに低電位＝0V）を与えたとき、
メモリセルM7で同様に浮遊ゲートに電子注入が生じて
“0"書込みがなされる。以下、同様にして順次メモリセ
ルM6,M5,…の書込みを行なう。
ったメモリセルに対して、選択的にビット線BLから遠い
方から順に浮遊ゲートに電子注入を行なってしきい値を
正方向に移動させることにより行なう。第５図は、メモ
リセルM8からM6までの書込み動作の各部電位関係を示し
ている。先ず、メモリセルM8への書込みは、ワード線WL
1〜WL7に中間電位（＝9V）を与え、ビット線側の選択ト
ランジスタS1のゲート制御線SD1とメモリセルM8の制御
ゲートにつながるワード線WL8に正の高電圧（＝18V）を
与え、ソース側の選択トランジスタS3の制御線SS1は低
電位（＝0V）とする。このとき、ビット線BLに低電位
（＝0V）が与えられると、メモリセルM8の基板およびド
レインと浮遊ゲート間に高電界がかかり、トンネル電流
により浮遊ゲートに電子が注入される。この結果メモリ
セルM8は、しきい値が正方向に移動して例えばしきい値
2Vの“0"書込み状態となる。このとき他のメモリセルM1
〜M7では、制御ゲートと基板間は中間電位による弱い電
界しかかからず、消去状態を保つ。次にメモリセルM7へ
の“0"書込みは、高電圧をワード線WL7に与え、これよ
りビット線側のワード線WL1〜WL6は中間電位とし、既に
書込みがなされたメモリセルM8の制御ゲートにつながる
ワード線WL8は低電位（＝0V）または中間電位とする。
これにより、ビット線BLに低電位＝0V）を与えたとき、
メモリセルM7で同様に浮遊ゲートに電子注入が生じて
“0"書込みがなされる。以下、同様にして順次メモリセ
ルM6,M5,…の書込みを行なう。
“1"データ書込みは、ビット線BLに中間電位を与えて
浮遊ゲートへの電子注入を防止すること、即ち消去状態
を保つことにより、行われる。また、ビット線BL1につ
ながるメモリセルM1〜M8へのデータ書込みの間、同じワ
ード線WL1〜WL8で制御される他のビット線のメモリセル
にたいしても、同様にデータに応じてビット線電位を与
えることにより、データ書込みを行なうことができる。
浮遊ゲートへの電子注入を防止すること、即ち消去状態
を保つことにより、行われる。また、ビット線BL1につ
ながるメモリセルM1〜M8へのデータ書込みの間、同じワ
ード線WL1〜WL8で制御される他のビット線のメモリセル
にたいしても、同様にデータに応じてビット線電位を与
えることにより、データ書込みを行なうことができる。
第６図は、読出し動作時の電位関係を一つのNANDセル
に付いて示している。この例はメモリセルM3のデータ読
出しを行なう場合である。選択メモリセルM3につながる
ワード線WL3に低電位（＝0V）を与え、選択トランジス
タS1,S3の制御線および残り全てのワード線に読出し電
圧（＝5V）を与える。これにより、メモリセルM3がしき
い値が高い“0"状態では電流が流れず、しきい値の低い
“1"状態では電流が流れる。
に付いて示している。この例はメモリセルM3のデータ読
出しを行なう場合である。選択メモリセルM3につながる
ワード線WL3に低電位（＝0V）を与え、選択トランジス
タS1,S3の制御線および残り全てのワード線に読出し電
圧（＝5V）を与える。これにより、メモリセルM3がしき
い値が高い“0"状態では電流が流れず、しきい値の低い
“1"状態では電流が流れる。
以上のようにしてこの実施例では、正負の高電圧を用
いることでメモリセルのソース，ドレインおよび基板に
は高電圧がかからないようにしている。従って基板電流
はトンネル電流のみとなり、薄いゲート絶縁膜の劣化が
防止される。また、ドレインに印加される電圧はデータ
書込み時の中間電位のみであるから、ドレイン側に設け
られる選択トランジスタのゲート長を従来よりも短くす
ることができる。これは、メモリセルの高集積化に有利
である。
いることでメモリセルのソース，ドレインおよび基板に
は高電圧がかからないようにしている。従って基板電流
はトンネル電流のみとなり、薄いゲート絶縁膜の劣化が
防止される。また、ドレインに印加される電圧はデータ
書込み時の中間電位のみであるから、ドレイン側に設け
られる選択トランジスタのゲート長を従来よりも短くす
ることができる。これは、メモリセルの高集積化に有利
である。
ところで、ワード線に正，負の高電圧を印加するため
には、セルアレイの周辺にｐチャネルMOSトランジスタ
を必要とするだけでなく、正，負電圧の供給を切替えを
行なうための回路的な工夫も必要である。この周辺回路
部の説明を第１図に従って説明する。
には、セルアレイの周辺にｐチャネルMOSトランジスタ
を必要とするだけでなく、正，負電圧の供給を切替えを
行なうための回路的な工夫も必要である。この周辺回路
部の説明を第１図に従って説明する。
第１図に示すように、NANDセルアレイ11のワード線配
列の右側にｎ型ウェル121が形成され、この中に各ワー
ド線WLに接続される第１のｐチャネルMOSトランジスタ
群131が配列形成される。NANDセルアレイ11の左側にも
同様にｎ型ウェル122が形成され、ここに各ワード線WL
に接続される第２のｐチャネルMOSトランジスタ132が配
列形成される。第１のｐチャネルMOSトランジスタ群131
は、データ消去時にNANDセルアレイ11内の少なくとも一
つのブロックのワード線に負の高電圧を印加するための
ものであり、ソース（またはドレイン）はそれぞれのワ
ード線につながり、ドレイン（またはソース）およびゲ
ートは少なくとも一つのNANDセルブロック（図の場合、
８×1024ビットのブロック）毎にそれぞれ共通に信号線
CGEおよびSCG1に接続されている。ｎ型ウェル121には、
ウェル電位制御信号線HW1が接続されている。第２のｐ
チャネルMOSトランジスタ群132は、第１のｐチャネルMO
Sトランジスタ群131側からNANDセルアレイ11に負の高電
圧を印加した時にこれがｎチャネルMOSトランジスタか
らなるデコーダ回路14側に伝わるのを阻止するために設
けられている。デコーダ回路14からの正電圧はこの第１
のｐチャネルMOSトランジスタ群132を通してNANDセルア
レイ11に伝達される。この様なスイッチング機能を発揮
させるべく、ｎ型ウェル122および第２のｐチャネルMOS
トランジスタ群132のゲートはそれぞれ制御信号線HW2お
よびSCG2に接続され、これらに必要な制御信号が与えら
れるようになっている。
列の右側にｎ型ウェル121が形成され、この中に各ワー
ド線WLに接続される第１のｐチャネルMOSトランジスタ
群131が配列形成される。NANDセルアレイ11の左側にも
同様にｎ型ウェル122が形成され、ここに各ワード線WL
に接続される第２のｐチャネルMOSトランジスタ132が配
列形成される。第１のｐチャネルMOSトランジスタ群131
は、データ消去時にNANDセルアレイ11内の少なくとも一
つのブロックのワード線に負の高電圧を印加するための
ものであり、ソース（またはドレイン）はそれぞれのワ
ード線につながり、ドレイン（またはソース）およびゲ
ートは少なくとも一つのNANDセルブロック（図の場合、
８×1024ビットのブロック）毎にそれぞれ共通に信号線
CGEおよびSCG1に接続されている。ｎ型ウェル121には、
ウェル電位制御信号線HW1が接続されている。第２のｐ
チャネルMOSトランジスタ群132は、第１のｐチャネルMO
Sトランジスタ群131側からNANDセルアレイ11に負の高電
圧を印加した時にこれがｎチャネルMOSトランジスタか
らなるデコーダ回路14側に伝わるのを阻止するために設
けられている。デコーダ回路14からの正電圧はこの第１
のｐチャネルMOSトランジスタ群132を通してNANDセルア
レイ11に伝達される。この様なスイッチング機能を発揮
させるべく、ｎ型ウェル122および第２のｐチャネルMOS
トランジスタ群132のゲートはそれぞれ制御信号線HW2お
よびSCG2に接続され、これらに必要な制御信号が与えら
れるようになっている。
この様に構成された周辺回路部の動作を次に説明す
る。先ず、データ消去時には、CGE＝−20V,SCG1＝−25
V,HW1,HW2およびSCG2にはVCC＝5Vを与える。このとき第
１のｐチャネルMOSトランジスタ群121はオン，第２のｐ
チャネルMOSトランジスタ群122はオフである。SCG1に与
える負電圧を−25Vとしているのは、CGE＝−20Vをしき
い値電圧分の降下なくワード線に転送するためである。
これにより、NANDセルアレイ11のワード線WLには−20V
が転送され、前述したように全てのメモリセル、いまの
例では8192ビットのメモリセルが消去される。
る。先ず、データ消去時には、CGE＝−20V,SCG1＝−25
V,HW1,HW2およびSCG2にはVCC＝5Vを与える。このとき第
１のｐチャネルMOSトランジスタ群121はオン，第２のｐ
チャネルMOSトランジスタ群122はオフである。SCG1に与
える負電圧を−25Vとしているのは、CGE＝−20Vをしき
い値電圧分の降下なくワード線に転送するためである。
これにより、NANDセルアレイ11のワード線WLには−20V
が転送され、前述したように全てのメモリセル、いまの
例では8192ビットのメモリセルが消去される。
データ書込み時は、例えばワード線WL8に沿うメモリ
セルM8に書込む場合を例にとると、CGE＝5V,SCG1,HW1お
よびHW2を18Vとし、SCG2＝0Vとする。そしてワード線WL
1〜WL7へのデコーダ出力を9V,ワード線WL8へのデコーダ
出力を18Vとする。このとき、第１のｐチャネルMOSトラ
ンジスタ群121はオフ、第２のｐチャネルMOSトランジス
タ群122はオンとなり、第２のｐチャネルMOSトランジス
タ群122を介してワード線WL1〜WL7に9V,ワード線WL8に1
8Vが与えられる。ビット線およびその他の制御線には先
に説明したデータ書込み時と同様にそれぞれ必要な電位
が与えられる。これにより、データ書込みがなされる。
セルM8に書込む場合を例にとると、CGE＝5V,SCG1,HW1お
よびHW2を18Vとし、SCG2＝0Vとする。そしてワード線WL
1〜WL7へのデコーダ出力を9V,ワード線WL8へのデコーダ
出力を18Vとする。このとき、第１のｐチャネルMOSトラ
ンジスタ群121はオフ、第２のｐチャネルMOSトランジス
タ群122はオンとなり、第２のｐチャネルMOSトランジス
タ群122を介してワード線WL1〜WL7に9V,ワード線WL8に1
8Vが与えられる。ビット線およびその他の制御線には先
に説明したデータ書込み時と同様にそれぞれ必要な電位
が与えられる。これにより、データ書込みがなされる。
読出し時は、SCG1,HW1,HW2およびCGEを5Vとし、SCG2
＝−5Vとする。これにより、第１のｐチャネルMOSトラ
ンジスタ群121はオフ、第２のｐチャネルMOSトランジス
タ群122はオン状態となる。デコーダからのワード線へ
の出力は、前述のように選択ワード線に対応して0V,そ
れ以外は5Vとする。これにより、選択ワード線に沿った
メモリセルのデータが読み出される。SCG2を−5Vにして
いるのは、0Vをしきい値降下なくワード線に転送するた
めである。
＝−5Vとする。これにより、第１のｐチャネルMOSトラ
ンジスタ群121はオフ、第２のｐチャネルMOSトランジス
タ群122はオン状態となる。デコーダからのワード線へ
の出力は、前述のように選択ワード線に対応して0V,そ
れ以外は5Vとする。これにより、選択ワード線に沿った
メモリセルのデータが読み出される。SCG2を−5Vにして
いるのは、0Vをしきい値降下なくワード線に転送するた
めである。
このようにして、NANDセルアレイの両側にｐチャネル
MOSトランジスタ群を配置することにより、ワード線に
対して正および負の高電圧を支障なく供給することがで
きる。
MOSトランジスタ群を配置することにより、ワード線に
対して正および負の高電圧を支障なく供給することがで
きる。
［発明の効果］ 以上述べたように本発明によれば、正，負の高電圧を
ワード線に与えてデータ書込みおよび消去を行なうた
め、従来方式に比べて基板電流が少なくなり、薄いゲー
ト絶縁膜の劣化が抑制されて不揮発性メモリの信頼性向
上が図られる。また基板電流が少ないので、チップ内部
に昇圧回路を構成することが容易になる。
ワード線に与えてデータ書込みおよび消去を行なうた
め、従来方式に比べて基板電流が少なくなり、薄いゲー
ト絶縁膜の劣化が抑制されて不揮発性メモリの信頼性向
上が図られる。また基板電流が少ないので、チップ内部
に昇圧回路を構成することが容易になる。
第１図は本発明の一実施例のE2PROMの要部構成を示す等
価回路図、第２図はその一つのNANDセル部の構成を示す
平面図、第３図（ａ）（ｂ）は第２図のＡ−Ａ′および
Ｂ−Ｂ′断面図、第４図はこの実施例のE2PROMの動作を
説明するためのタイミング図、第５図はデータ書込み時
の各部電位関係を示す図、第６図はデータ読出し時の各
部電位関係を示す図である。 11……NANDセルアレイ、121,122……ｎ型ウェル、131…
…第１のｐチャネルMOSトランジスタ群、132……第２の
ｐチャネルMOSトランジスタ群、14……デコーダ回路、M
1〜M8……メモリセル、WL1〜WL8……ワード線、BL……
ビット線、１……ｐ型シリコン基板、２……素子分離絶
縁膜、３……第１ゲート絶縁膜、４……浮遊ゲート、５
……第２ゲート絶縁膜、６……制御ゲート。
価回路図、第２図はその一つのNANDセル部の構成を示す
平面図、第３図（ａ）（ｂ）は第２図のＡ−Ａ′および
Ｂ−Ｂ′断面図、第４図はこの実施例のE2PROMの動作を
説明するためのタイミング図、第５図はデータ書込み時
の各部電位関係を示す図、第６図はデータ読出し時の各
部電位関係を示す図である。 11……NANDセルアレイ、121,122……ｎ型ウェル、131…
…第１のｐチャネルMOSトランジスタ群、132……第２の
ｐチャネルMOSトランジスタ群、14……デコーダ回路、M
1〜M8……メモリセル、WL1〜WL8……ワード線、BL……
ビット線、１……ｐ型シリコン基板、２……素子分離絶
縁膜、３……第１ゲート絶縁膜、４……浮遊ゲート、５
……第２ゲート絶縁膜、６……制御ゲート。
Claims (4)
- 【請求項１】半導体基板上に電荷蓄積層と制御ゲートが
積層され、電荷蓄積層と基板との間の電荷の授受により
データ書替えを行なうメモリセルを配列して構成される
不揮発性半導体メモリ装置において、選択メモリセルの
制御ゲートに負の高電圧を印加し、ソース，ドレインお
よび基板を低電位として電荷蓄積層の電子を基板に放出
させる消去モードと、選択メモリセルの制御ゲートに正
の高電圧を印加し、ソース，ドレインおよび基板を低電
位として基板から電荷蓄積層に電子を注入する書込みモ
ードとを有することを特徴とする不揮発性半導体メモリ
装置。 - 【請求項２】半導体基板上に電荷蓄積層と制御ゲートが
積層され、電荷蓄積層と基板との間の電荷の授受により
データ書替えを行なうメモリセルが複数個ずつ直列接続
されてNANDセルを構成してマトリクス配列され、各NAND
セルの一端部のドレインがビット線に接続され、各メモ
リセルの制御ゲートがワード線に接続されて構成される
不揮発性半導体メモリ装置において、選択されたNANDセ
ル内の全てのワード線に負の高電圧を印加し、ビット線
を低電位として電荷蓄積層の電子を基板に放出させる消
去モードと、選択されたワード線に正の高電圧を印加
し、選択されたビット線を低電位とし、非選択のワード
線および非選択のビット線を正の中間電位として、選択
されたメモリセルで基板から電荷蓄積層に電子を注入す
る書込みモードとを有することを特徴とする不揮発性半
導体メモリ装置。 - 【請求項３】NANDセルアレイのワード線配列の一方の端
部に、各ワード線に接続される第１のｐチャネルMOSト
ランジスタ群が配置され、他方の端部に各ワード線に接
続される第２のｐチャネルMOSトランジスタ群が配置さ
れ、第１のｐチャネルMOSトランジスタ群をオン，第２
のｐチャネルMOSトランジスタ群をオフとして、第１の
ｐチャネルMOSトランジスタ群を介してワード線に負の
高電圧を印加し、第１のｐチャネルMOSトランジスタ群
をオフとし，第２のｐチャネルMOSトランジスタ群を選
択的にオンとして、第２のｐチャネルMOSトランジスタ
群を介してワード線に正電圧または接地電位を与えるよ
うにしたことを特徴とする請求項２記載の不揮発性半導
体メモリ装置。 - 【請求項４】メモリセルは、電荷蓄積層と基板間のゲー
ト絶縁膜がチャネル領域全面に亙って薄いトンネル絶縁
膜である請求項1,2または３のいずれかに記載の不揮発
性半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4240489A JP2804066B2 (ja) | 1989-02-22 | 1989-02-22 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4240489A JP2804066B2 (ja) | 1989-02-22 | 1989-02-22 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02223097A JPH02223097A (ja) | 1990-09-05 |
| JP2804066B2 true JP2804066B2 (ja) | 1998-09-24 |
Family
ID=12635132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4240489A Expired - Lifetime JP2804066B2 (ja) | 1989-02-22 | 1989-02-22 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2804066B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2794974B2 (ja) * | 1991-04-10 | 1998-09-10 | 日本電気株式会社 | 不揮発性半導体記憶装置の起動方法 |
| JPH05102438A (ja) * | 1991-10-04 | 1993-04-23 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH05174588A (ja) * | 1991-12-19 | 1993-07-13 | Nec Corp | 不揮発性半導体記憶装置のデータ消去方法 |
| JP2871355B2 (ja) * | 1992-11-13 | 1999-03-17 | 日本電気株式会社 | 不揮発性半導体記憶装置のデータ消去方法 |
| JPH06291327A (ja) * | 1993-04-05 | 1994-10-18 | Nec Corp | 半導体不揮発性メモリ |
| JP2725575B2 (ja) * | 1993-10-28 | 1998-03-11 | 日本電気株式会社 | 不揮発性半導体記憶装置とその書き込み特性回復方法 |
| KR100474201B1 (ko) * | 2002-05-17 | 2005-03-08 | 주식회사 하이닉스반도체 | 낸드형 플래시 메모리의 워드 라인 디코더 |
| US7551492B2 (en) * | 2006-03-29 | 2009-06-23 | Mosaid Technologies, Inc. | Non-volatile semiconductor memory with page erase |
| JP2013058276A (ja) | 2011-09-07 | 2013-03-28 | Toshiba Corp | 半導体記憶装置 |
-
1989
- 1989-02-22 JP JP4240489A patent/JP2804066B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02223097A (ja) | 1990-09-05 |
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Legal Events
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