JP2861717B2 - BiCMOS circuit - Google Patents
BiCMOS circuitInfo
- Publication number
- JP2861717B2 JP2861717B2 JP5056642A JP5664293A JP2861717B2 JP 2861717 B2 JP2861717 B2 JP 2861717B2 JP 5056642 A JP5056642 A JP 5056642A JP 5664293 A JP5664293 A JP 5664293A JP 2861717 B2 JP2861717 B2 JP 2861717B2
- Authority
- JP
- Japan
- Prior art keywords
- bipolar transistor
- npn
- electrode connected
- type
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明はＢｉＣＭＯＳ回路に関
し、特に３．３Ｖ以下の低電源電圧でもＣＭＯＳ回路に
比べ高速動作が可能で、従来のＢｉＣＭＯＳ回路より高
速動作する新しいＢｉＣＭＯＳ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a BiCMOS circuit, and more particularly to a new BiCMOS circuit which can operate at a higher speed than a CMOS circuit even at a low power supply voltage of 3.3 V or less and operates at a higher speed than a conventional BiCMOS circuit.
【０００２】[0002]
【従来の技術】現在最も広く使われているＳｉ−ＬＳＩ
のＢｉＣＭＯＳ回路の基本回路を示す図７を参照する
と、従来のＢｉＣＭＯＳ回路は、バイポーラトランジス
タ（以下ＢＪＴと略す）の持つ高速性と、ＭＯＳＦＥＴ
を用いたＣＭＯＳ回路の持つ高集積、低消費電力性を両
立させる回路として注目されている。図８に示す従来の
ＢｉＣＭＯＳ回路と図９に示すＢｉＮＭＯＳ回路の両者
を総称してここではＢｉＣＭＯＳ回路と呼ぶ。2. Description of the Related Art Currently most widely used Si-LSI
Referring to FIG. 7 showing a basic circuit of a BiCMOS circuit of the related art, a conventional BiCMOS circuit has a high speed characteristic of a bipolar transistor (hereinafter abbreviated as BJT) and a MOSFET.
It is attracting attention as a circuit that achieves both high integration and low power consumption of a CMOS circuit that uses CMOS. Both the conventional BiCMOS circuit shown in FIG. 8 and the BiNMOS circuit shown in FIG. 9 are collectively referred to herein as a BiCMOS circuit.
【０００３】図７を参照すると、このＢｉＣＭＯＳ回路
の基本動作は、Ｐ−ＭＯＳＦＥＴ７０のドレイン電流Ｉ
ｄによりＢＪＴ７３のベースノードをターンオン電圧Ｖ
F 以上になるように充電し、ＢＪＴ７３をＯＮ（導通）
させ、また、ｎ−ＭＯＳＦＥＴ７１のドレイン電流Ｉｄ
によりＢＪＴ７３のベースノードをＶF 以下になるよう
に放電させることによりＢＪＴ７３をＯＦＦ（非導通）
させ、ＢＪＴ７３の負荷駆動能力の大きい特性を利用し
て、高速に負荷容量の充放電を行なうことにある。[0003] Referring to FIG. 7, the basic operation of this BiCMOS circuit is based on the drain current I of a P-MOSFET 70.
d turns the base node of the BJT 73 on with the turn-on voltage V
Charge so that it becomes F or more, and turn on BJT73 (conduction)
And the drain current Id of the n-MOSFET 71
OFF the BJT73 by discharging the base node of BJT73 to be less than V F by (non-conducting)
Another object of the present invention is to charge and discharge the load capacity at high speed by utilizing the characteristic of the BJT 73 having a large load driving capability.
【０００４】外部負荷容量ＣＬを充放電する時のＢｉＣ
ＭＯＳ回路の遅延時間τｐｄは τｐｄ＝（ＣEB・ＶF ）／Ｉｄ＋（１／２）・（ＣＬ・ＶＣＣ）／Ｉｃ…（１） と表わせる。ここで ＣEB；バイポーラトランジスタ７３のエミッタ・ベース
間の容量 ＶF ；バイポーラトランジスタ３のターンオン電圧 Ｉｄ；ＭＯＳＦＥＴ７０およびＭＯＳＦＥＴ７１のドレ
イン電流 ＣＬ；外部負荷容量 ＶＣＣ；高電位電源電圧 Ｉｃ；バイポーラトランジスタ７３のコレクタ電流 式（１）の第１項はＢｉＣＭＯＳ回路の自己遅延時間を
示し、前述のＭＯＳＦＥＴ７０および７１がＢＪＴ７３
をターンオン・ターンオフさせるための時間である。式
（１）の第２項はＢＪＴ７３が外部負荷容量ＣＬを充放
電させる時間である。ＢＪＴ７３のターンオン電圧ＶF
はベースを構成する半導体のバンドギャップでほぼ決定
されるため、シリコンのバイポーラトランジスタを想定
すると約０．８Ｖの値になる。またエミッタ・ベース間
容量ＣEBは、バイポーラトランジスタ７３のエミッタ面
積ＡＥにより決定される。BiC when charging / discharging external load capacitance CL
The delay time τpd of the MOS circuit can be expressed as follows: τpd = (C EB · V F ) / Id + (１ ／) · (CL · VCC) / Ic (1) Here C EB; collector of the bipolar transistor 73; the drain current of the MOSFET70 and MOSFET 71 CL;; turn-on voltage Id of the bipolar transistor 3; volume V F between the emitter and base of the bipolar transistor 73 the external load capacitance VCC; high-potential power supply voltage Ic The first term of the current equation (1) indicates the self-delay time of the BiCMOS circuit.
It is time to turn on and off. The second term in equation (1) is the time during which the BJT 73 charges and discharges the external load capacitance CL. Turn-on voltage V F of BJT73
Is substantially determined by the bandgap of the semiconductor constituting the base, so that the value is about 0.8 V assuming a silicon bipolar transistor. The emitter-base capacitance C EB is determined by the emitter area AE of the bipolar transistor 73.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、この従
来のＢｉＣＭＯＳ回路は、電源電圧が低下するとその論
理振幅は低下し、その入力段であるＭＯＳＦＥＴのソー
ス・ゲート間電圧ＶＳＧが低下してＭＯＳＦＥＴのドレ
イン電流Ｉｄが減少する。すなわち式（１）の第１項が
増大することによりＢｉＣＭＯＳ回路の遅延時間τｐｄ
は増大する。一方、式（１）の第２項はバイポーラトラ
ンジスタの特性と外部負荷に依存し、電源電圧からの依
存性は少ない。However, in this conventional BiCMOS circuit, when the power supply voltage is reduced, the logic amplitude is reduced, and the source-gate voltage VSG of the MOSFET which is the input stage is reduced, so that the drain of the MOSFET is drained. The current Id decreases. That is, when the first term of the equation (1) increases, the delay time τpd of the BiCMOS circuit increases.
Increases. On the other hand, the second term in the equation (1) depends on the characteristics of the bipolar transistor and the external load, and is less dependent on the power supply voltage.
【０００６】この結果、特に電源電圧が３．３Ｖ以下の
低電圧で遅延時間が増大してしまう問題点があった。As a result, there is a problem that the delay time increases particularly when the power supply voltage is as low as 3.3 V or less.
【０００７】本発明の目的は、３．３Ｖ以下の低電源電
圧でも充分高速動作するＢｉＣＭＯＳ回路を提供するこ
とにある。An object of the present invention is to provide a BiCMOS circuit which operates at a sufficiently high speed even with a low power supply voltage of 3.3 V or less.
【０００８】[0008]
【課題を解決するための手段】本発明のＢｉＣＭＯＳ回
路は、バイポーラトランジスタのベース電極に電界効果
トランジスタのソース電極またはドレイン電極を接続
し、前記バイポーラトランジスタが導通状態では前記電
界効果トランジスタが非導通状態であり、前記バイポー
ラトランジスタが非導通状態では前記電界効果トランジ
スタが導通状態である様に前記バイポーラトランジスタ
のエミッタ電極およびコレクタ電極ならびに前記電界効
果トランジスタのソース電極およびドレイン電極および
ゲート電極の各電位を設定するＢｉＣＭＯＳ回路におい
て、前記電界効果トランジスタのターンオン電圧を前記
バイポーラトランジスタのターンオン電圧より小さく設
定し、さらに前記バイポーラトランジスタの非導通状態
のとき前記バイポーラトランジスタのベース電位を前記
バイポーラトランジスタのエミッタ電位より前記電界効
果トランジスタのターンオン電圧分以上の電位差を有す
る電位レベルに保つ構成である。According to a BiCMOS circuit of the present invention, a source electrode or a drain electrode of a field effect transistor is connected to a base electrode of a bipolar transistor, and the field effect transistor is turned off when the bipolar transistor is turned on. When the bipolar transistor is non-conductive, the potentials of the emitter electrode and the collector electrode of the bipolar transistor and the potentials of the source electrode, the drain electrode, and the gate electrode of the bipolar transistor are set so that the field-effect transistor is conductive. In the BiCMOS circuit, the turn-on voltage of the field-effect transistor is set lower than the turn-on voltage of the bipolar transistor, and when the bipolar transistor is in a non-conductive state, the bipolar transistor is turned off. It is configured to maintain the base voltage of the transistor to the potential level having a turn-on voltage of more than the potential difference of the field effect transistor from the emitter potential of the bipolar transistor.
【０００９】また、前記バイポーラトランジスタはその
コレクタ電極を負荷を介して高電位電源端子に接続しそ
のベース電極を入力端子に接続しそのエミッタ電極を低
電位電源端子に接続するｎｐｎ型バイポーラトランジス
タであり、前記電界効果トランジスタはそのソース電極
およびそのゲート電極のそれぞれを前記入力端子に接続
しそのドレイン電極を前記低電位電源端子に接続するＰ
型電界効果トランジスタである構成とすることもでき
る。The bipolar transistor is an npn-type bipolar transistor having a collector electrode connected to a high potential power supply terminal via a load, a base electrode connected to an input terminal, and an emitter electrode connected to a low potential power supply terminal. The field effect transistor has its source electrode and its gate electrode connected to the input terminal, and its drain electrode connected to the low potential power supply terminal.
It may be configured to be a field effect transistor.
【００１０】またさらに、前記バイポーラトランジスタ
はそのエミッタ電極を高電位電源端子に接続しそのベー
ス電極を入力端子に接続しそのコレクタ電極を負荷を介
して低電位電源端子に接続するｐｎｐ型バイポーラトラ
ンジスタであり、前記電界効果トランジスタはそのソー
ス電極およびそのゲート電極のそれぞれを前記入力端子
に接続しそのドレイン電極を前記高電位電源端子に接続
するｎ型電界効果トランジスタである構成とすることも
できる。Still further, the bipolar transistor is a pnp type bipolar transistor having an emitter electrode connected to a high potential power supply terminal, a base electrode connected to an input terminal, and a collector electrode connected to a low potential power supply terminal via a load. The field effect transistor may be an n-type field effect transistor having its source electrode and its gate electrode connected to the input terminal and its drain electrode connected to the high potential power supply terminal.
【００１１】さらに、本発明の他のＢｉＣＭＯＳ回路
は、コレクタ電極を高電位電源端子に接続しエミッタ電
極を出力端子に接続する第１のｎｐｎ型バイポーラトラ
ンジスタと、ソース電極を前記高電位電源端子に接続し
ゲート電極を入力端子に接続しドレイン電極を前記第１
のｎｐｎ型バイポーラトランジスタのベース電極に接続
する第１のＰ型電界効果トランジスタと、ソース電極を
前記第１のｎｐｎ型バイポーラトランジスタのベース電
極に接続しゲート電極を前記出力端子に接続しドレイン
電極を低電位電源端子に接続する第２のＰ型電界効果ト
ランジスタと、コレクタ電極を前記出力端子に接続しエ
ミッタ電極を前記低電位電源端子に接続する第２のｎｐ
ｎ型バイポーラトランジスタと、ソース電極を前記第２
のｎｐｎ型バイポーラトランジスタのベース電極に接続
しゲート電極を前記入力端子に接続しドレイン電極を前
記出力端子に接続する第１のｎ型電界効果トランジスタ
と、ソース電極を前記第２のｎｐｎ型バイポーラトラン
ジスタのベース電極に接続しゲート電極を前記入力端子
に接続しドレイン電極を前記低電位電源端子に接続する
第３のＰ型電界効果トランジスタとを有し、前記第２の
Ｐ型電界効果トランジスタのターンオン電圧を前記第１
のｎｐｎ型バイポーラトランジスタのターンオン電圧よ
り小さく設定し前記第１のｎｐｎ型バイポーラトランジ
スタの非導通状態のとき前記第１のｎｐｎ型バイポーラ
トランジスタのベース電位を前記第１のｎｐｎ型バイポ
ーラトランジスタのエミッタ電位より前記第２のＰ型電
界効果トランジスタのターンオン電圧分高い電位レベル
に保ち、前記第３のＰ型電界効果トランジスタのターン
オン電圧を前記第２のｎｐｎ型バイポーラトランジスタ
のターンオン電圧より小さく設定し前記第２のｎｐｎ型
バイポーラトランジスタの非導通状態のとき前記第２の
ｎｐｎ型バイポーラトランジスタのベース電位を前記第
２のｎｐｎ型バイポーラトランジスタのエミッタ電位よ
り前記第３のＰ型電界効果トランジスタのターンオン電
圧分高い電位レベルに保つ構成である。また、本発明の
さらに他のＢｉＣＭＯＳ回路は、コレクタ電極を高電位
電源端子に接続しエミッタ電極を出力端子に接続する第
１のｎｐｎ型バイポーラトランジスタと、ソース電極を
前記高電位電源端子に接続しゲート電極を入力端子に接
続しドレイン電極を前記第１のｎｐｎ型バイポーラトラ
ンジスタのベース電極に接続する第１のＰ型電界効果ト
ランジスタと、ドレイン電極を前記第１のｎｐｎ型バイ
ポーラトランジスタのベース電極に接続しゲート電極を
前記入力端子に接続する第１のｎ型電界効果トランジス
タと、ドレイン電極およびゲート電極のそれぞれを前記
第１のｎ型電界効果トランジスタのソース電極に接続し
ソース電極を低電位電源端子に接続する第２のｎ型電界
効果トランジスタと、コレクタ電極を前記出力端子に接
続しエミッタ電極を前記低電位電源端子に接続する第２
のｎｐｎ型バイポーラトランジスタと、ソース電極を前
記第２のｎｐｎ型バイポーラトランジスタのベース電極
に接続しゲート電極を前記入力端子に接続しドレイン電
極を前記出力端子に接続する第３のｎ型電界効果トラン
ジスタと、ソース電極を前記第２のｎｐｎ型バイポーラ
トランジスタのベース電極に接続しゲート電極を前記入
力端子に接続しドレイン電極を前記低電位電源端子に接
続する第２のＰ型電界効果トランジスタとを有し、前記
第２のｎ型電界効果トランジスタのターンオン電圧を前
記第１のｎｐｎ型バイポーラトランジスタのターンオン
電圧より小さく設定し前記第１のｎｐｎ型バイポーラト
ランジスタの非導通状態のとき前記第１のｎｐｎ型バイ
ポーラトランジスタのベース電位を前記第１のｎｐｎ型
バイポーラトランジスタのエミッタ電位より前記第２の
ｎ型電界効果トランジスタのターンオン電圧分高い電位
レベルに保ち、前記第２のＰ型電界効果トランジスタの
ターンオン電圧を前記第２のｎｐｎ型バイポーラトラン
ジスタのターンオン電圧より小さく設定し前記第２のｎ
ｐｎ型バイポーラトランジスタの非導通状態のとき前記
第２のｎｐｎ型バイポーラトランジスタのベース電位を
前記第２のｎｐｎ型バイポーラトランジスタのエミッタ
電位より前記第２のＰ型電界効果トランジスタのターン
オン電圧分高い電位レベルに保つ構成である。Further, another BiCMOS circuit of the present invention comprises a first npn bipolar transistor having a collector electrode connected to a high potential power supply terminal and an emitter electrode connected to an output terminal, and a source electrode connected to the high potential power supply terminal. Connect the gate electrode to the input terminal and connect the drain electrode to the first
A first P-type field-effect transistor connected to the base electrode of the npn-type bipolar transistor, a source electrode connected to the base electrode of the first npn-type bipolar transistor, a gate electrode connected to the output terminal, and a drain electrode connected to the output terminal. A second P-type field-effect transistor connected to a low-potential power supply terminal, and a second np connecting a collector electrode to the output terminal and an emitter electrode to the low-potential power terminal.
an n-type bipolar transistor and a source electrode connected to the second
A first n-type field effect transistor having a gate electrode connected to the input terminal, a drain electrode connected to the output terminal, and a source electrode connected to the second npn bipolar transistor. A third P-type field-effect transistor connected to a base electrode of the second P-type field-effect transistor, a gate electrode connected to the input terminal, and a drain electrode connected to the low-potential power supply terminal. The voltage to the first
And when the first npn-type bipolar transistor is in a non-conductive state, the base potential of the first npn-type bipolar transistor is lower than the emitter potential of the first npn-type bipolar transistor. The second P-type field-effect transistor is maintained at a potential level higher than the turn-on voltage of the second P-type field-effect transistor, and the turn-on voltage of the third P-type field-effect transistor is set to be lower than the turn-on voltage of the second npn-type bipolar transistor. When the npn-type bipolar transistor is non-conductive, the base potential of the second npn-type bipolar transistor is higher than the emitter potential of the second npn-type bipolar transistor by the turn-on voltage of the third P-type field-effect transistor. Lebe It is configured to keep to. Still another BiCMOS circuit according to the present invention includes a first npn-type bipolar transistor having a collector electrode connected to a high potential power supply terminal and an emitter electrode connected to an output terminal, and a source electrode connected to the high potential power supply terminal. A first P-type field-effect transistor having a gate electrode connected to the input terminal and a drain electrode connected to the base electrode of the first npn-type bipolar transistor; and a drain electrode connected to the base electrode of the first npn-type bipolar transistor. A first n-type field effect transistor connected to the input terminal and a gate electrode connected to the input terminal; a drain electrode and a gate electrode connected to a source electrode of the first n-type field effect transistor; A second n-type field effect transistor connected to a terminal, and a collector electrode connected to the output terminal Second connecting the emitter electrode to the low-potential power supply terminal
And a third n-type field effect transistor having a source electrode connected to the base electrode of the second npn-type bipolar transistor, a gate electrode connected to the input terminal, and a drain electrode connected to the output terminal. And a second P-type field-effect transistor having a source electrode connected to the base electrode of the second npn-type bipolar transistor, a gate electrode connected to the input terminal, and a drain electrode connected to the low potential power supply terminal. The turn-on voltage of the second n-type field effect transistor is set to be lower than the turn-on voltage of the first npn-type bipolar transistor, and the first npn-type bipolar transistor is turned off when the first npn-type bipolar transistor is off. Changing the base potential of the bipolar transistor to the first npn-type bipolar transistor; The potential level is higher than the emitter potential of the second n-type field-effect transistor by the turn-on voltage of the second n-type field-effect transistor, and the turn-on voltage of the second P-type field-effect transistor is lower than the turn-on voltage of the second npn-type bipolar transistor. Set the second n
When the pn-type bipolar transistor is off, the base level of the second npn-type bipolar transistor is higher than the emitter potential of the second npn-type bipolar transistor by the turn-on voltage of the second P-type field-effect transistor. It is a configuration to keep.
【００１２】また、本発明の別の他のＢｉＣＭＯＳ回路
は、コレクタ電極を高電位電源端子に接続しエミッタ電
極を出力端子に接続する第１のｎｐｎ型バイポーララン
ジスタと、ソース電極を前記高電位電源端子に接続しゲ
ート電極を入力端子に接続しドレイン電極を前記第１の
ｎｐｎ型バイポーラトランジスタのベース電極に接続す
る第１のＰ型電界効果トランジスタと、ドレイン電極お
よびゲート電極のそれぞれを前記第１のＰ型電界効果ト
ランジスタのドレイン電極に接続する第１のｎ型電界効
果トランジスタと、ドレイン電極を前記第１のＰ型電界
効果トランジスタのソース電極に接続しゲート電極を前
記入力端子に接続しソース電極を低電位電源端子に接続
する第２のｎ型電界効果トランジスタと、コレクタ電極
を前記出力端子に接続しエミッタ電極を前記低電位電源
端子に接続する第２のｎｐｎ型バイポーラトランジスタ
と、ソース電極を前記第２のｎｐｎ型バイポーラトラン
ジスタのベース電極に接続しゲート電極を前記入力端子
に接続しドレイン電極を前記出力端子に接続する第３の
ｎ型電界効果トランジスタと、ソース電極を前記第２の
ｎｐｎ型バイポーラトランジスタのベース電極に接続し
ゲート電極を前記入力端子に接続しドレイン電極を前記
低電位電源端子に接続する第２のＰ型電界効果トランジ
スタとを有し、前記第１のｎ型電界効果トランジスタの
ターンオン電圧を前記第１のｎｐｎ型バイポーラトラン
ジスタのターンオン電圧より小さく設定し前記第１のｎ
ｐｎ型バイポーラトランジスタの非導通状態のとき前記
第１のｎｐｎ型バイポーラトランジスタのベース電位を
前記第１のｎｐｎ型バイポーラトランジスタのエミッタ
電位より前記第１のｎ型電界効果トランジスタのターン
オン電圧分高い電位レベルに保ち、前記第２のＰ型電界
効果トランジスタのターンオン電圧を前記第２のｎｐｎ
型バイポーラトランジスタのターンオン電圧より小さく
設定し前記第２のｎｐｎ型バイポーラトランジスタの非
導通状態のとき前記第２のｎｐｎ型バイポーラトランジ
スタのベース電位を前記第２のｎｐｎ型バイポーラトラ
ンジスタのエミッタ電位より前記第２のＰ型電界効果ト
ランジスタのターンオン電圧分高い電位レベルに保つ構
成である。In another BiCMOS circuit of the present invention, a first npn-type bipolar transistor having a collector electrode connected to a high potential power supply terminal and an emitter electrode connected to an output terminal, and a source electrode connected to the high potential power supply. A first P-type field effect transistor having a first terminal connected to a terminal, a gate electrode connected to an input terminal, and a drain electrode connected to a base electrode of the first npn-type bipolar transistor; A first n-type field-effect transistor connected to a drain electrode of the P-type field-effect transistor, a drain electrode connected to a source electrode of the first P-type field-effect transistor, and a gate electrode connected to the input terminal. A second n-type field effect transistor having an electrode connected to the low potential power supply terminal, and a collector electrode connected to the output terminal. A second npn-type bipolar transistor having an emitter electrode connected to the low potential power supply terminal; a source electrode connected to a base electrode of the second npn-type bipolar transistor; a gate electrode connected to the input terminal; A third n-type field effect transistor connecting the output terminal to the output terminal; a source electrode connected to the base electrode of the second npn bipolar transistor; a gate electrode connected to the input terminal; and a drain electrode connected to the low potential power supply. A second P-type field-effect transistor connected to a terminal, wherein a turn-on voltage of the first n-type field-effect transistor is set lower than a turn-on voltage of the first npn-type bipolar transistor.
When the pn-type bipolar transistor is off, the base potential of the first npn-type bipolar transistor is higher than the emitter potential of the first npn-type bipolar transistor by the turn-on voltage of the first n-type field-effect transistor. , And the turn-on voltage of the second P-type field effect transistor is set to the second npn
The base potential of the second npn-type bipolar transistor is set lower than the emitter potential of the second npn-type bipolar transistor when the second npn-type bipolar transistor is in a non-conducting state. In this configuration, the potential is maintained at a higher level than the turn-on voltage of the second P-type field effect transistor.
【００１３】[0013]
【実施例】次に、本発明のＢｉＣＭＯＳ回路について、
図面を参照して説明する。Next, a BiCMOS circuit according to the present invention will be described.
This will be described with reference to the drawings.
【００１４】まず、本発明のＢｉＣＭＯＳ回路の基本動
作を説明する図６および従来技術のＢｉＣＭＯＳ回路の
基本動作を説明する図７を参照すると、従来技術の箇所
で述べたように、ＢｉＣＭＯＳ回路の基本動作はＭＯＳ
ＦＥＴ７０および７１のドレイン電流ＩｄによりＢＪＴ
７３のベースを充放電してＢＪＴをＯＮ，ＯＦＦさせ、
ＢＪＴの負荷駆動能力の大きいことを利用して、高速に
負荷の充放電を行なうことにある。低電源電圧でＢｉＣ
ＭＯＳ回路を高速動作するためには、式（１）の第１項
を小さくする必要がある。このためにＭＯＳＦＥＴ７０
および７１のドレイン電流Ｉｄを増大する必要がある。First, referring to FIG. 6 for explaining the basic operation of the BiCMOS circuit of the present invention and FIG. 7 for explaining the basic operation of the conventional BiCMOS circuit, as described in the section of the prior art, Operation is MOS
BJT by drain current Id of FETs 70 and 71
Charge and discharge the 73 base to turn on and off the BJT,
It is to charge and discharge a load at high speed by utilizing the large load driving capability of a BJT. BiC at low power supply voltage
In order to operate the MOS circuit at high speed, it is necessary to reduce the first term of the equation (1). Therefore, the MOSFET 70
And 71 need to increase the drain current Id.
【００１５】一般的手法によればＭＯＳＦＥＴのゲート
幅Ｗｇを大きくすることが考えられる。しかしながらこ
れは、ＢｉＣＭＯＳ回路の入力容量を増大させることに
なり好ましくない。図７で表される回路では、ＢＪＴ７
３をＯＮさせるために、ＢＪＴ７３のベース電位をエミ
ッタ電位（通常のＢｉＣＭＯＳ回路の低電位レベル（Ｇ
ＮＤレベル））からターンオン電圧ＶF だけ高い電位ま
で変化させる必要がある。このため、式（１）第１項に
ＶF の項が表れる。ＢＪＴ７３はエミッタ／ベース間電
圧ＶEBをターンオン電圧ＶF 分の電圧だけ印加すればＯ
Ｎ状態になる。したがって、図６に示すような回路構成
を用いてＢＪＴ６３のベース電位の低電位レベルをエミ
ッタ電位からＭＯＳＦＥＴ６２のターンオン電圧
（ＶT ）分だけ高電位に保つことで、ＶEBにＶF 分の電
圧を印加しても、ベース電位の変化分Ｖａは（Ｖａ＝Ｖ
F −ＶT ）に低減できる。このため、式（１）中のＶF
の項はＶａ＝ＶF −ＶT となり、式（１）の第１項を小
さくすることが出来る。According to a general method, it is conceivable to increase the gate width Wg of the MOSFET. However, this undesirably increases the input capacitance of the BiCMOS circuit. In the circuit shown in FIG.
3 is turned on, the base potential of the BJT 73 is set to the emitter potential (low potential level (G
It is necessary to change the ND level)) to potential higher turn-on voltage V F. For this reason, the term V F appears in the first term of equation (1). The BJT 73 is O if the emitter-base voltage V EB is applied by the turn-on voltage V F.
It becomes N state. Therefore, by keeping the BJT63 low potential level MOSFET62 turn-on voltage from the emitter potential (V T) amount corresponding high potential base potential of using a circuit configuration as shown in FIG. 6, V F component of voltage V EB Is applied, the variation Va of the base potential is (Va = V
F− V T ). Therefore, V F in equation (1)
Is Va = V F −V T , and the first term of Expression (1) can be reduced.
【００１６】よって、図６の例で表されるようなＢＪＴ
６３のベースの低電位側のエミッタ電位からある程度高
い（本特許の場合ＶT 分だけ高い）電位に保つことによ
り、ＢｉＣＭＯＳ回路の自己遅延を小さくすることが出
来、低電源電圧動作時であっても高速動作するＢｉＣＭ
ＯＳ回路が実現出来る。Therefore, the BJT as shown in the example of FIG.
By keeping the somewhat high (high only when V T content of the present patent) potential from the emitter potential of the base of the low potential side of 63, it is possible to reduce the self-delay of BiCMOS circuit, a time of low power supply voltage operation Also operates at high speed
An OS circuit can be realized.
【００１７】次に、本発明の第１の実施例のＢｉＣＭＯ
Ｓ回路の回路図を示す図１を参照すると、この実施例の
ＢｉＣＭＯＳ回路は、ｎｐｎ型バイポーラトランジスタ
３とｐ型導電性を持つ電界効果トランジスタ５より成
り、ｎｐｎ型バイポーラトランジスタ３のコレクタが負
荷６を介して高電位電源端子１に、ベースが入力端子４
に、エミッタが低電位電源端子７に、ｐ型の導電性を持
つ電界効果トランジスタ５のソースとゲートが入力端子
４に、ドレインが低電位電源端子７に接続される構成で
ある。Next, the BiCMO according to the first embodiment of the present invention will be described.
Referring to FIG. 1 showing a circuit diagram of the S circuit, the BiCMOS circuit of this embodiment includes an npn-type bipolar transistor 3 and a field-effect transistor 5 having p-type conductivity, and the collector of the npn-type bipolar transistor 3 has a load 6. Is connected to the high potential power supply terminal 1 via the input terminal 4
The emitter is connected to the low-potential power supply terminal 7, the source and gate of the p-type conductive field effect transistor 5 are connected to the input terminal 4, and the drain is connected to the low-potential power supply terminal 7.
【００１８】このｎｐｎ型ＢＪＴ３のターンオン電圧Ｖ
F とＰ−ＭＯＳＦＥＴ５のターンオン電圧Ｖｔｐとを｜
Ｖｔｐ｜＜｜ＶF ｜となる様に設定する。ターンオン電
圧Ｖｔｐを調整するのはｎｐｎ型ＢＪＴ３のターンオン
電圧ＶF はＢＪＴ３を構成する半導体材料を変更する以
外には基本的に変更不可能である理由による。ＢＪＴ３
のベースノードの低電位側がＰ−ＭＯＳＦＥＴ５のター
ンオン電圧Ｖｔｐ以下には下がらないため、ＢＪＴ３を
ターンオンするためには入力端子４から式（２）による
電荷Ｑｎｐｎを注入すればよい。 Ｑｎｐｎ＝ＣEB×（ＶF −Ｖｔｐ）…（２） したがってＢＪＴ３を駆動する電流Ｉを用いてＢＪＴ３
のターンオン時間τｎｐｎ（ｏｎ）は τｎｐｎ（ｏｎ）＝Ｑｎｐｎ／Ｉ ＝ＣEB×（ＶF ／Ｉ−Ｖｔｐ／Ｉ）…（３） となりＢＪＴ３のベースノードの低電位側のエミッタ電
位と同電位まで下げる通常の回路に比べ、ｎｐｎ型ＢＪ
Ｔ３の場合ＣEB×（Ｖｔｐ／Ｉ）だけ高速にターンオン
することができる。The turn-on voltage V of this npn-type BJT3
F and the turn-on voltage Vtp of the P-MOSFET 5 are |
Vtp | <| V F | become set as. Reason to adjust the turn-on voltage Vtp is the turn-on voltage V F of the npn type BJT3 is in addition to changing the semiconductor material constituting the BJT3 is essentially unchangeable. BJT3
Since the low potential side of the base node does not fall below the turn-on voltage Vtp of the P-MOSFET 5, the charge Qnpn according to the equation (2) may be injected from the input terminal 4 to turn on the BJT3. Qnpn = C EB × (V F -Vtp) ... (2) Therefore using a current I for driving the BJT3 BJT3
Turn-on time τnpn (on) until the emitter potential and the same potential of τnpn (on) = Qnpn / I = C EB × (V F / I-Vtp / I) ... (3) low potential side of the base node of next BJT3 Npn-type BJ
In the case of T3, it is possible to turn on at a high speed by C EB × (Vtp / I).
【００１９】次に、本発明の第２の実施例のＢｉＣＭＯ
Ｓ回路の回路図を示す図２を参照すると、この実施例
は、ｐｎｐ型バイポーラトランジスタ９とｎ型の導電性
を持つ電界効果トランジスタ８より成り、ｐｎｐ型バイ
ポーラトランジスタ９のエミッタが高電位電源端子１
に、ベースが入力端子４に、コレクタが負荷２６を介し
て低電位電源端子７に、ｎ型の導電性を持つ電界効果ト
ラジスタ８のソースとゲートが入力端子４に、ドレイン
が高電位電源端子１に接続される構成である。Next, the BiCMO according to the second embodiment of the present invention will be described.
Referring to FIG. 2 showing a circuit diagram of the S circuit, this embodiment includes a pnp bipolar transistor 9 and a field effect transistor 8 having n-type conductivity. The emitter of the pnp bipolar transistor 9 has a high potential power supply terminal. 1
The base is connected to the input terminal 4, the collector is connected to the low potential power supply terminal 7 via the load 26, the source and gate of the n-type conductive field effect transistor 8 are connected to the input terminal 4, and the drain is connected to the high potential power supply terminal 1 is connected.
【００２０】この実施例はバイポーラトランジスタ９お
よび電界効果トランジスタ８の導電型を第１の実施例と
は逆導電型としている点が異なるだけでその動作は同じ
であるので説明は省略する。The operation of this embodiment is the same as that of the first embodiment except that the conductivity types of the bipolar transistor 9 and the field-effect transistor 8 are opposite to those of the first embodiment.
【００２１】次に、本発明の第３の実施例のＢｉＣＭＯ
Ｓ回路の回路図を示す図３を参照して、この実施例を説
明する。Next, the BiCMO according to the third embodiment of the present invention will be described.
This embodiment will be described with reference to FIG. 3 showing a circuit diagram of an S circuit.
【００２２】この実施例のＢｉＣＭＯＳ回路は、ソース
が高電位電源端子１に、ゲートが入力端子４に、ドレイ
ンが第１のｎｐｎ型バイポーラトランジスタ３３のベー
スに接続された第１のｐ型電界効果トランジスタ３０
と、ソースが第１のｎｐｎ型バイポーラトランジスタ３
３のベースに、ゲートが出力端子２に、ドレインが低電
位電極端子７に接続された第２のＰ型電界効果トランジ
スタ３７と、ソースが第２のｎｐｎ型バイポーラトラン
ジスタ３６のベースに、ゲートが入力端子４に、ドレイ
ンが出力端子２に接続された第１のｎ型電界効果トラン
ジスタ３４と、ソースが第２のｎｐｎ型バイポーラトラ
ンジスタ３６のベースに、ゲートが入力端子４に、ドレ
インが低電位電源端子７に接続された第３のｐ型電界効
果トランジスタ３５と、コレクタが高電位電源端子１
に、エミッタが出力端子２に接続された第１のｎｐｎ型
バイポーラトランジスタ３３と、コレクタが出力端子２
に、エミッタが低電位電源端子７に接続された第２のｎ
ｐｎ型バイポーラトランジスタ３６とを有する。The BiCMOS circuit of this embodiment has a first p-type field effect in which the source is connected to the high potential power supply terminal 1, the gate is connected to the input terminal 4, and the drain is connected to the base of the first npn bipolar transistor 33. Transistor 30
And the source is the first npn bipolar transistor 3
3 has a base connected to the output terminal 2, a drain connected to the low potential electrode terminal 7, a second P-type field effect transistor 37, a source connected to the base of a second npn-type bipolar transistor 36, and a gate connected to the base. The input terminal 4 has a first n-type field effect transistor 34 having a drain connected to the output terminal 2, a source connected to the base of a second npn bipolar transistor 36, a gate connected to the input terminal 4, and a drain connected to a low potential. A third p-type field-effect transistor 35 connected to the power supply terminal 7;
A first npn-type bipolar transistor 33 having an emitter connected to the output terminal 2 and a collector connected to the output terminal 2
A second n-channel transistor whose emitter is connected to the low potential power supply terminal 7
a pn-type bipolar transistor 36.
【００２３】このＢｉＣＭＯＳ回路のＢＪＴ３３および
３６のターンオン電圧ＶF はすべて０．８Ｖであり、こ
のＢｉＣＭＯＳ回路のハイレベルである高電位側の電位
ＶＯＨは（ＶＣＣ−ＶF ）となりロウレベルである低電
位側の電位ＶＯＬは（ＧＮＤ＋ＶF ）である。したがっ
てプルアップ側のＢＪＴ３３のエミッタ電位の低電位側
は（ＧＮＤ＋ＶF ）であり、プルダウン側のＢＪＴ３６
のエミッタ電位の低電位側はＧＮＤである。プルアップ
側のＢＪＴ３３の低電位側のベース電位はＰ−ＭＯＳＦ
ＥＴ３７のターンオン電圧Ｖｔｐ３７で決定される。ま
た、プルダウン側のＢＪＴ３６の低電位側のベース電位
はＰ−ＭＯＳＦＥＴ３５のターンオン電圧Ｖｔｐ３５で
決定される。The turn-on voltage V F of BJT33 and 36 of the BiCMOS circuit are all 0.8 V, the high-potential side potential VOH which is a high level of the BiCMOS circuit low potential which is (VCC-V F) becomes a low level The potential VOL on the side is (GND + V F ). Therefore, the low potential side of the emitter potential of the pull-up side BJT 33 is (GND + V F ) and the pull-down side BJT 36
Of the emitter potential is GND. The base potential on the low potential side of the BJT 33 on the pull-up side is P-MOSF
It is determined by the turn-on voltage Vtp37 of ET37. The base potential on the low potential side of the pull-down BJT 36 is determined by the turn-on voltage Vtp35 of the P-MOSFET 35.
【００２４】したがってＢＪＴ３３およびＢＪＴ３６の
ベース電位の変化分Ｖａをそれぞれ０．２ＶとするとＰ
−ＭＯＳＦＥＴ３７のターンオン電圧Ｖｔｐ３７は Ｖｔｐ３７＝ＶF ＋（ＶF −Ｖａ） ＝０．８＋（０．８−０．２） ＝１．４（Ｖ） として設定して設計できる。Therefore, if the variation Va of the base potential of BJT 33 and BJT 36 is 0.2 V, P
Turn-on voltage Vtp37 of -MOSFET37 can be designed by setting the Vtp37 = V F + (V F -Va) = 0.8 + (0.8-0.2) = 1.4 (V).
【００２５】次に、本発明の第４の実施例のＢｉＣＭＯ
Ｓ回路の回路図を示す図４を参照して、この実施例を説
明する。Next, the BiCMO of the fourth embodiment of the present invention will be described.
This embodiment will be described with reference to FIG. 4 showing a circuit diagram of an S circuit.
【００２６】上述の第３の実施例のＢｉＣＭＯＳ回路は
Ｐ−ＭＯＳＦＥＴ３７のゲート入力を出力端子２に接続
しているのでＢＪＴ３３のベース電位の立下げに遅延を
生じ出力のプルダウン動作が遅くなる。この第４の実施
例のＢｉＣＭＯＳ回路は出力のプルダウン動作の遅延を
改善する構成である。In the BiCMOS circuit of the third embodiment, since the gate input of the P-MOSFET 37 is connected to the output terminal 2, a delay is caused in the fall of the base potential of the BJT 33, and the pull-down operation of the output is delayed. The BiCMOS circuit according to the fourth embodiment is configured to improve the delay of the output pull-down operation.
【００２７】すなわち、この実施例のＢｉＣＭＯＳ回路
は、ソースが高電位電源端子１に、ゲートが入力端子４
に、ドレインが第１のｎｐｎ型バイポーラトランジスタ
４３のベースに接続された第１のｐ型電界効果トランジ
スタ４０と、ドレインが第１のｎｐｎ型バイポーラトラ
ンジスタ４３のベースに、ゲートが入力端子４に、ソー
スが第２のｎ型電界効果トランジスタ４２のドレインお
よびゲートに接続された第１のｎ型電界効果トランジス
タ４１と、ドレインおよびゲートが第１のｎ型電界効果
トランジスタ４１のソースに、ソースが低電位電源端子
７に接続された第２のｎ型電界効果トランジスタ４２
と、ソースが第２のｎｐｎ型バイポーラトランジスタ４
６のベースに、ゲートが入力端子４に、ドレインが低電
位電源端子７に接続された第３のｐ型電界効果トランジ
スタ４５と、コレクタが高電位電源端子７、エミッタが
出力端子２に接続された第１のｎｐｎ型バイポーラトラ
ンジスタ４３と、コレクタが出力端子２に、エミッタが
低電位電源端子７に接続された第２のｎｐｎ型バイポー
ラトランジスタ４６とを有する。That is, in the BiCMOS circuit of this embodiment, the source is the high potential power supply terminal 1 and the gate is the input terminal 4.
A first p-type field effect transistor 40 having a drain connected to the base of the first npn-type bipolar transistor 43; a drain connected to the base of the first npn-type bipolar transistor 43; a gate connected to the input terminal 4; A first n-type field-effect transistor 41 whose source is connected to the drain and gate of the second n-type field-effect transistor 42, the drain and gate of which are the source of the first n-type field-effect transistor 41, and the source of which is low Second n-type field effect transistor 42 connected to potential power supply terminal 7
And the source is the second npn-type bipolar transistor 4
6, a third p-type field-effect transistor 45 having a gate connected to the input terminal 4 and a drain connected to the low-potential power supply terminal 7, a collector connected to the high-potential power supply terminal 7, and an emitter connected to the output terminal 2. A first npn-type bipolar transistor 43 and a second npn-type bipolar transistor 46 whose collector is connected to the output terminal 2 and whose emitter is connected to the low potential power supply terminal 7.
【００２８】次に、この第４の実施例のＢｉＣＭＯＳ回
路の動作を説明する。Next, the operation of the BiCMOS circuit according to the fourth embodiment will be described.
【００２９】この第４の実施例のＢｉＣＭＯＳ回路のＢ
ＪＴ４３および４６のターンオン電圧ＶF は０．８Ｖで
あり、このＢｉＣＭＯＳ回路のハイレベルＶＯＨは（Ｖ
ＣＣ−ＶF ）となりロウレベルＶＯＬは（ＧＮＤ＋
ＶF ）である。したがってこの実施例も前述の第３の実
施例と同様にしてプルアップ側のＢＪＴ４３のエミッタ
電位の低電位側は（ＧＮＤ＋ＶF ）であり、プルダウン
側のＢＪＴ４６のエミッタ電位の低電位側はＧＮＤであ
る。プルアップ側のＢＪＴ４３の低電位側のベース電位
はｎ−ＭＯＳＦＥＴ４２のターンオン電圧Ｖｔｎ４２で
決定され、プルダウン側のベース電位はＰ−ＭＯＳＦＥ
Ｔ４５のターンオン電圧Ｖｔｐ４５で決定される。The B of the BiCMOS circuit of the fourth embodiment
Turn-on voltage V F of JT43 and 46 are 0.8 V, the high level VOH of the BiCMOS circuit (V
CC−V F ) and the low level VOL becomes (GND +
V F ). Therefore, in this embodiment, the low potential side of the emitter potential of the BJT 43 on the pull-up side is (GND + V F ) and the low potential side of the emitter potential of the BJT 46 on the pull-down side is GND in the same manner as in the third embodiment. is there. The base potential on the low potential side of the BJT 43 on the pull-up side is determined by the turn-on voltage Vtn42 of the n-MOSFET 42, and the base potential on the pull-down side is P-MOSFE.
It is determined by the turn-on voltage Vtp45 of T45.
【００３０】したがってＢＪＴ４３およびＢＪＴ４６の
ベース電位の変化分Ｖａを０．２Ｖとすると、ｎ−ＭＯ
ＳＦＥＴ４２のターンオン電圧Ｖｔｎ４２は１．４Ｖ、
Ｐ−ＭＯＳＦＥＴ４５のターンオン電圧Ｖｔｐ４５は
０．６Ｖとそれぞれ設定して設計できる。Therefore, assuming that the variation Va of the base potential of BJT 43 and BJT 46 is 0.2 V, n-MO
The turn-on voltage Vtn42 of the SFET 42 is 1.4V,
The turn-on voltage Vtp45 of the P-MOSFET 45 can be designed to be set to 0.6V.
【００３１】次に、本発明の第５の実施例のＢｉＣＭＯ
Ｓ回路の回路図を示す図５を参照すると、この実施例の
ＢｉＣＭＯＳ回路の構成は、ソースが高電位電源端子１
に、ゲートが入力端子４に、ドレインが第１のｎｐｎ型
バイポーラトランジスタ５３のベースに接続された第１
のｐ型電界効果トランジスタ５０と、ドレインおよびゲ
ートが第１のｎｐｎ型バイポーラトランジスタ５３のベ
ースに、ソースが第２のｎ型電界効果トランジスタ５２
のドレインに接続された第１のｎ型電界効果トランジス
タ５１と、ドレインが第１のｎ型電界効果トランジスタ
５１のソースに、ゲートが入力端子４に、ソースが低電
位電源端子７に接続された第２のｎ型電界効果トランジ
スタ５２と、ソースが第２のｎｐｎ型バイポーラトラン
ジスタ５６のベースに、ゲートが入力端子４に、ドレイ
ンが出力端子２に接続された第３のｎ型電界効果トラン
ジスタ５４と、ソースが第２のｎｐｎ型バイポーラトラ
ンジスタ５６のベースに、ゲートが入力端子４に、ドレ
インが低電位電源端子７に接続された第３のｐ型電界効
果トランジスタ５５と、コレクタが高電位電源端子１、
エミッタが出力端子２に接続された第１のｎｐｎ型バイ
ポーラトランジスタ５３と、コレクタが出力端子２に、
エミッタが低電位電源端子７に接続された第２のｎｐｎ
型バイポーラトランジスタ５６とを有している。Next, the BiCMO of the fifth embodiment of the present invention will be described.
Referring to FIG. 5 showing a circuit diagram of the S circuit, the configuration of the BiCMOS circuit of this embodiment is such that the source is the high potential power supply terminal 1.
The first has a gate connected to the input terminal 4 and a drain connected to the base of the first npn bipolar transistor 53.
P-type field-effect transistor 50, a drain and a gate are connected to the base of a first npn-type bipolar transistor 53, and a source is connected to a second n-type field-effect transistor 52.
The first n-type field-effect transistor 51 connected to the drain of the first n-type field-effect transistor 51, the drain is connected to the source of the first n-type field-effect transistor 51, the gate is connected to the input terminal 4, and the source is connected to the low potential power supply terminal 7. A second n-type field-effect transistor 52, a third n-type field-effect transistor 54 having a source connected to the base of the second npn-type bipolar transistor 56, a gate connected to the input terminal 4, and a drain connected to the output terminal 2; A third p-type field-effect transistor 55 having a source connected to the base of the second npn-type bipolar transistor 56, a gate connected to the input terminal 4, a drain connected to the low-potential power supply terminal 7, and a collector connected to the high-potential power supply. Terminal 1,
A first npn-type bipolar transistor 53 having an emitter connected to the output terminal 2, a collector connected to the output terminal 2,
A second npn whose emitter is connected to the low potential power supply terminal 7
And a bipolar transistor 56.
【００３２】このＢｉＣＭＯＳ回路は、前述の第４の実
施例のｎ−ＭＯＳＦＥＴ４１とｎ−ＭＯＳＦＥＴ４２の
直列接続の順序を高電位側から見て逆に接続した構成以
外他の構成要素の接続構成は第４の実施例ＢｉＣＭＯＳ
回路と同一である。したがってＢＪＴ５３およびＢＪＴ
５６のベース電位の変化分Ｖａを同様に０．２Ｖと設定
してｎ−ＭＯＳＦＥＴ５１のターンオン電圧Ｖｔｎ５１
およびＰ−ＭＯＳＦＥＴ５５のターンオン電圧Ｖｔｐ５
５をそれぞれ設定できる。This BiCMOS circuit has the same configuration as that of the fourth embodiment except that the order of serial connection of the n-MOSFET 41 and the n-MOSFET 42 is reversed when viewed from the high potential side. Fourth Embodiment BiCMOS
It is the same as the circuit. Therefore, BJT53 and BJT
Similarly, the variation Va of the base potential of 56 is set to 0.2 V, and the turn-on voltage Vtn51 of the n-MOSFET 51 is set.
And turn-on voltage Vtp5 of P-MOSFET 55
5 can be set.
【００３３】すなわちターンオン電圧Ｖｔｎ５１は１．
４Ｖターンオン電圧Ｖｔｐ４５は０．６Ｖと設定して設
計することができる。That is, the turn-on voltage Vtn51 is 1.
The 4V turn-on voltage Vtp45 can be designed to be set to 0.6V.
【００３４】第４および第５の実施例のＢｉＣＭＯＳ回
路はそれぞれ全てのＭＯＳＦＥＴのゲート入力を入力信
号側からとっているので、第３の実施例の回路に比べ、
より高速動作が可能である。第４および第５の実施例の
回路は基本動作は同じ回路であり出力プルアップ側のＢ
ＪＴのベースノードを立ち下げるためのｎ−ＭＯＳＦＥ
Ｔの接続方法に違いが有るだけである。In the BiCMOS circuits of the fourth and fifth embodiments, the gate inputs of all MOSFETs are taken from the input signal side, respectively.
Higher speed operation is possible. The circuits of the fourth and fifth embodiments have the same basic operation, and the output pull-up side B
N-MOSFE for lowering the base node of JT
There is only a difference in the connection method of T.
【００３５】０．５５μｍのＢｉＣＭＯＳプロセスを想
定し、ＣＭＯＳインバータ回路と本発明の第３，第４お
よび第５の実施例のＢｉＣＭＯＳインバータ回路で入力
容量を０．１ｐＦ、ファンアウト４、ＶＣＣ＝２．５Ｖ
とした条件下で遅延時間を比較すると、ＣＭＯＳ回路に
比べ、実施例３の回路を用いた場合１．３倍の高速化、
第４および第５の実施例の回路で１．５倍の高速化が達
成される。Assuming a 0.55 μm BiCMOS process, the CMOS inverter circuit and the BiCMOS inverter circuits of the third, fourth and fifth embodiments of the present invention have an input capacitance of 0.1 pF, a fanout of 4, and VCC = 2. .5V
Comparing the delay times under the conditions described above, when the circuit of the third embodiment is used, the speed is 1.3 times faster than that of the CMOS circuit.
The circuits of the fourth and fifth embodiments achieve 1.5 times as high speed.
【００３６】[0036]
【発明の効果】以上、説明したように本発明のＢｉＣＭ
ＯＳ回路は、バイポーラトランジスタが非導通の状態
で、そのベース電位が電界効果トランジスタのターンオ
ン電圧分だけ、エミッタ電位から高い電位レベルに保た
れるため、バイポーラトランジスタをターンオンするた
めの時間が大幅に短縮でき、同一のプロセス、入力容
量、電源電圧を持つＣＭＯＳ回路に比べ、３．３Ｖ以下
の電圧においても高速に動作することが可能である。こ
のため、低電圧高速動作が要求されるＬＳＩにおいて、
非常に有力な基本ゲート回路となる。As described above, the BiCM of the present invention is used as described above.
In the OS circuit, the time required to turn on the bipolar transistor is greatly reduced because the base potential is kept at a higher potential level than the emitter potential by the turn-on voltage of the field effect transistor when the bipolar transistor is off. It is possible to operate at a high speed even at a voltage of 3.3 V or less as compared with a CMOS circuit having the same process, input capacitance, and power supply voltage. For this reason, in an LSI requiring low-voltage high-speed operation,
It becomes a very effective basic gate circuit.
【図１】本発明の第１の実施例のＢｉＣＭＯＳ回路の回
路図である。FIG. 1 is a circuit diagram of a BiCMOS circuit according to a first embodiment of the present invention.
【図２】本発明の第２の実施例のＢｉＣＭＯＳ回路の回
路図である。FIG. 2 is a circuit diagram of a BiCMOS circuit according to a second embodiment of the present invention.
【図３】本発明の第３の実施例のＢｉＣＭＯＳ回路の回
路図である。FIG. 3 is a circuit diagram of a BiCMOS circuit according to a third embodiment of the present invention.
【図４】本発明の第４の実施例のＢｉＣＭＯＳ回路の回
路図である。FIG. 4 is a circuit diagram of a BiCMOS circuit according to a fourth embodiment of the present invention.
【図５】本発明の第５の実施例のＢｉＣＭＯＳ回路の回
路図である。FIG. 5 is a circuit diagram of a BiCMOS circuit according to a fifth embodiment of the present invention.
【図６】本発明のＢｉＣＭＯＳ回路の動作原理を示す回
路図である。FIG. 6 is a circuit diagram showing the operation principle of the BiCMOS circuit of the present invention.
【図７】従来技術のＢｉＣＭＯＳ回路の動作原理を示す
回路図である。FIG. 7 is a circuit diagram showing the operation principle of a conventional BiCMOS circuit.
【図８】従来技術のＢｉＣＭＯＳ回路の回路図である。FIG. 8 is a circuit diagram of a conventional BiCMOS circuit.
【図９】従来技術のＢｉＮＭＯＳ回路の回路図である。FIG. 9 is a circuit diagram of a conventional BiNMOS circuit.
１ 高電位電源端子 ２ 出力端子 ３，３３，３６，４３，４６，５３，５６，６３，７
３，８３，８６，９３ｎｐｎ型バイポーラトランジスタ ４ 入力端子 ５，３０，３５，３７，４０，４５，５０，５５，６
０，７０，８０，９０ｐ−ＭＯＳＦＥＴ ６，２６ 負荷 ７ 低電位電源端子 ８，３４，４１，４２，４４，５１，５２，５４，６
１，６２，７１，８１，８４，８８，９１，９４ ｎ
−ＭＯＳＦＥＴ ＢＪＴ バイポーラトランジスタ ＣEB エミッタ・ベース間容量 ＣＬ 外部負荷容量 ＩＣ コレクタ電流 Ｉｄ ドレイン電流 Ｑｎｐｎ バイポーラトランジスタの電荷 Ｖａ ベース電位変化分電圧 ＶＣＣ 高電位電源電圧 ＶF バイポーラトランジスタのターンオン電圧 ＶT ，Ｖｔｎ，Ｖｔｐ，Ｖｔｐ３５，Ｖｔｐ３７，Ｖｔ
ｎ５３，Ｖｔｐ４５，Ｖｔｎ５１，Ｖｔｐ５５ ＶＯＨ ハイレベル ＶＯＬ ロウレベル τｎｐｎ（ｏｎ），τｐｄ ターンオン時間1 High-potential power supply terminal 2 Output terminal 3,33,36,43,46,53,56,63,7
3, 83, 86, 93 npn-type bipolar transistor 4 Input terminal 5, 30, 35, 37, 40, 45, 50, 55, 6
0, 70, 80, 90 p-MOSFET 6, 26 Load 7 Low potential power supply terminal 8, 34, 41, 42, 44, 51, 52, 54, 6
1,62,71,81,84,88,91,94n
Matrix memory BJT bipolar transistor C EB emitter-base capacitance CL external load capacitance IC collector current Id the drain current Qnpn the bipolar transistor charge Va base potential variation voltage VCC high-potential power supply voltage V F bipolar transistor turn-on voltage V T of, Vtn, Vtp, Vtp35, Vtp37, Vt
n53, Vtp45, Vtn51, Vtp55 VOH High level VOL Low level τnpn (on), τpd Turn-on time
Claims (6)
電界効果トランジスタのソース電極またはドレイン電極
を接続し、前記バイポーラトランジスタが導通状態では
前記電界効果トランジスタが非導通状態であり、前記バ
イポーラトランジスタが非導通状態では前記電界効果ト
ランジスタが導通状態である様に前記バイポーラトラン
ジスタのエミッタ電極およびコレクタ電極ならびに前記
電界効果トランジスタのソース電極およびドレイン電極
およびゲート電極の各電位を設定するＢｉＣＭＯＳ回路
において、前記電界効果トランジスタのターンオン電圧
を前記バイポーラトランジスタのターンオン電圧より小
さく設定し、さらに前記バイポーラトランジスタの非導
通状態のとき前記バイポーラトランジスタのベース電位
を前記バイポーラトランジスタのエミッタ電位より前記
電界効果トランジスタのターンオン電圧分以上の電位差
を有する電位レベルに保つことを特徴とするＢｉＣＭＯ
Ｓ回路。1. A source electrode or a drain electrode of a field-effect transistor is connected to a base electrode of the bipolar transistor. When the bipolar transistor is in a conductive state, the field-effect transistor is in a non-conductive state, and when the bipolar transistor is in a non-conductive state, In a BiCMOS circuit for setting respective potentials of an emitter electrode and a collector electrode of the bipolar transistor and a source electrode, a drain electrode and a gate electrode of the field effect transistor so that the field effect transistor is conductive, the field effect transistor is turned on. A voltage is set smaller than a turn-on voltage of the bipolar transistor, and when the bipolar transistor is in a non-conductive state, a base potential of the bipolar transistor is set to the bipolar voltage. A BiCMO having a potential level having a potential difference greater than a turn-on voltage of the field effect transistor from an emitter potential of a transistor.
S circuit.
クタ電極を負荷を介して高電位電源端子に接続しそのベ
ース電極を入力端子に接続しそのエミッタ電極を低電位
電源端子に接続するｎｐｎ型バイポーラトランジスタで
あり、前記電界効果トランジスタはそのソース電極およ
びそのゲート電極のそれぞれを前記入力端子に接続しそ
のドレイン電極を前記低電位電源端子に接続するＰ型電
界効果トランジスタであることを特徴とする請求項１記
載のＢｉＣＭＯＳ回路。2. The bipolar transistor is an npn-type bipolar transistor having a collector electrode connected to a high-potential power supply terminal via a load, a base electrode connected to an input terminal, and an emitter electrode connected to a low-potential power supply terminal. , the field effect transistor according to claim, which is a P-type field effect transistors connected to each connection to said low-potential power supply terminal and the de lay down electrode to the input terminal of the source electrode and its gate electrode 2. The BiCMOS circuit according to 1.
ッタ電極を高電位電源端子に接続しそのベース電極を入
力端子に接続しそのコレクタ電極を負荷を介して低電位
電源端子に接続するｐｎｐ型バイポーラトランジスタで
あり、前記電界効果トランジスタはそのソース電極およ
びそのゲート電極のそれぞれを前記入力端子に接続しそ
のドレイン電極を前記高電位電源端子に接続するｎ型電
界効果トランジスタであることを特徴とする請求項１記
載のＢｉＣＭＯＳ回路。3. The bipolar transistor is a pnp bipolar transistor having an emitter electrode connected to a high potential power supply terminal, a base electrode connected to an input terminal, and a collector electrode connected to a low potential power supply terminal via a load. 2. The field effect transistor according to claim 1, wherein said source electrode and said gate electrode are connected to said input terminal, and said drain electrode is connected to said high potential power supply terminal. BiCMOS circuit.
エミッタ電極を出力端子に接続する第１のｎｐｎ型バイ
ポーラトランジスタと、ソース電極を前記高電位電源端
子に接続しゲート電極を入力端子に接続しドレイン電極
を前記第１のｎｐｎ型バイポーラトランジスタのベース
電極に接続する第１のＰ型電界効果トランジスタと、ソ
ース電極を前記第１のｎｐｎ型バイポーラトランジスタ
のベース電極に接続しゲート電極を前記出力端子に接続
しドレイン電極を低電位電源端子に接続する第２のＰ型
電界効果トランジスタと、コレクタ電極を前記出力端子
に接続しエミッタ電極を前記低電位電源端子に接続する
第２のｎｐｎ型バイポーラトランジスタと、ソース電極
を前記第２のｎｐｎ型バイポーラトランジスタのベース
電極に接続しゲート電極を前記入力端子に接続しドレイ
ン電極を前記出力端子に接続する第１のｎ型電界効果ト
ランジスタと、ソース電極を前記第２のｎｐｎ型バイポ
ーラトランジスタのベース電極に接続しゲート電極を前
記入力端子に接続しドレイン電極を前記低電位電源端子
に接続する第３のＰ型電界効果トランジスタとを有し、
前記第２のＰ型電界効果トランジスタのターンオン電圧
を前記第１のｎｐｎ型バイポーラトランジスタのターン
オン電圧より小さく設定し前記第１のｎｐｎ型バイポー
ラトランジスタの非導通状態のとき前記第１のｎｐｎ型
バイポーラトランジスタのベース電位を前記第１のｎｐ
ｎ型バイポーラトランジスタのエミッタ電位より前記第
２のＰ型電界効果ランジスタのターンオン電圧分高い電
位レベルに保ち、前記第３のＰ型電界効果トランジスタ
のターンオン電圧を前記第２のｎｐｎ型バイポーラトラ
ンジスタのターンオン電圧より小さく設定し前記第２の
ｎｐｎ型バイポーラトランジスタの非導通状態のとき前
記第２のｎｐｎ型バイポーラトランジスタのベース電位
を前記第２のｎｐｎ型バイポーラトランジスタのエミッ
タ電位より前記第３のＰ型電界効果トランジスタのター
ンオン電圧分高い電位レベルに保つことを特徴とするＢ
ｉＣＭＯＳ回路。4. A first npn-type bipolar transistor having a collector electrode connected to a high potential power supply terminal and an emitter electrode connected to an output terminal, a source electrode connected to the high potential power supply terminal, and a gate electrode connected to an input terminal. A first P-type field effect transistor having a drain electrode connected to the base electrode of the first npn-type bipolar transistor; and a source electrode connected to the base electrode of the first npn-type bipolar transistor and a gate electrode connected to the output. A second P-type field-effect transistor having a drain electrode connected to the low-potential power supply terminal and a second npn-type bipolar transistor having a collector electrode connected to the output terminal and an emitter electrode connected to the low-potential power supply terminal; A transistor, a source electrode connected to a base electrode of the second npn-type bipolar transistor, and a gate A first n-type field effect transistor having an electrode connected to the input terminal and a drain electrode connected to the output terminal; a source electrode connected to a base electrode of the second npn bipolar transistor; and a gate electrode connected to the input terminal. A third P-type field effect transistor connected to the low potential power supply terminal and connected to
A turn-on voltage of the second P-type field-effect transistor is set lower than a turn-on voltage of the first npn-type bipolar transistor, and the first npn-type bipolar transistor is turned off when the first npn-type bipolar transistor is off. Of the first np
A potential level higher than the emitter potential of the n-type bipolar transistor by the turn-on voltage of the second P-type field-effect transistor is maintained, and the turn-on voltage of the third P-type field-effect transistor is turned on of the second npn-type bipolar transistor. And when the second npn-type bipolar transistor is in a non-conductive state, the base potential of the second npn-type bipolar transistor is set higher than the emitter potential of the second npn-type bipolar transistor. B characterized by being maintained at a higher potential level by the turn-on voltage of the effect transistor.
iCMOS circuit.
エミッタ電極を出力端子に接続する第１のｎｐｎ型バイ
ポーラトランジスタと、ソース電極を前記高電位電源端
子に接続しゲート電極を入力端子に接続しドレイン電極
を前記第１のｎｐｎ型バイポーラトランジスタのベース
電極に接続する第１のＰ型電界効果トランジスタと、ド
レイン電極を前記第１のｎｐｎ型バイポーラトランジス
タのベース電極に接続しゲート電極を前記入力端子に接
続する第１のｎ型電界効果トランジスタと、ドレイン電
極およびゲート電極のそれぞれを前記第１のｎ型電界効
果トランジスタのソース電極に接続しソース電極を低電
位電源端子に接続する第２のｎ型電界効果トランジスタ
と、コレクタ電極を前記出力端子に接続しエミッタ電極
を前記低電位電源端子に接続する第２のｎｐｎ型バイポ
ーラトランジスタと、ソース電極を前記第２のｎｐｎ型
バイポーラトランジスタのベース電極に接続しゲート電
極を前記入力端子に接続しドレイン電極を前記出力端子
に接続する第３のｎ型電界効果トランジスタとソース電
極を前記第２のｎｐｎ型バイポーラトランジスタのベー
ス電極に接続しゲート電極を前記入力端子に接続しドレ
イン電極を前記低電位電源端子に接続する第２のＰ型電
界効果トランジスタとを有し、前記第２のｎ型電界効果
トランジスタのターンオン電圧を前記第１のｎｐｎ型バ
イポーラトランジスタのターンオン電圧より小さく設定
し前記第１のｎｐｎ型バイポーラトランジスタの非導通
状態のとき前記第１のｎｐｎ型バイポーラトランジスタ
のベース電位を前記第１のｎｐｎ型バイポーラトランジ
スタのエミッタ電位より前記第２のｎ型電界効果トラン
ジスタのターンオン電圧分高い電位レベルに保ち、前記
第２のＰ型電界効果トランジスタのターンオン電圧を前
記第２のｎｐｎ型バイポーラトランジスタのターンオン
電圧より小さく設定し前記第２のｎｐｎ型バイポーラト
ランジスタの非導通状態のとき前記第２のｎｐｎ型バイ
ポーラトランジスタのベース電位を前記第２のｎｐｎ型
バイポーラトランジスタのエミッタ電位より前記第２の
Ｐ型電界効果トランジスタのターンオン電圧分高い電位
レベルに保つことを特徴とするＢｉＣＭＯＳ回路。5. A first npn-type bipolar transistor having a collector electrode connected to a high-potential power supply terminal and an emitter electrode connected to an output terminal, a source electrode connected to the high-potential power supply terminal, and a gate electrode connected to an input terminal. A first P-type field effect transistor having a drain electrode connected to the base electrode of the first npn-type bipolar transistor; and a drain electrode connected to the base electrode of the first npn-type bipolar transistor and a gate electrode connected to the input. A first n-type field-effect transistor connected to a terminal; a second n-type field-effect transistor having a drain electrode and a gate electrode connected to a source electrode of the first n-type field-effect transistor and a source electrode connected to a low potential power supply terminal. an n-type field effect transistor, a collector electrode connected to the output terminal, and an emitter electrode connected to the low potential power supply terminal. A second npn-type bipolar transistor connected to the transistor, a third electrode having a source electrode connected to the base electrode of the second npn-type bipolar transistor, a gate electrode connected to the input terminal, and a drain electrode connected to the output terminal. A second P-type electric field connecting the n-type field effect transistor and the source electrode to the base electrode of the second npn-type bipolar transistor, connecting the gate electrode to the input terminal, and connecting the drain electrode to the low potential power supply terminal. And a turn-on voltage of the second n-type field-effect transistor is set to be smaller than a turn-on voltage of the first npn-type bipolar transistor, and when the first npn-type bipolar transistor is in a non-conductive state, The base potential of the first npn-type bipolar transistor is changed to the first npn-type bipolar transistor. A potential level higher than the emitter potential of the polar transistor by the turn-on voltage of the second n-type field-effect transistor is maintained, and the turn-on voltage of the second P-type field-effect transistor is higher than the turn-on voltage of the second npn-type bipolar transistor. When the second npn-type bipolar transistor is set to be small and the second npn-type bipolar transistor is in a non-conductive state, the base potential of the second npn-type bipolar transistor is set higher than the emitter potential of the second npn-type bipolar transistor. A BiCMOS circuit, which is maintained at a potential level higher by the turn-on voltage.
エミッタ電極を出力端子に接続する第１のｎｐｎ型バイ
ポーラトランジスタと、ソース電極を前記高電位電源端
子に接続しゲート電極を入力端子に接続しドレイン電極
を前記第１のｎｐｎ型バイポーラトランジスタのベース
電極に接続する第１のＰ型電界効果トランジスタと、ド
レイン電極およびゲート電極のそれぞれを前記第１のＰ
型電界効果トランジスタのドレイン電極に接続する第１
のｎ型電界効果トランジスタと、ドレイン電極を前記第
１のｎ型電界効果トランジスタのソース電極に接続しゲ
ート電極を前記入力端子に接続しソース電極を低電位電
源端子に接続する第２のｎ型電界効果トランジスタと、
コレクタ電極を前記出力端子に接続しエミッタ電極を前
記低電位電源端子に接続する第２のｎｐｎ型バイポーラ
トランジスタと、ソース電極を前記第２のｎｐｎ型バイ
ポーラトランジスタのベース電極に接続しゲート電極を
前記入力端子に接続しドレイン電極を前記出力端子に接
続する第３のｎ型電界効果トランジスタと、ソース電極
を前記第２のｎｐｎ型バイポーラトランジスタのベース
電極に接続しゲート電極を前記入力端子に接続しドレイ
ン電極を前記低電位電源端子に接続する第２のＰ型電界
効果トランジスタとを有し、前記第１のｎ型電界効果ト
ランジスタのターンオン電圧を前記第１のｎｐｎ型バイ
ポーラトランジスタのターンオン電圧より小さく設定し
前記第１のｎｐｎ型バイポーラトランジスタの非導通状
態のとき前記第１のｎｐｎ型バイポーラトランジスタの
ベース電位を前記第１のｎｐｎ型バイポーラトランジス
タのエミッタ電位より前記第１のｎ型電界効果トランジ
スタのターンオン電圧分高い電位レベルに保ち、前記第
２のＰ型電界効果トランジスタのターンオン電圧を前記
第２のｎｐｎ型バイポーラトランジスタのターンオン電
圧より小さく設定し前記第２のｎｐｎ型バイポーラトラ
ンジスタの非導通状態のとき前記第２のｎｐｎ型バイポ
ーラトランジスタのベース電位を前記第２のｎｐｎ型バ
イポーラトランジスタのエミッタ電位より前記第２のＰ
型電界効果トランジスタのターンオン電圧分高い電位レ
ベルに保つことを特徴とするＢｉＣＭＯＳ回路。6. A first npn-type bipolar transistor having a collector electrode connected to a high potential power supply terminal and an emitter electrode connected to an output terminal, a source electrode connected to the high potential power supply terminal, and a gate electrode connected to an input terminal. A first P-type field-effect transistor having a drain electrode connected to the base electrode of the first npn-type bipolar transistor; and a drain electrode and a gate electrode each connected to the first P-type bipolar transistor.
Connected to the drain electrode of the p-type field effect transistor
And a second n-type field-effect transistor having a drain electrode connected to the source electrode of the first n- type field-effect transistor, a gate electrode connected to the input terminal, and a source electrode connected to the low potential power supply terminal. A field effect transistor;
A second npn-type bipolar transistor having a collector electrode connected to the output terminal and an emitter electrode connected to the low-potential power supply terminal; and a source electrode connected to the base electrode of the second npn-type bipolar transistor and a gate electrode connected to the second npn-type bipolar transistor. A third n-type field-effect transistor connected to an input terminal and a drain electrode connected to the output terminal; a source electrode connected to a base electrode of the second npn-type bipolar transistor and a gate electrode connected to the input terminal; A second P-type field-effect transistor having a drain electrode connected to the low-potential power supply terminal, wherein a turn-on voltage of the first n-type field-effect transistor is smaller than a turn-on voltage of the first npn-type bipolar transistor. when said set of non-conduction state of the first npn type bipolar transistor first The base potential of the npn-type bipolar transistor is maintained at a potential level higher than the emitter potential of the first npn-type bipolar transistor by the turn-on voltage of the first n-type field-effect transistor, and the turn-on of the second P-type field-effect transistor is maintained. A voltage is set lower than a turn-on voltage of the second npn-type bipolar transistor, and when the second npn-type bipolar transistor is in a non-conductive state, the base potential of the second npn-type bipolar transistor is changed to the second npn-type bipolar transistor. From the emitter potential of the transistor, the second P
A BiCMOS circuit, wherein the potential is maintained at a potential level higher by a turn-on voltage of the field effect transistor.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5056642A JP2861717B2 (en) | 1993-03-17 | 1993-03-17 | BiCMOS circuit |
| US08/208,827 US5426377A (en) | 1993-03-17 | 1994-03-11 | BiMIS circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5056642A JP2861717B2 (en) | 1993-03-17 | 1993-03-17 | BiCMOS circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06314966A JPH06314966A (en) | 1994-11-08 |
| JP2861717B2 true JP2861717B2 (en) | 1999-02-24 |
Family
ID=13033000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5056642A Expired - Fee Related JP2861717B2 (en) | 1993-03-17 | 1993-03-17 | BiCMOS circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861717B2 (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01137822A (en) * | 1987-11-25 | 1989-05-30 | Hitachi Ltd | Semiconductor integrated circuit |
| JPH04104612A (en) * | 1990-08-24 | 1992-04-07 | Hitachi Ltd | Semiconductor integrated circuit |
| JPH04142115A (en) * | 1990-10-02 | 1992-05-15 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1993
- 1993-03-17 JP JP5056642A patent/JP2861717B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06314966A (en) | 1994-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4769561A (en) | Bipolar transistor-field effect transistor composite circuit | |
| US4071783A (en) | Enhancement/depletion mode field effect transistor driver | |
| JP3085130B2 (en) | Driver circuit | |
| EP0282702B1 (en) | Bifet logic circuit | |
| US4678940A (en) | TTL compatible merged bipolar/CMOS output buffer circuits | |
| JPH07118642B2 (en) | Level conversion circuit | |
| US4717847A (en) | TTL compatible CMOS input buffer | |
| JPH04229714A (en) | Integrated circuit having buffer | |
| US4719367A (en) | Schmitt trigger circuit | |
| US4092548A (en) | Substrate bias modulation to improve mosfet circuit performance | |
| US4612458A (en) | Merged PMOS/bipolar logic circuits | |
| US5864245A (en) | Output circuit with overvoltage protection | |
| US4806797A (en) | bi-CMOS buffer cascaded to CMOS driver having PMOS pull-up transistor with threshold voltage greater than VBE of bi-CMOS bipolar pull-up transistor | |
| JPH0252460B2 (en) | ||
| JP2543285B2 (en) | BiCMOS logic circuit | |
| US5126595A (en) | Bi-mos semiconductor integrated circuit | |
| JP2861717B2 (en) | BiCMOS circuit | |
| US5426377A (en) | BiMIS circuit | |
| US6452827B1 (en) | I/O circuit of semiconductor integrated device | |
| US5077492A (en) | Bicmos circuitry having a combination cmos gate and a bipolar transistor | |
| JP2621248B2 (en) | Semiconductor integrated circuit device | |
| JPH03123220A (en) | Output circuit | |
| JP2621757B2 (en) | BiMIS circuit | |
| JPH09307420A (en) | Output butter | |
| JPH1028045A (en) | Mos transistor circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981110 |
|
| LAPS | Cancellation because of no payment of annual fees |