JP2848746B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、より詳細には特にＳＲＡＭの製造工程において
マスクの位置合わせのために用いるアライメントマーク
を形成する半導体装置の製造方法に関する。
に関し、より詳細には特にＳＲＡＭの製造工程において
マスクの位置合わせのために用いるアライメントマーク
を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来、
半導体装置を製造するためのマスクのアライメントマー
クは以下の方法により形成されていた。まず、シリコン
基板２１上全面に熱酸化により酸化膜３１を形成した
後、酸化膜３１上全面にＣＶＤ法によりＳｉＮ膜３２を
形成する。そして、レジストをシリコン基板２１上全面
に塗布し、フォトリソグラフィ工程により素子分離領域
となる部分のみレジストを選択的に取り除く。その後、
レジストをマスクとして素子分離領域となる部分のみの
ＳｉＮ膜３１をエッチング除去し、さらにレジストを除
去する（図２（ａ））。次いで、熱酸化により４００ｎ
ｍの酸化膜を形成する。ＳｉＮ膜の耐酸化性のため、Ｓ
ｉＮ膜が被覆された領域の酸化が抑えられ、素子分離領
域となる部分のみ４００ｎｍの酸化膜が素子分離酸化膜
２２として形成され、活性化領域とアライメントマーク
２９が形成される。そして、リン酸によりシリコン基板
２１上のＳｉＮ膜３２を除去する。さらに、１％ふっ酸
（ＨＦ）により酸化膜をエッチングすることで、活性化
領域上の酸化膜３１を除去し、その後、熱酸化により活
性化領域上及びアライメントマーク２９上にゲート酸化
膜２３を形成する（図２（ｂ））。
半導体装置を製造するためのマスクのアライメントマー
クは以下の方法により形成されていた。まず、シリコン
基板２１上全面に熱酸化により酸化膜３１を形成した
後、酸化膜３１上全面にＣＶＤ法によりＳｉＮ膜３２を
形成する。そして、レジストをシリコン基板２１上全面
に塗布し、フォトリソグラフィ工程により素子分離領域
となる部分のみレジストを選択的に取り除く。その後、
レジストをマスクとして素子分離領域となる部分のみの
ＳｉＮ膜３１をエッチング除去し、さらにレジストを除
去する（図２（ａ））。次いで、熱酸化により４００ｎ
ｍの酸化膜を形成する。ＳｉＮ膜の耐酸化性のため、Ｓ
ｉＮ膜が被覆された領域の酸化が抑えられ、素子分離領
域となる部分のみ４００ｎｍの酸化膜が素子分離酸化膜
２２として形成され、活性化領域とアライメントマーク
２９が形成される。そして、リン酸によりシリコン基板
２１上のＳｉＮ膜３２を除去する。さらに、１％ふっ酸
（ＨＦ）により酸化膜をエッチングすることで、活性化
領域上の酸化膜３１を除去し、その後、熱酸化により活
性化領域上及びアライメントマーク２９上にゲート酸化
膜２３を形成する（図２（ｂ））。
【０００３】次いで、シリコン基板２１上全面にレジス
ト２５を塗布し、フォトリソグラフィにより、アライメ
ントマーク２９及びその周辺領域のレジスト２５を除去
する（図２（ｃ））。その後、レジスト２５と素子分離
膜２２とをマスクとしてシリコン基板２１を選択的にエ
ッチングし、アライメントマーク２９の段差を強調して
いた（図２（ｄ））。
ト２５を塗布し、フォトリソグラフィにより、アライメ
ントマーク２９及びその周辺領域のレジスト２５を除去
する（図２（ｃ））。その後、レジスト２５と素子分離
膜２２とをマスクとしてシリコン基板２１を選択的にエ
ッチングし、アライメントマーク２９の段差を強調して
いた（図２（ｄ））。
【０００４】次いで、通常の方法により所望の素子形成
工程を行い、半導体装置を作製する。ところが、上記し
た半導体装置の製造方法では、素子分離工程で作成され
たアライメントマーク２９の段差を強調するためにフォ
トリソグラフィ工程、ＳｉＯ 2 エッチ工程、シリコンド
ライエッチ工程、レジスト剥離工程の４工程を追加する
必要があり、製造コストが高くなるという課題があっ
た。
工程を行い、半導体装置を作製する。ところが、上記し
た半導体装置の製造方法では、素子分離工程で作成され
たアライメントマーク２９の段差を強調するためにフォ
トリソグラフィ工程、ＳｉＯ 2 エッチ工程、シリコンド
ライエッチ工程、レジスト剥離工程の４工程を追加する
必要があり、製造コストが高くなるという課題があっ
た。
【０００５】本発明はこのような課題を鑑みなされたも
のであって、半導体装置の製造方法の工程を増加させる
ことなく、アライメントマークの段差を強調することが
できる半導体装置の製造方法を提供することを目的とし
ている。
のであって、半導体装置の製造方法の工程を増加させる
ことなく、アライメントマークの段差を強調することが
できる半導体装置の製造方法を提供することを目的とし
ている。
【０００６】
【課題を解決するための手段】本発明によれば、(i-a)
半導体基板上に素子分離膜を形成して活性化領域ととも
にアライメントマークを形成した後、前記半導体基板上
にゲート酸化膜を形成する工程、 (ii-a)前記アライメントマーク上の前記ゲート酸化膜を
除去する工程、 (iii-a) 前記アライメントマークを含む前記半導体基板
上にポリシリコンを堆積する工程、 (iv-a)フォトリソグラフィ工程により前記ポリシリコン
をエッチングして、ゲート電極を形成するとともに、前
記アライメントマーク上のポリシリコン及び前記アライ
メントマーク部分の半導体基板をエッチングし、アライ
メントマークを強調する工程 を含む半導体装置の製造方法が提供される。また、本発
明によれば、(i-b) 半導体基板上に素子分離膜を形成し
て活性化領域とともにアライメントマークを形成した
後、前記半導体基板上にゲート酸化膜を形成する工程、 (ii-b)前記ゲート酸化膜にコンタクトホールを形成する
とともに、前記アライメントマーク及びその周辺領域上
の前記ゲート酸化膜を除去する工程、 (iii-b) 前記コンタクトホール及び前記アライメントマ
ークを含む前記半導体基板上にポリシリコンを堆積する
工程、 (iv-b)フォトリソグラフィ工程により前記ポリシリコン
をエッチングして、前記半導体基板と接続されたゲート
電極を形成するとともに、前記アライメントマーク上の
ポリシリコン及び前記アライメントマーク部分の半導体
基板をエッチングし、アライメントマークを強調する工
程 を含む半導体装置の製造方法が提供される。
半導体基板上に素子分離膜を形成して活性化領域ととも
にアライメントマークを形成した後、前記半導体基板上
にゲート酸化膜を形成する工程、 (ii-a)前記アライメントマーク上の前記ゲート酸化膜を
除去する工程、 (iii-a) 前記アライメントマークを含む前記半導体基板
上にポリシリコンを堆積する工程、 (iv-a)フォトリソグラフィ工程により前記ポリシリコン
をエッチングして、ゲート電極を形成するとともに、前
記アライメントマーク上のポリシリコン及び前記アライ
メントマーク部分の半導体基板をエッチングし、アライ
メントマークを強調する工程 を含む半導体装置の製造方法が提供される。また、本発
明によれば、(i-b) 半導体基板上に素子分離膜を形成し
て活性化領域とともにアライメントマークを形成した
後、前記半導体基板上にゲート酸化膜を形成する工程、 (ii-b)前記ゲート酸化膜にコンタクトホールを形成する
とともに、前記アライメントマーク及びその周辺領域上
の前記ゲート酸化膜を除去する工程、 (iii-b) 前記コンタクトホール及び前記アライメントマ
ークを含む前記半導体基板上にポリシリコンを堆積する
工程、 (iv-b)フォトリソグラフィ工程により前記ポリシリコン
をエッチングして、前記半導体基板と接続されたゲート
電極を形成するとともに、前記アライメントマーク上の
ポリシリコン及び前記アライメントマーク部分の半導体
基板をエッチングし、アライメントマークを強調する工
程 を含む半導体装置の製造方法が提供される。
【０００７】この発明において、半導体基板は通常基板
として用いられるものであれば、特に限定されるもので
はないが、シリコン基板が好ましい。この半導体基板上
に、公知の方法、例えば、ＬＯＣＯＳ法等によりＳｉＯ
2 の素子分離膜を形成し、活性化領域を確保するととも
に、アライメントマークを形成する。アライメントマー
クの大きさは、特に限定されるものではなく、半導体装
置の大きさ等により適宜選択することができる。
として用いられるものであれば、特に限定されるもので
はないが、シリコン基板が好ましい。この半導体基板上
に、公知の方法、例えば、ＬＯＣＯＳ法等によりＳｉＯ
2 の素子分離膜を形成し、活性化領域を確保するととも
に、アライメントマークを形成する。アライメントマー
クの大きさは、特に限定されるものではなく、半導体装
置の大きさ等により適宜選択することができる。
【０００８】そして、活性化領域上にゲート酸化膜を形
成する。ゲート酸化膜は公知の方法、例えば、熱酸化、
ＣＶＤ法等により形成することができる。その際の膜厚
は約１０〜５０ｎｍが好ましい。さらに、ゲート酸化膜
にコンタクトホールを形成するとともに、アライメント
マーク及びその周辺領域上のゲート酸化膜を除去する。
この際、ゲート酸化膜上に、ゲート酸化膜を保護するた
めに２０〜８０ｎｍ程度の膜厚のポリシリコン膜を形成
してもよい。ゲート酸化膜上にポリシリコン膜を形成す
る場合には、ポリシリコン膜上にフォトレジストを塗布
し、通常のフォトリソグラフィ工程によりゲート酸化膜
とともにポリシリコン膜をパターニングしてコンタクト
ホールを形成することができる。また、それと同時にア
ライメントマーク及びその周辺領域上のゲート酸化膜を
除去することができる。
成する。ゲート酸化膜は公知の方法、例えば、熱酸化、
ＣＶＤ法等により形成することができる。その際の膜厚
は約１０〜５０ｎｍが好ましい。さらに、ゲート酸化膜
にコンタクトホールを形成するとともに、アライメント
マーク及びその周辺領域上のゲート酸化膜を除去する。
この際、ゲート酸化膜上に、ゲート酸化膜を保護するた
めに２０〜８０ｎｍ程度の膜厚のポリシリコン膜を形成
してもよい。ゲート酸化膜上にポリシリコン膜を形成す
る場合には、ポリシリコン膜上にフォトレジストを塗布
し、通常のフォトリソグラフィ工程によりゲート酸化膜
とともにポリシリコン膜をパターニングしてコンタクト
ホールを形成することができる。また、それと同時にア
ライメントマーク及びその周辺領域上のゲート酸化膜を
除去することができる。
【０００９】次いで、コンタクトホール及びアライメン
トマークを含む半導体基板上全面にポリシリコンを積層
する。その際、ポリシリコンは公知の方法、例えば、Ｓ
ｉＨ 4 等を用いるＣＶＤ法等により堆積することができ
る。ポリシリコンの膜厚は約８０〜２００ｎｍが好まし
い。そして、このポリシリコンをフォトリソグラフィ工
程等によりエッチング加工して、半導体基板と接続され
たゲート電極を形成する。その際、半導体基板のアライ
メントマーク上にはポリシリコンが堆積されているのみ
であるので、ポリシリコンのエッチング加工時にオーバ
ーエッチングによって、自己整合的にアライメントマー
クが形成された領域の半導体基板自体がエッチングさ
れ、アライメントマークが強調される。
トマークを含む半導体基板上全面にポリシリコンを積層
する。その際、ポリシリコンは公知の方法、例えば、Ｓ
ｉＨ 4 等を用いるＣＶＤ法等により堆積することができ
る。ポリシリコンの膜厚は約８０〜２００ｎｍが好まし
い。そして、このポリシリコンをフォトリソグラフィ工
程等によりエッチング加工して、半導体基板と接続され
たゲート電極を形成する。その際、半導体基板のアライ
メントマーク上にはポリシリコンが堆積されているのみ
であるので、ポリシリコンのエッチング加工時にオーバ
ーエッチングによって、自己整合的にアライメントマー
クが形成された領域の半導体基板自体がエッチングさ
れ、アライメントマークが強調される。
【００１０】
【作用】本発明の半導体装置の製造方法によれば、ゲー
ト電極のエッチング加工時に、アライメントマーク上に
は、ゲート酸化膜、エッチングマスク等が存在しないた
めに、オーバーエッチングにより自己整合的にアライメ
ントマークが形成された領域の半導体基板自体がエッチ
ングされ、アライメントマークが強調されることとな
る。
ト電極のエッチング加工時に、アライメントマーク上に
は、ゲート酸化膜、エッチングマスク等が存在しないた
めに、オーバーエッチングにより自己整合的にアライメ
ントマークが形成された領域の半導体基板自体がエッチ
ングされ、アライメントマークが強調されることとな
る。
【００１１】
【実施例】以下、図面に基づいて本発明の半導体装置の
製造方法の実施例を説明する。まず、半導体基板である
シリコン基板１１上全面に熱酸化により１５ｎｍの酸化
膜を形成した後、酸化膜上全面にＣＶＤ法によりＳｉＮ
膜を１２０ｎｍ形成する。そして、レジストをシリコン
基板１１上全面に塗布し、フォトリソグラフィ工程によ
り素子分離領域となる部分のみレジストを選択的に取り
除く。その後、レジストをマスクとして素子分離領域と
なる部分のみのＳｉＮ膜をエッチング除去し、さらにレ
ジストを除去する。次いで、熱酸化により４００ｎｍの
酸化膜を形成する。ＳｉＮ膜の耐酸化性のため、ＳｉＮ
膜が被覆された領域の酸化が抑えられ、素子分離領域と
なる部分のみ４００ｎｍの酸化膜が素子分離酸化膜１２
として形成され、活性化領域及びアライメントマーク１
９が形成される。そして、リン酸によりシリコン基板１
１上のＳｉＮ膜を除去する。さらに、１％ふっ酸（Ｈ
Ｆ）により酸化膜を２０ｎｍエッチングすることで、活
性化領域上の酸化膜を除去し、その後、熱酸化により活
性化領域上及びアライメントマーク１９上にゲート酸化
膜１３を１０ｎｍ形成する（図１（ａ））。
製造方法の実施例を説明する。まず、半導体基板である
シリコン基板１１上全面に熱酸化により１５ｎｍの酸化
膜を形成した後、酸化膜上全面にＣＶＤ法によりＳｉＮ
膜を１２０ｎｍ形成する。そして、レジストをシリコン
基板１１上全面に塗布し、フォトリソグラフィ工程によ
り素子分離領域となる部分のみレジストを選択的に取り
除く。その後、レジストをマスクとして素子分離領域と
なる部分のみのＳｉＮ膜をエッチング除去し、さらにレ
ジストを除去する。次いで、熱酸化により４００ｎｍの
酸化膜を形成する。ＳｉＮ膜の耐酸化性のため、ＳｉＮ
膜が被覆された領域の酸化が抑えられ、素子分離領域と
なる部分のみ４００ｎｍの酸化膜が素子分離酸化膜１２
として形成され、活性化領域及びアライメントマーク１
９が形成される。そして、リン酸によりシリコン基板１
１上のＳｉＮ膜を除去する。さらに、１％ふっ酸（Ｈ
Ｆ）により酸化膜を２０ｎｍエッチングすることで、活
性化領域上の酸化膜を除去し、その後、熱酸化により活
性化領域上及びアライメントマーク１９上にゲート酸化
膜１３を１０ｎｍ形成する（図１（ａ））。
【００１２】次いで、ゲート酸化膜１３上全面にＣＶＤ
法により５０ｎｍの多結晶シリコン１４を堆積した後、
シリコン基板１１上全面にレジスト１５を塗布し、フォ
トリソグラフィにより、後工程で作製するゲート電極と
活性化領域とを接続するコンタクトホール１６のレジス
トパターンを形成する（図１（ｂ））。この際、アライ
メントマーク１９上のゲート酸化膜１３及び多結晶シリ
コン１４も同時に除去されるように、レジストパターン
を作成する。
法により５０ｎｍの多結晶シリコン１４を堆積した後、
シリコン基板１１上全面にレジスト１５を塗布し、フォ
トリソグラフィにより、後工程で作製するゲート電極と
活性化領域とを接続するコンタクトホール１６のレジス
トパターンを形成する（図１（ｂ））。この際、アライ
メントマーク１９上のゲート酸化膜１３及び多結晶シリ
コン１４も同時に除去されるように、レジストパターン
を作成する。
【００１３】次に、レジスト１５をマスクとして多結晶
シリコン１４をエッチングする。さらにレジスト１５を
除去した後、１％ＨＦによりゲート酸化膜１３を１５ｎ
ｍエッチングすることで、コンタクトホール１６部分の
シリコン基板１１を露出させる（図１（ｃ））。さら
に、シリコン基板１１上全面に、ＣＶＤ法により多結晶
シリコン１７を１００ｎｍ堆積した後、レジスト１８を
塗布し、フォトリソグラフィによってゲート電極を形成
するためのレジストパターンを形成する。この際、アラ
イメントマーク１９上にはレジストパターンが被覆しな
いようにパターンを設定する。次にレジスト１８をエッ
チングマスクとして多結晶シリコン１７をＲＩＥにより
選択的にエッチングする。この工程で、アライメントマ
ーク１９上には、レジスト１８もゲート酸化膜１３も存
在しないため、オーバエッチ時にシリコン基板１１がエ
ッチングされ、アライメントマーク１９の段差が強調さ
れる（図１（ｄ））。つまりこの場合、多結晶シリコン
１７のオーバエッチは多結晶シリコン１７の膜厚に換算
して約５０ｎｍ程度であるが、オーバエッチ時には被エ
ッチング物である多結晶シリコン１７がほとんどなくな
っているため、エッチレートが約２倍に速くなり、シリ
コン基板１１は１００ｎｍ程度エッチングされ、アライ
メントマーク１９の段差が強調されることとなる。
シリコン１４をエッチングする。さらにレジスト１５を
除去した後、１％ＨＦによりゲート酸化膜１３を１５ｎ
ｍエッチングすることで、コンタクトホール１６部分の
シリコン基板１１を露出させる（図１（ｃ））。さら
に、シリコン基板１１上全面に、ＣＶＤ法により多結晶
シリコン１７を１００ｎｍ堆積した後、レジスト１８を
塗布し、フォトリソグラフィによってゲート電極を形成
するためのレジストパターンを形成する。この際、アラ
イメントマーク１９上にはレジストパターンが被覆しな
いようにパターンを設定する。次にレジスト１８をエッ
チングマスクとして多結晶シリコン１７をＲＩＥにより
選択的にエッチングする。この工程で、アライメントマ
ーク１９上には、レジスト１８もゲート酸化膜１３も存
在しないため、オーバエッチ時にシリコン基板１１がエ
ッチングされ、アライメントマーク１９の段差が強調さ
れる（図１（ｄ））。つまりこの場合、多結晶シリコン
１７のオーバエッチは多結晶シリコン１７の膜厚に換算
して約５０ｎｍ程度であるが、オーバエッチ時には被エ
ッチング物である多結晶シリコン１７がほとんどなくな
っているため、エッチレートが約２倍に速くなり、シリ
コン基板１１は１００ｎｍ程度エッチングされ、アライ
メントマーク１９の段差が強調されることとなる。
【００１４】次いで、通常の方法により所望の素子形成
工程を行い、半導体装置を作製する。
工程を行い、半導体装置を作製する。
【００１５】
【発明の効果】本発明によれば、ゲート電極のエッチン
グ加工時に自己整合的にアライメントマークを強調する
ことができる。つまり、ゲート電極のエッチング加工時
に、アライメントマーク上には、ゲート酸化膜、エッチ
ングマスク等が存在しないため、オーバーエッチングに
よりアライメントマークが形成された領域の半導体基板
自体がエッチングされる。従って、製造工程を増やすこ
となく、素子分離工程で形成されたアライメントマーク
に対して、自己整合的に半導体基板をエッチングしてア
ライメントマークの段差を強調することができる。
グ加工時に自己整合的にアライメントマークを強調する
ことができる。つまり、ゲート電極のエッチング加工時
に、アライメントマーク上には、ゲート酸化膜、エッチ
ングマスク等が存在しないため、オーバーエッチングに
よりアライメントマークが形成された領域の半導体基板
自体がエッチングされる。従って、製造工程を増やすこ
となく、素子分離工程で形成されたアライメントマーク
に対して、自己整合的に半導体基板をエッチングしてア
ライメントマークの段差を強調することができる。
【図１】本発明の半導体装置の製造方法の実施例を示す
工程説明図である。
工程説明図である。
【図２】従来の半導体装置の製造方法の実施例を示す工
程説明図である。
程説明図である。
１１ 半導体基板 １２ 素子分離膜 １３ ゲート酸化膜 １６ コンタクトホール １７ ポリシリコン １９ アライメントマーク
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/027 H01L 21/8244 H01L 27/11
Claims (2)
- 【請求項１】 (i-a) 半導体基板上に素子分離膜を形成
して活性化領域とともにアライメントマークを形成した
後、前記半導体基板上にゲート酸化膜を形成する工程、 (ii-a)前記アライメントマーク上の前記ゲート酸化膜を
除去する工程、 (iii-a) 前記アライメントマークを含む前記半導体基板
上にポリシリコンを堆積する工程、 (iv-a)フォトリソグラフィ工程により前記ポリシリコン
をエッチングして、ゲート電極を形成するとともに、前
記アライメントマーク上のポリシリコン及び前記アライ
メントマーク部分の半導体基板をエッチングし、アライ
メントマークを強調する工程 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 (i-b) 半導体基板上に素子分離膜を形成
して活性化領域とともにアライメントマークを形成した
後、前記半導体基板上にゲート酸化膜を形成する工程、 (ii-b)前記ゲート酸化膜にコンタクトホールを形成する
とともに、前記アライメントマーク及びその周辺領域上
の前記ゲート酸化膜を除去する工程、 (iii-b) 前記コンタクトホール及び前記アライメントマ
ークを含む前記半導体基板上にポリシリコンを堆積する
工程、 (iv-b)フォトリソグラフィ工程により前記ポリシリコン
をエッチングして、前記半導体基板と接続されたゲート
電極を形成するとともに、前記アライメントマーク上の
ポリシリコン及び前記アライメントマーク部分の半導体
基板をエッチングし、アライメントマークを強調する工
程 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4287901A JP2848746B2 (ja) | 1992-10-26 | 1992-10-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4287901A JP2848746B2 (ja) | 1992-10-26 | 1992-10-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06140600A JPH06140600A (ja) | 1994-05-20 |
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| JPH06140600A (ja) | 1994-05-20 |
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