JP2845264B2 - セルフカットオフ型センスアンプ回路 - Google Patents
セルフカットオフ型センスアンプ回路Info
- Publication number
- JP2845264B2 JP2845264B2 JP8227004A JP22700496A JP2845264B2 JP 2845264 B2 JP2845264 B2 JP 2845264B2 JP 8227004 A JP8227004 A JP 8227004A JP 22700496 A JP22700496 A JP 22700496A JP 2845264 B2 JP2845264 B2 JP 2845264B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- sense amplifier
- circuit
- sense
- self
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000004913 activation Effects 0.000 claims description 25
- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000001514 detection method Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 10
- 230000007423 decrease Effects 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000003213 activating effect Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/06—Sense amplifier related aspects
- G11C2207/065—Sense amplifier drivers
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに使
用されるセンスアンプ回路に関し、特に、セルフカット
オフ機能を備えたセンスアンプ回路に関する。
用されるセンスアンプ回路に関し、特に、セルフカット
オフ機能を備えたセンスアンプ回路に関する。
【０００２】
【従来の技術】一般に、この種のセンスアンプ回路は、
半導体メモリセルから読み出されたセル信号を増幅し
て、アンプ出力信号として出力するために使用されてい
る。この場合、スタティックＲＡＭ（ＳＲＡＭ）及びダ
イナミックＲＡＭ（ＤＲＡＭ）等では、微小なセル信号
を増幅して、大きな振幅を有するアンプ出力信号を得る
ために、センスアンプ回路に対して、相補的な一対のセ
ル信号を与え、センスアンプ回路は、当該相補的な一対
のセル信号を増幅する形式の構成を有している。
半導体メモリセルから読み出されたセル信号を増幅し
て、アンプ出力信号として出力するために使用されてい
る。この場合、スタティックＲＡＭ（ＳＲＡＭ）及びダ
イナミックＲＡＭ（ＤＲＡＭ）等では、微小なセル信号
を増幅して、大きな振幅を有するアンプ出力信号を得る
ために、センスアンプ回路に対して、相補的な一対のセ
ル信号を与え、センスアンプ回路は、当該相補的な一対
のセル信号を増幅する形式の構成を有している。
【０００３】このうち、ＳＲＡＭに使用されるセンスア
ンプ回路として、相補的な一対のセル信号を２段の増幅
部によって増幅する構成を有しているものがある。
ンプ回路として、相補的な一対のセル信号を２段の増幅
部によって増幅する構成を有しているものがある。
【０００４】より具体的に言えば、このようなセンスア
ンプ回路の第１段の増幅部は、一対の相補的なセル信号
をそれぞれ増幅して一対の出力線上に出力するダブルエ
ンド型の構成を有し、他方、第２段の増幅部は、第１段
の増幅部からの一対の増幅された出力信号を更に増幅し
て単一のアンプ出力信号として出力するシングルエンド
型の構成を有している。実際、セル信号がセンスアンプ
回路が与えられた場合、第１段及び第２段の増幅部に
は、プリチャージの際に流れる電流に続いて、センスア
ンプ電流が流れる。
ンプ回路の第１段の増幅部は、一対の相補的なセル信号
をそれぞれ増幅して一対の出力線上に出力するダブルエ
ンド型の構成を有し、他方、第２段の増幅部は、第１段
の増幅部からの一対の増幅された出力信号を更に増幅し
て単一のアンプ出力信号として出力するシングルエンド
型の構成を有している。実際、セル信号がセンスアンプ
回路が与えられた場合、第１段及び第２段の増幅部に
は、プリチャージの際に流れる電流に続いて、センスア
ンプ電流が流れる。
【０００５】一方、ＳＲＡＭの高集積化と共に、これら
ＳＲＡＭにおける消費電流を少なくすることが、低電力
化のために要求されている。ここで、前述した構成のセ
ンスアンプ回路が接続された場合、ＳＲＡＭの消費電流
は、ＳＲＡＭからセル信号を読み出す前に行われるプリ
チャージの際の電流と、読出の際にセンスアンプ回路に
流れるセンスアンプ電流によって殆ど占められているの
が実情である。
ＳＲＡＭにおける消費電流を少なくすることが、低電力
化のために要求されている。ここで、前述した構成のセ
ンスアンプ回路が接続された場合、ＳＲＡＭの消費電流
は、ＳＲＡＭからセル信号を読み出す前に行われるプリ
チャージの際の電流と、読出の際にセンスアンプ回路に
流れるセンスアンプ電流によって殆ど占められているの
が実情である。
【０００６】従来、上記したセンスアンプ電流を減少さ
せるために、センスアンプ電流の流れる時間を出来るだ
け短くすることが考慮されている。この場合、センスア
ンプ電流を検出するセンス検出回路を第１及び第２段の
増幅部に接続しておき、このセンス検出回路で、センス
アンプ出力電圧が十分増幅されたことが検出されると、
第２段の増幅部を強制的にカットオフ状態にするセルフ
カットオフ型センスアンプ回路が提案されている。
せるために、センスアンプ電流の流れる時間を出来るだ
け短くすることが考慮されている。この場合、センスア
ンプ電流を検出するセンス検出回路を第１及び第２段の
増幅部に接続しておき、このセンス検出回路で、センス
アンプ出力電圧が十分増幅されたことが検出されると、
第２段の増幅部を強制的にカットオフ状態にするセルフ
カットオフ型センスアンプ回路が提案されている。
【０００７】図３、４、及び、５を参照して、従来提案
されている半導体メモリ装置の全体構成、当該半導体メ
モリ装置に使用されるセルフカットオフ型センスアンプ
回路、及び、その動作の一例を説明する。図示された半
導体メモリ装置は、複数のＳＲＡＭセルを含むＳＲＡＭ
セルアレイ１１、ローデコーダ１２、カラムデコーダ１
３、カラムセレクタ１４、センスアンプ／書込回路１
５、及び制御回路１６を有している。ここで、制御回路
１６には、ｎビットのアドレス信号ＡＤＤｎ、ライトイ
ネーブルバー（ＷＥＢ）信号、及び、クロック信号ＣＬ
が図示されていない外部回路から与えられており、ここ
では、クロック信号ＣＬに同期してプリチャージ信号が
出力されるものとする。また、センスアンプ回路／書き
込み回路１５は、ＷＥＢ信号に応じて、書込信号ＤＩｎ
をＳＲＡＭセルアレイ１１にカラムセレクタ１４を介し
て書き込み、他方、読出信号ＤＯｎをＳＲＡＭセルアレ
イ１１から読み出すものとする。
されている半導体メモリ装置の全体構成、当該半導体メ
モリ装置に使用されるセルフカットオフ型センスアンプ
回路、及び、その動作の一例を説明する。図示された半
導体メモリ装置は、複数のＳＲＡＭセルを含むＳＲＡＭ
セルアレイ１１、ローデコーダ１２、カラムデコーダ１
３、カラムセレクタ１４、センスアンプ／書込回路１
５、及び制御回路１６を有している。ここで、制御回路
１６には、ｎビットのアドレス信号ＡＤＤｎ、ライトイ
ネーブルバー（ＷＥＢ）信号、及び、クロック信号ＣＬ
が図示されていない外部回路から与えられており、ここ
では、クロック信号ＣＬに同期してプリチャージ信号が
出力されるものとする。また、センスアンプ回路／書き
込み回路１５は、ＷＥＢ信号に応じて、書込信号ＤＩｎ
をＳＲＡＭセルアレイ１１にカラムセレクタ１４を介し
て書き込み、他方、読出信号ＤＯｎをＳＲＡＭセルアレ
イ１１から読み出すものとする。
【０００８】まず、ＷＥＢ信号によって書込動作が指定
されると、制御回路１６は、クロック信号ＣＬに同期し
て、プリチャージを行うと共に、アドレス信号ＡＤＤｎ
をローアドレスデコーダ１２及びカラムアドレスデコー
ダ１３に対してローアドレス信号及びカラムアドレス信
号としてそれぞれ出力する。この場合、制御回路１６で
は、ローアドレス信号を一旦ラッチした後、ローデコー
ダ１２に送出する。一方、カラムアドレス信号を受けた
カラムアドレスデコーダ１３は、カラムセレクタ１４
に、当該カラムアドレス信号に対応した２本のデータ線
対を選択させる。
されると、制御回路１６は、クロック信号ＣＬに同期し
て、プリチャージを行うと共に、アドレス信号ＡＤＤｎ
をローアドレスデコーダ１２及びカラムアドレスデコー
ダ１３に対してローアドレス信号及びカラムアドレス信
号としてそれぞれ出力する。この場合、制御回路１６で
は、ローアドレス信号を一旦ラッチした後、ローデコー
ダ１２に送出する。一方、カラムアドレス信号を受けた
カラムアドレスデコーダ１３は、カラムセレクタ１４
に、当該カラムアドレス信号に対応した２本のデータ線
対を選択させる。
【０００９】この状態で、ローデコーダ１２により、ワ
ード線が選択されると、書込信号ＤＩｎの各ビットは、
センスアンプ回路／書込回路１５及びカラムセレクタ１
４を介して、一対の互いに相補的な一対のデータ信号Ｄ
及びＤＢとして、選択された２本のデータ線対上に出力
され、アドレス信号ＡＤＤｎで指定されたアドレスに書
き込まれる。
ード線が選択されると、書込信号ＤＩｎの各ビットは、
センスアンプ回路／書込回路１５及びカラムセレクタ１
４を介して、一対の互いに相補的な一対のデータ信号Ｄ
及びＤＢとして、選択された２本のデータ線対上に出力
され、アドレス信号ＡＤＤｎで指定されたアドレスに書
き込まれる。
【００１０】他方、ＷＥＢ信号によって読出動作が指定
されると、制御回路１６はクロック信号ＣＬに同期し
て、プリチャージを行なう。続いて、クロック信号ＣＬ
に応じて、センスアンプ回路／書込回路１５のセンスア
ンプ回路にセンスアンプ活性化信号ＳＥＡが与えられ、
アドレス信号ＡＤＤｎで指定されたＳＲＡＭセルアレイ
１１のアドレスから、読出信号ＤＯｎの各ビットが一対
の読出信号Ｄ及びＤＢとして読み出される。センスアン
プ回路／書込回路１５は、カラムセレクタ１４からの一
対の読出信号Ｄ及びＤＢを増幅した後、読出信号ＤＯｎ
の各ビットとして出力する。
されると、制御回路１６はクロック信号ＣＬに同期し
て、プリチャージを行なう。続いて、クロック信号ＣＬ
に応じて、センスアンプ回路／書込回路１５のセンスア
ンプ回路にセンスアンプ活性化信号ＳＥＡが与えられ、
アドレス信号ＡＤＤｎで指定されたＳＲＡＭセルアレイ
１１のアドレスから、読出信号ＤＯｎの各ビットが一対
の読出信号Ｄ及びＤＢとして読み出される。センスアン
プ回路／書込回路１５は、カラムセレクタ１４からの一
対の読出信号Ｄ及びＤＢを増幅した後、読出信号ＤＯｎ
の各ビットとして出力する。
【００１１】図４をも併せ参照すると、図３に示された
センスアンプ回路の具体例として、セルフカットオフ型
センスアンプ回路が示されている。図示されたセルフカ
ットオフ型センスアンプ回路は、センスアンプ部２０
と、センス検出部２１とを有しており、センスアンプ部
２０は、更に、第１段のセンスアンプ２０１と第２段の
センスアンプ２０２とを備えている。
センスアンプ回路の具体例として、セルフカットオフ型
センスアンプ回路が示されている。図示されたセルフカ
ットオフ型センスアンプ回路は、センスアンプ部２０
と、センス検出部２１とを有しており、センスアンプ部
２０は、更に、第１段のセンスアンプ２０１と第２段の
センスアンプ２０２とを備えている。
【００１２】更に具体的に言えば、第１段のセンスアン
プ２０１は、一対の読出信号Ｄ及びＤＢを受け、当該読
出信号Ｄ及びＤＢを増幅して一対の第１のセンスアンプ
出力信号ＤＯ１及びＤＯ１Ｂを出力する。図示された第
１段のセンスアンプ２０１は、読出信号Ｄが供給される
第１のカレントミラー回路２０３、読出信号ＤＢが供給
される第２のカレントミラー回路２０４、Ｎチャンネル
ＭＯＳ及びＰチャンネルＭＯＳトランジスタによって構
成されたスイッチ回路２０５、２０６とを備え、スイッ
チ回路２０６のソース、ドレイン間に、第１のセンスア
ンプ出力信号ＤＯ１、ＤＯ１Ｂが出力される。また、両
スイッチ回路２０５、２０６を構成するＭＯＳトランジ
スタのゲートには、センス検出部２１からセンスアンプ
活性化信号ＳＥＡが与えられている。他方、第２段のセ
ンスアンプ２０２は、第１段のセンスアンプ２０１のセ
ンスアンプ出力ＤＯ１、ＤＯ１Ｂを受けて動作するカレ
ントミラー回路２０７及びＮチャンネルＭＯＳトランジ
スタによって構成されたスイッチ回路２０８とを備え、
スイッチ回路２０８にも、センスアンプ活性化信号ＳＥ
Ａが与えられている。また、第２段のセンスアンプ２０
２のカレントミラー回路２０７から、第２のセンスアン
プ出力信号ＤＯがデータ出力として取り出されている。
尚、この例では、第１のセンスアンプ出力信号ＤＯ１及
びＤＯ１Ｂの出力されるライン上に、それぞれドレイン
を接続されたＰチャンネルトランジスタが接続されてい
る。
プ２０１は、一対の読出信号Ｄ及びＤＢを受け、当該読
出信号Ｄ及びＤＢを増幅して一対の第１のセンスアンプ
出力信号ＤＯ１及びＤＯ１Ｂを出力する。図示された第
１段のセンスアンプ２０１は、読出信号Ｄが供給される
第１のカレントミラー回路２０３、読出信号ＤＢが供給
される第２のカレントミラー回路２０４、Ｎチャンネル
ＭＯＳ及びＰチャンネルＭＯＳトランジスタによって構
成されたスイッチ回路２０５、２０６とを備え、スイッ
チ回路２０６のソース、ドレイン間に、第１のセンスア
ンプ出力信号ＤＯ１、ＤＯ１Ｂが出力される。また、両
スイッチ回路２０５、２０６を構成するＭＯＳトランジ
スタのゲートには、センス検出部２１からセンスアンプ
活性化信号ＳＥＡが与えられている。他方、第２段のセ
ンスアンプ２０２は、第１段のセンスアンプ２０１のセ
ンスアンプ出力ＤＯ１、ＤＯ１Ｂを受けて動作するカレ
ントミラー回路２０７及びＮチャンネルＭＯＳトランジ
スタによって構成されたスイッチ回路２０８とを備え、
スイッチ回路２０８にも、センスアンプ活性化信号ＳＥ
Ａが与えられている。また、第２段のセンスアンプ２０
２のカレントミラー回路２０７から、第２のセンスアン
プ出力信号ＤＯがデータ出力として取り出されている。
尚、この例では、第１のセンスアンプ出力信号ＤＯ１及
びＤＯ１Ｂの出力されるライン上に、それぞれドレイン
を接続されたＰチャンネルトランジスタが接続されてい
る。
【００１３】一方、センス検出部２１は、第１のセンス
アンプ出力信号ＤＯ１、ＤＯ１Ｂをそれぞれ反転させ、
インバータ出力Ｎ、ＮＢを送出する第１及び第２のイン
バータＩ１、Ｉ２、これらインバータＩ１、Ｉ２に、そ
れぞれ接続されたディレイ回路Ｄ１、Ｄ２及びＮＡＮＤ
ゲート２１１、２１２とを備えると共に、両ＮＡＮＤゲ
ート２１１、２１２に接続されたもう一つのＮＡＮＤゲ
ート２１３、及び、ＮＡＮＤゲート２１３に接続された
インバータ２１４を有している。この場合、インバータ
２１４の出力はトリガー信号ＴＲＩＧとして、センス信
号生成回路２１５に与えられる。センス信号生成回路２
１５は、クロック信号ＣＬに応じてセンスアンプ活性化
信号ＳＥＡを第１段及び第２段のセンスアンプ２０１、
２０２に出力すると共に、インバータ２１４からのトリ
ガー信号ＴＲＩＧによって、後述する形式でセンスアン
プ活性化信号ＳＥＡをカットオフする。
アンプ出力信号ＤＯ１、ＤＯ１Ｂをそれぞれ反転させ、
インバータ出力Ｎ、ＮＢを送出する第１及び第２のイン
バータＩ１、Ｉ２、これらインバータＩ１、Ｉ２に、そ
れぞれ接続されたディレイ回路Ｄ１、Ｄ２及びＮＡＮＤ
ゲート２１１、２１２とを備えると共に、両ＮＡＮＤゲ
ート２１１、２１２に接続されたもう一つのＮＡＮＤゲ
ート２１３、及び、ＮＡＮＤゲート２１３に接続された
インバータ２１４を有している。この場合、インバータ
２１４の出力はトリガー信号ＴＲＩＧとして、センス信
号生成回路２１５に与えられる。センス信号生成回路２
１５は、クロック信号ＣＬに応じてセンスアンプ活性化
信号ＳＥＡを第１段及び第２段のセンスアンプ２０１、
２０２に出力すると共に、インバータ２１４からのトリ
ガー信号ＴＲＩＧによって、後述する形式でセンスアン
プ活性化信号ＳＥＡをカットオフする。
【００１４】図４の動作を図５をも併せ参照して説明す
ると、クロック信号ＣＬに応じて、センス信号生成回路
２１５からセンスアンプ活性化信号ＳＥＡが、第１段及
び第２段のセンスアンプ２０１、２０２のスイッチ部２
０５、２０６、及び２０８に与えられ、センスアンプ部
２０は活性化される。センスアンプ部２０が活性化され
た状態で、ＳＲＡＭセルアレイ１１からの一対の読出信
号Ｄ、ＤＢが第１段目のセンスアンプ２０１によって増
幅される。図５の例では、読出信号Ｄのレベルに変動が
なく、他方、読出信号ＤＢのレベルは、漸次、低下して
いく場合が示されている。第１段のセンスアンプ２０１
では、２つのカレントミラー回路２０３、２０４が交差
接続されているため、センスアンプ活性化信号ＳＥＡが
ハイレベルになった後、一方の第１のセンスアンプ出力
信号ＤＯ１のレベルが図５に示すように、次第に低下し
ていくが、他方の第１のセンスアンプ出力信号ＤＯ１Ｂ
は、一旦、低下した後、再度、元のレベルに戻ってい
る。
ると、クロック信号ＣＬに応じて、センス信号生成回路
２１５からセンスアンプ活性化信号ＳＥＡが、第１段及
び第２段のセンスアンプ２０１、２０２のスイッチ部２
０５、２０６、及び２０８に与えられ、センスアンプ部
２０は活性化される。センスアンプ部２０が活性化され
た状態で、ＳＲＡＭセルアレイ１１からの一対の読出信
号Ｄ、ＤＢが第１段目のセンスアンプ２０１によって増
幅される。図５の例では、読出信号Ｄのレベルに変動が
なく、他方、読出信号ＤＢのレベルは、漸次、低下して
いく場合が示されている。第１段のセンスアンプ２０１
では、２つのカレントミラー回路２０３、２０４が交差
接続されているため、センスアンプ活性化信号ＳＥＡが
ハイレベルになった後、一方の第１のセンスアンプ出力
信号ＤＯ１のレベルが図５に示すように、次第に低下し
ていくが、他方の第１のセンスアンプ出力信号ＤＯ１Ｂ
は、一旦、低下した後、再度、元のレベルに戻ってい
る。
【００１５】上記した第１のセンスアンプ出力信号ＤＯ
１、ＤＯ１Ｂは、第２段のセンスアンプ２０２に出力さ
れる一方、インバータＩ１、Ｉ２に供給される。ここ
で、各インバータＩ１、Ｉ２は、第１のセンスアンプ出
力信号ＤＯ１、ＤＯ１Ｂ（図５）の波形に示されている
ように、動作点を有しており、第１のセンスアンプ出力
信号ＤＯ１、ＤＯ１Ｂがこの動作点を越えて低下した場
合、インバータ出力Ｎ、ＮＢをハイレベルにする。図示
された例では、センスアンプ出力信号ＤＯ１がインバー
タＩ１の動作点を越えて低下したときに、インバータの
出力がハイレベルとなり、この状態は、信号ＤＯ１がイ
ンバータＩ１の動作点を以上に上昇するまで継続する。
１、ＤＯ１Ｂは、第２段のセンスアンプ２０２に出力さ
れる一方、インバータＩ１、Ｉ２に供給される。ここ
で、各インバータＩ１、Ｉ２は、第１のセンスアンプ出
力信号ＤＯ１、ＤＯ１Ｂ（図５）の波形に示されている
ように、動作点を有しており、第１のセンスアンプ出力
信号ＤＯ１、ＤＯ１Ｂがこの動作点を越えて低下した場
合、インバータ出力Ｎ、ＮＢをハイレベルにする。図示
された例では、センスアンプ出力信号ＤＯ１がインバー
タＩ１の動作点を越えて低下したときに、インバータの
出力がハイレベルとなり、この状態は、信号ＤＯ１がイ
ンバータＩ１の動作点を以上に上昇するまで継続する。
【００１６】このインバータ出力Ｎは直接並びにディレ
イ回路Ｄ１を介して、ＮＡＮＤゲート２１１に与えられ
る。ディレイ回路Ｄ１からの出力を受けた時点で、ＮＡ
ＮＤゲートの出力は、論理”０”となり、結果として、
インバータ２１４のトリガー信号ＴＲＩＧは図５に示す
ように、論理”１”になる。トリガー信号ＴＲＩＧを受
けると、センス信号生成回路２１５はセンスアンプ活性
化信号ＳＥＡを自動的にカットオフする。
イ回路Ｄ１を介して、ＮＡＮＤゲート２１１に与えられ
る。ディレイ回路Ｄ１からの出力を受けた時点で、ＮＡ
ＮＤゲートの出力は、論理”０”となり、結果として、
インバータ２１４のトリガー信号ＴＲＩＧは図５に示す
ように、論理”１”になる。トリガー信号ＴＲＩＧを受
けると、センス信号生成回路２１５はセンスアンプ活性
化信号ＳＥＡを自動的にカットオフする。
【００１７】この構成では、図５に示すように、第１の
センスアンプ出力信号ＤＯ１、ＤＯ１Ｂがディレイ回路
Ｄ１における遅延されている時間中に、第２段のセンス
アンプ２０２から、第２の出力信号ＤＯが出力されるこ
とになる。
センスアンプ出力信号ＤＯ１、ＤＯ１Ｂがディレイ回路
Ｄ１における遅延されている時間中に、第２段のセンス
アンプ２０２から、第２の出力信号ＤＯが出力されるこ
とになる。
【００１８】
【発明が解決しようとする課題】このようなセルフカッ
トオフ型センスアンプ回路では、当該センスアンプ回路
に与えられる電源電圧が、比較的高い電圧、例えば、
２．５Ｖ〜５．５Ｖ程度の電圧を有している場合には、
動作上、何等、問題は生じない。しかしながら、この
種、センスアンプ回路に対する最近の要求は、広い電源
電圧の範囲内で、即ち、低電圧においても、正常に動作
できるように、構成することである。例えば、電源電圧
が１．５Ｖ程度に低下しても、正常に動作できることが
望ましいと考えられる。
トオフ型センスアンプ回路では、当該センスアンプ回路
に与えられる電源電圧が、比較的高い電圧、例えば、
２．５Ｖ〜５．５Ｖ程度の電圧を有している場合には、
動作上、何等、問題は生じない。しかしながら、この
種、センスアンプ回路に対する最近の要求は、広い電源
電圧の範囲内で、即ち、低電圧においても、正常に動作
できるように、構成することである。例えば、電源電圧
が１．５Ｖ程度に低下しても、正常に動作できることが
望ましいと考えられる。
【００１９】従来のセルフカットオフ型センスアンプ回
路では、電源電圧の低下と共に、カットオフ状態にする
タイミングが速くなり、極端な場合には、第１及び第２
段のセンスアンプ２０１、２０２の出力状態が確立する
前に、カットオフ状態となってしまい、この結果、正常
な出力信号を読み出すことができず、誤動作が生じてし
まうことが判明した。
路では、電源電圧の低下と共に、カットオフ状態にする
タイミングが速くなり、極端な場合には、第１及び第２
段のセンスアンプ２０１、２０２の出力状態が確立する
前に、カットオフ状態となってしまい、この結果、正常
な出力信号を読み出すことができず、誤動作が生じてし
まうことが判明した。
【００２０】より具体的に、図４及び図６を参照して、
上記した誤動作の発生について説明する。電源電圧が低
下すると、第１段のセンスアンプ２０１からの第１のセ
ンスアンプ信号ＤＯ１、ＤＯ１Ｂは、図６に示すよう
に、センスアンプ活性化信号ＳＥＡを受けると、センス
アンプの動作点が即座にインバータＩ１、Ｉ２の動作点
を越えて低下してしまうことになる。この結果、インバ
ータ出力信号Ｎ、ＮＢは動作点を越えた時点で、ハイレ
ベルになり、且つ、この時点から、ディレイ回路Ｄ１、
Ｄ２に定められた遅延時間後に、トリガー信号ＴＲＩＧ
がセンス信号生成回路２１５に送出され、センスアンプ
活性化信号ＳＥＡがカットオフされる。図６に示されて
いるように、トリガー信号ＴＲＩＧの出力時点及びセン
スアンプ活性化信号ＳＥＡのカットオフ時点では、第２
段のセンスアンプ２０２の出力が未だ確立していないか
ら、第２段のセンスアンプ２０２からは、正常な第２の
出力信号ＤＯが出力されないことになる。
上記した誤動作の発生について説明する。電源電圧が低
下すると、第１段のセンスアンプ２０１からの第１のセ
ンスアンプ信号ＤＯ１、ＤＯ１Ｂは、図６に示すよう
に、センスアンプ活性化信号ＳＥＡを受けると、センス
アンプの動作点が即座にインバータＩ１、Ｉ２の動作点
を越えて低下してしまうことになる。この結果、インバ
ータ出力信号Ｎ、ＮＢは動作点を越えた時点で、ハイレ
ベルになり、且つ、この時点から、ディレイ回路Ｄ１、
Ｄ２に定められた遅延時間後に、トリガー信号ＴＲＩＧ
がセンス信号生成回路２１５に送出され、センスアンプ
活性化信号ＳＥＡがカットオフされる。図６に示されて
いるように、トリガー信号ＴＲＩＧの出力時点及びセン
スアンプ活性化信号ＳＥＡのカットオフ時点では、第２
段のセンスアンプ２０２の出力が未だ確立していないか
ら、第２段のセンスアンプ２０２からは、正常な第２の
出力信号ＤＯが出力されないことになる。
【００２１】本発明の目的は、幅広い電源電圧範囲で安
定な動作を行うことができるセルフカットオフ型センス
アンプ回路を提供することである。
定な動作を行うことができるセルフカットオフ型センス
アンプ回路を提供することである。
【００２２】本発明の他の目的は、電源電圧が低くなっ
ても、誤動作を防止できるセルフカットオフ型センスア
ンプ回路を提供することである。
ても、誤動作を防止できるセルフカットオフ型センスア
ンプ回路を提供することである。
【００２３】本発明の更に他の目的は、ＳＲＡＭに適
し、広い電源電圧範囲内で正常に動作可能なセルフカッ
トオフ型センスアンプ回路を提供することである。
し、広い電源電圧範囲内で正常に動作可能なセルフカッ
トオフ型センスアンプ回路を提供することである。
【００２４】
【課題を解決するための手段】本発明によれば、半導体
メモリセルからのセル信号、及び、センスアンプ活性化
信号を受けて動作し、前記セル信号を当該センスアンプ
活性化信号の期間中に増幅して、アンプ出力信号として
出力するセンスアンプ部と、前記センスアンプ活性化信
号を発生すると共に、トリガー信号により、前記センス
アンプ活性化信号を自動的にカットオフするセンス検出
部とを備えたセルフカットオフ型センスアンプ回路にお
いて、前記センス検出部は、前記トリガー信号の送出タ
イミングを遅らせるマスク信号を発生するマスク信号回
路を備えているセルフカットオフ型センスアンプ回路が
得られる。
メモリセルからのセル信号、及び、センスアンプ活性化
信号を受けて動作し、前記セル信号を当該センスアンプ
活性化信号の期間中に増幅して、アンプ出力信号として
出力するセンスアンプ部と、前記センスアンプ活性化信
号を発生すると共に、トリガー信号により、前記センス
アンプ活性化信号を自動的にカットオフするセンス検出
部とを備えたセルフカットオフ型センスアンプ回路にお
いて、前記センス検出部は、前記トリガー信号の送出タ
イミングを遅らせるマスク信号を発生するマスク信号回
路を備えているセルフカットオフ型センスアンプ回路が
得られる。
【００２５】
【発明の実施の形態】図１を参照して、本発明の一実施
の形態に係るセルフカットオフ型センスアンプ回路につ
いて説明する。図示されたセルフカットオフ型センスア
ンプ回路は図３に示された半導体メモリ装置に適用され
るものとして説明する。図１において、図４と対応する
部分には、同一の参照符号及び番号が付されている。
の形態に係るセルフカットオフ型センスアンプ回路につ
いて説明する。図示されたセルフカットオフ型センスア
ンプ回路は図３に示された半導体メモリ装置に適用され
るものとして説明する。図１において、図４と対応する
部分には、同一の参照符号及び番号が付されている。
【００２６】この関係で、図１のセンスアンプ回路も、
センスアンプ部２０及びセンス検出部２１とを備えてい
る。また、センスアンプ部２０は図３と同様に、第１段
のセンスアンプ２０１及び第２段のセンスアンプ２０２
を有し、各センスアンプ２０１、２０２の構成は図３と
同様である。
センスアンプ部２０及びセンス検出部２１とを備えてい
る。また、センスアンプ部２０は図３と同様に、第１段
のセンスアンプ２０１及び第２段のセンスアンプ２０２
を有し、各センスアンプ２０１、２０２の構成は図３と
同様である。
【００２７】図１に示されたセンス検出部２１は、図４
と同様に、それぞれ動作点を持ち、第１のセンスアンプ
出力信号ＤＯ１、ＤＯ１Ｂが動作点より低くなった場合
に、各センスアンプ出力信号ＤＯ１、ＤＯ１Ｂを反転
し、インバータ出力として送出するインバータＩ１及び
Ｉ２を有すると共に、センスアンプ活性化信号ＳＥＡを
第１及び第２段のセンスアンプ２０１、２０２に出力す
るセンス信号生成回路２１５を有している。
と同様に、それぞれ動作点を持ち、第１のセンスアンプ
出力信号ＤＯ１、ＤＯ１Ｂが動作点より低くなった場合
に、各センスアンプ出力信号ＤＯ１、ＤＯ１Ｂを反転
し、インバータ出力として送出するインバータＩ１及び
Ｉ２を有すると共に、センスアンプ活性化信号ＳＥＡを
第１及び第２段のセンスアンプ２０１、２０２に出力す
るセンス信号生成回路２１５を有している。
【００２８】更に、図示されたセンス検出部２１は、イ
ンバータＩ１及びＩ２にそれぞれ接続されたインバータ
Ｉ３及びＩ４、一対の第１のセンスアンプ出力信号ＤＯ
１、ＤＯ１Ｂを受けて動作し、その出力信号として、マ
スク信号ＭＳＫを出力するＮＯＲゲートＮＲ１、インバ
ータＩ３及びＮＯＲゲートＮＲ１に接続されたＮＯＲゲ
ートＮＲ２、及び、インバータＩ４及びＮＯＲゲートＮ
Ｒ１に接続されたＮＯＲゲートＮＲ３とを備えている。
また、ＮＯＲゲートＮＲ２、ＮＲ３の出力は、図４と同
様に、ディレイ回路Ｄ１、Ｄ２、ＮＡＮＤゲート２１
１、２１２、２１３、及び、インバータ２１４で論理的
に処理され、結果として、トリガー信号ＴＲＩＧが、セ
ンスアンプ活性化信号ＳＥＡをカットオフするために、
センス信号生成回路２１５に送出される。
ンバータＩ１及びＩ２にそれぞれ接続されたインバータ
Ｉ３及びＩ４、一対の第１のセンスアンプ出力信号ＤＯ
１、ＤＯ１Ｂを受けて動作し、その出力信号として、マ
スク信号ＭＳＫを出力するＮＯＲゲートＮＲ１、インバ
ータＩ３及びＮＯＲゲートＮＲ１に接続されたＮＯＲゲ
ートＮＲ２、及び、インバータＩ４及びＮＯＲゲートＮ
Ｒ１に接続されたＮＯＲゲートＮＲ３とを備えている。
また、ＮＯＲゲートＮＲ２、ＮＲ３の出力は、図４と同
様に、ディレイ回路Ｄ１、Ｄ２、ＮＡＮＤゲート２１
１、２１２、２１３、及び、インバータ２１４で論理的
に処理され、結果として、トリガー信号ＴＲＩＧが、セ
ンスアンプ活性化信号ＳＥＡをカットオフするために、
センス信号生成回路２１５に送出される。
【００２９】次に、図２をも参照して、図１のセンスア
ンプ回路の動作を説明する。まず、クロック信号ＣＬが
与えられ、ローデコーダ１２によってワード線が選択さ
れているものとする。この状態で、センス検出部２１の
センス信号生成回路２１５からセンスアンプ活性化信号
ＳＥＡが第１及び第２段のセンスアンプ２０１、２０２
に出力される。この結果、ＳＲＡＭセルアレイ１１から
読み出された一対の読出信号Ｄ、ＤＢの状態は、図２に
示されるように、変化していく。図示された例では、読
出信号ＤＢの状態が徐々に低下している。これら読出信
号Ｄ、ＤＢは第１段のセンスアンプ２０１によって増幅
され、一対の第１のセンスアンプ出力信号ＤＯ１、ＤＯ
１Ｂが第２段のセンスアンプ２０２及びセンス検出部２
１に与えられる。
ンプ回路の動作を説明する。まず、クロック信号ＣＬが
与えられ、ローデコーダ１２によってワード線が選択さ
れているものとする。この状態で、センス検出部２１の
センス信号生成回路２１５からセンスアンプ活性化信号
ＳＥＡが第１及び第２段のセンスアンプ２０１、２０２
に出力される。この結果、ＳＲＡＭセルアレイ１１から
読み出された一対の読出信号Ｄ、ＤＢの状態は、図２に
示されるように、変化していく。図示された例では、読
出信号ＤＢの状態が徐々に低下している。これら読出信
号Ｄ、ＤＢは第１段のセンスアンプ２０１によって増幅
され、一対の第１のセンスアンプ出力信号ＤＯ１、ＤＯ
１Ｂが第２段のセンスアンプ２０２及びセンス検出部２
１に与えられる。
【００３０】ここで、センスアンプ回路は、１．５Ｖ程
度の低い電源電圧で動作しているものとし、この結果、
第１のセンスアンプ出力信号ＤＯ１、ＤＯ１Ｂは、セン
スアンプ活性化信号ＳＥＡの受信後、直ちに、インバー
タＩ１、Ｉ２の動作点（即ち、閾値レベル）を越えて低
下するものとする。このため、インバータＩ３及びＩ４
の出力信号Ａ及びＡＢは、インバータＩ１、Ｉ２の動作
点を越えた時点で、ロウレベルになる。
度の低い電源電圧で動作しているものとし、この結果、
第１のセンスアンプ出力信号ＤＯ１、ＤＯ１Ｂは、セン
スアンプ活性化信号ＳＥＡの受信後、直ちに、インバー
タＩ１、Ｉ２の動作点（即ち、閾値レベル）を越えて低
下するものとする。このため、インバータＩ３及びＩ４
の出力信号Ａ及びＡＢは、インバータＩ１、Ｉ２の動作
点を越えた時点で、ロウレベルになる。
【００３１】一方、センス検出部２１に設けられたＮＯ
ＲゲートＮＲ１の出力は、一対の第１のセンスアンプ出
力信号ＤＯ１、ＤＯ１Ｂが与えられる以前には、論理”
０”、即ち、ローレベル状態にあり、この状態で、一対
の第１のセンスアンプ出力信号ＤＯ１、ＤＯ１Ｂが与え
られ、これらのレベルの少なくとも一方がＮＯＲゲート
ＮＲ１の動作点より低くなると、ＮＯＲゲートＮＲ１の
出力はハイレベルになる。ＮＯＲゲートＮＲ１のハイレ
ベル状態は、一対の第１のセンスアンプ出力信号ＤＯ
１、ＤＯ１Ｂのいずれか一方がＮＯＲゲートＮＲ１の動
作点より高くなった時に、ＮＯＲゲートＮＲ１の出力
は、ローレベルに戻る。
ＲゲートＮＲ１の出力は、一対の第１のセンスアンプ出
力信号ＤＯ１、ＤＯ１Ｂが与えられる以前には、論理”
０”、即ち、ローレベル状態にあり、この状態で、一対
の第１のセンスアンプ出力信号ＤＯ１、ＤＯ１Ｂが与え
られ、これらのレベルの少なくとも一方がＮＯＲゲート
ＮＲ１の動作点より低くなると、ＮＯＲゲートＮＲ１の
出力はハイレベルになる。ＮＯＲゲートＮＲ１のハイレ
ベル状態は、一対の第１のセンスアンプ出力信号ＤＯ
１、ＤＯ１Ｂのいずれか一方がＮＯＲゲートＮＲ１の動
作点より高くなった時に、ＮＯＲゲートＮＲ１の出力
は、ローレベルに戻る。
【００３２】このように、ＮＯＲゲートＮＲ１の出力が
ハイレベルにある状態では、ＮＯＲゲートＮＲ２及びＮ
Ｒ３の出力Ｎ及びＮＢはローレベルのままの状態にあ
る。このため、トリガー信号ＴＲＩＧは出力されない。
このことは、ＮＯＲゲートＮＲ１の出力信号がハイレベ
ル状態にある限り、センスアンプ活性化信号ＳＥＡのカ
ットオフは行われず、マスクされた状態になることを意
味している。したがって、ＮＯＲゲートＮＲ１、及び、
ＮＯＲゲートＮＲ１におけるハイレベル出力信号は、そ
れぞれマスク信号回路、及び、マスク信号ＭＳＫと呼ば
れても良い。
ハイレベルにある状態では、ＮＯＲゲートＮＲ２及びＮ
Ｒ３の出力Ｎ及びＮＢはローレベルのままの状態にあ
る。このため、トリガー信号ＴＲＩＧは出力されない。
このことは、ＮＯＲゲートＮＲ１の出力信号がハイレベ
ル状態にある限り、センスアンプ活性化信号ＳＥＡのカ
ットオフは行われず、マスクされた状態になることを意
味している。したがって、ＮＯＲゲートＮＲ１、及び、
ＮＯＲゲートＮＲ１におけるハイレベル出力信号は、そ
れぞれマスク信号回路、及び、マスク信号ＭＳＫと呼ば
れても良い。
【００３３】ＮＯＲゲートＮＲ１の出力信号がローレベ
ルになり、マスク信号ＭＳＫが消失すると、その時点
で、ＮＯＲゲートＮＲ２及びＮＯＲゲートＮＲ３の出力
信号は信号Ｄ、ＤＢに応じてハイレベルになり、且つ、
その出力信号はディレイ回路Ｄ１、Ｄ２に与えられる。
ディレイ回路Ｄ１及びＤ２に設定された遅延時間後、ト
リガー信号ＴＲＩＧがセンス信号生成回路２１５に供給
され、センスアンプ活性化信号ＳＥＡをカットオフす
る。
ルになり、マスク信号ＭＳＫが消失すると、その時点
で、ＮＯＲゲートＮＲ２及びＮＯＲゲートＮＲ３の出力
信号は信号Ｄ、ＤＢに応じてハイレベルになり、且つ、
その出力信号はディレイ回路Ｄ１、Ｄ２に与えられる。
ディレイ回路Ｄ１及びＤ２に設定された遅延時間後、ト
リガー信号ＴＲＩＧがセンス信号生成回路２１５に供給
され、センスアンプ活性化信号ＳＥＡをカットオフす
る。
【００３４】ここで、第１のセンスアンプ出力信号ＤＯ
１、ＤＯ１ＢがＮＯＲゲートＮＲ１の動作点以上になっ
て、マスク信号ＭＳＫが消失すると、ディレイ回路Ｄ１
及びＤ２には、ハイレベルの信号が与えられており、こ
の遅延後のタイミングでセンスアンプ活性化信号ＳＥＡ
がカットオフされる。このため、ディレイ回路Ｄ１、Ｄ
２における遅延時間中で、且つ、トリガー信号ＴＲＩＧ
の出力前に、第２段のセンスアンプ２０２におけるセン
ス動作が終了して、第２のセンスアンプ出力信号ＤＯが
図２に示すように、出力する。
１、ＤＯ１ＢがＮＯＲゲートＮＲ１の動作点以上になっ
て、マスク信号ＭＳＫが消失すると、ディレイ回路Ｄ１
及びＤ２には、ハイレベルの信号が与えられており、こ
の遅延後のタイミングでセンスアンプ活性化信号ＳＥＡ
がカットオフされる。このため、ディレイ回路Ｄ１、Ｄ
２における遅延時間中で、且つ、トリガー信号ＴＲＩＧ
の出力前に、第２段のセンスアンプ２０２におけるセン
ス動作が終了して、第２のセンスアンプ出力信号ＤＯが
図２に示すように、出力する。
【００３５】したがって、上記した構成を有するセンス
アンプ回路では、電源電圧が低下して、図２に示すよう
に、第１段のセンスアンプ出力信号ＤＯ１、ＤＯ１Ｂの
レベルが低下しても、誤動作なく、正しい読出信号を第
２のセンスアンプ出力信号ＤＯとして読み出すことがで
きる。
アンプ回路では、電源電圧が低下して、図２に示すよう
に、第１段のセンスアンプ出力信号ＤＯ１、ＤＯ１Ｂの
レベルが低下しても、誤動作なく、正しい読出信号を第
２のセンスアンプ出力信号ＤＯとして読み出すことがで
きる。
【００３６】尚、図１に示されたセルフカットオフ型セ
ンスアンプ回路は、電源電圧が高く、したがって、一対
の第１のセンスアンプ出力信号ＤＯ１、ＤＯ１Ｂのレベ
ルが高い場合には、ＮＯＲゲートＮＲ１からは、マスク
信号ＭＳＫが出力されず、図５と同様な動作が行われ
る。
ンスアンプ回路は、電源電圧が高く、したがって、一対
の第１のセンスアンプ出力信号ＤＯ１、ＤＯ１Ｂのレベ
ルが高い場合には、ＮＯＲゲートＮＲ１からは、マスク
信号ＭＳＫが出力されず、図５と同様な動作が行われ
る。
【００３７】上記した実施の形態で使用されたディレイ
回路Ｄ１及びＤ２における遅延時間は１〜２ｎ秒であれ
ばよい。
回路Ｄ１及びＤ２における遅延時間は１〜２ｎ秒であれ
ばよい。
【００３８】尚、ＳＲＡＭ用のセンスアンプ回路につい
て説明したが、ＤＲＡＭにも適用可能である。
て説明したが、ＤＲＡＭにも適用可能である。
【００３９】
【発明の効果】本発明では、センスアンプ活性化信号を
セルフカットオフするタイプのセンスアンプ回路におい
て、電源電圧が変化しても、誤りなく読出動作を行うこ
とができ、このため、異なる電源電圧で動作できる半導
体メモリ装置を構成できる。また、センスアンプ部をセ
ルフカットオフする構成を有しているため、消費電力を
低減することも可能である。
セルフカットオフするタイプのセンスアンプ回路におい
て、電源電圧が変化しても、誤りなく読出動作を行うこ
とができ、このため、異なる電源電圧で動作できる半導
体メモリ装置を構成できる。また、センスアンプ部をセ
ルフカットオフする構成を有しているため、消費電力を
低減することも可能である。
【図１】本発明の一実施の形態に係るセルフカットオフ
型センスアンプ回路を説明するための回路図である。
型センスアンプ回路を説明するための回路図である。
【図２】図１に示した回路図の動作を説明するための波
形図である。
形図である。
【図３】本発明を適用できる半導体メモリ装置の一例で
あるＳＲＡＭを説明するためのブロック図である。
あるＳＲＡＭを説明するためのブロック図である。
【図４】図３に示されたＳＲＡＭに使用されているセル
フカットオフ型センスアンプ回路を説明するための回路
図である。
フカットオフ型センスアンプ回路を説明するための回路
図である。
【図５】図４に示されたセルフカットオフ型センスアン
プ回路の正常動作を説明するための波形図である。
プ回路の正常動作を説明するための波形図である。
【図６】図４に示されたセルフカットオフ型センスアン
プ回路の異常動作を説明するための波形図である。
プ回路の異常動作を説明するための波形図である。
２０ センスアンプ部 ２１ センス検出部 ２０１ 第１段のセンスアンプ ２０２ 第２段のセンスアンプ Ｄ、ＤＢ 読出信号 ＤＯ１、ＤＯ１Ｂ 第１のセンスアンプ出
力信号 ＤＯ 第２のセンスアンプ出
力信号 ＳＥＡ センスアンプ活性化信
号 ＣＬ クロック信号 ＴＲＩＧ トリガー信号 Ｉ１〜Ｉ４ インバータ Ａ、ＡＢ インバータＩ３、Ｉ４
の出力信号 ＮＲ１〜ＮＲ３ ＮＯＲゲート Ｎ、ＮＢ ＮＯＲゲートＮＲ２、
ＮＲ３の出力信号 ＭＳＫ マスク信号 Ｄ１、Ｄ２ ディレイ回路 ２１１〜２１３ ＮＡＮＤゲート ２０３、２０４、２０７ カレントミラー回路 ２０５、２０６、２０８ スイッチ回路 ２１５ センス信号生成回路
力信号 ＤＯ 第２のセンスアンプ出
力信号 ＳＥＡ センスアンプ活性化信
号 ＣＬ クロック信号 ＴＲＩＧ トリガー信号 Ｉ１〜Ｉ４ インバータ Ａ、ＡＢ インバータＩ３、Ｉ４
の出力信号 ＮＲ１〜ＮＲ３ ＮＯＲゲート Ｎ、ＮＢ ＮＯＲゲートＮＲ２、
ＮＲ３の出力信号 ＭＳＫ マスク信号 Ｄ１、Ｄ２ ディレイ回路 ２１１〜２１３ ＮＡＮＤゲート ２０３、２０４、２０７ カレントミラー回路 ２０５、２０６、２０８ スイッチ回路 ２１５ センス信号生成回路
Claims (6)
- 【請求項１】 半導体メモリセルからのセル信号、及
び、センスアンプ活性化信号を受けて動作し、前記セル
信号を当該センスアンプ活性化信号の期間中に増幅し
て、アンプ出力信号として出力するセンスアンプ部と、
前記センスアンプ活性化信号を発生すると共に、トリガ
ー信号により、前記センスアンプ活性化信号を自動的に
カットオフするセンス検出部とを備えたセルフカットオ
フ型センスアンプ回路において、前記センス検出部は、
前記トリガー信号の送出タイミングを遅らせるマスク信
号を発生するマスク信号回路を備えていることを特徴と
するセルフカットオフ型センスアンプ回路。 - 【請求項２】 請求項１において、前記マスク回路は、
前記センス検出部の動作レベルと、前記センスアンプ部
から与えられる信号レベルとの関係によって、前記マス
ク信号を発生することを特徴とするセルフカットオフ型
センスアンプ回路。 - 【請求項３】 請求項２において、前記マスク回路は、
前記センス検出部の動作レベルに比較して、前記信号レ
ベルが低くなっている期間中、前記マスク信号を出力す
る論理回路を有していることを特徴とするセルフカット
オフ型センスアンプ回路。 - 【請求項４】 請求項１において、前記センスアンプ部
は、前記セル信号を受け、一対の第１の出力信号を出力
する第１段のセンスアンプと、前記第１の出力信号を受
け、当該一対の第１の出力信号に応じた第２の出力信号
を前記アンプ出力信号として出力する第２段アンプとを
有していることを特徴とするセルフカットオフ型センス
アンプ回路。 - 【請求項５】 請求項４において、前記マスク信号回路
は、前記一対の第１の出力信号が前記センス検出部の動
作レベルを越えて低くなった後、前記一対の第１の出力
信号のいずれかが前記動作レベルまで高くなるまで、前
記マスク信号を発生する回路を有していることを特徴と
するセルフカットオフ型センスアンプ回路。 - 【請求項６】 請求項５において、前記センス検出部
は、前記マスク信号を受け、前記マスク信号の送出後、
前記一対の第１の出力信号を一定時間遅延させた遅延信
号を出力する回路と、前記遅延信号から前記トリガー信
号を生成する回路とを有していることを特徴とするセル
フカットオフ型センスアンプ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227004A JP2845264B2 (ja) | 1996-08-28 | 1996-08-28 | セルフカットオフ型センスアンプ回路 |
| US08/917,883 US5872465A (en) | 1996-08-28 | 1997-08-27 | Self cut-off type sense amplifier operable over a wide range of power supply voltages |
| DE69717370T DE69717370D1 (de) | 1996-08-28 | 1997-08-28 | Selbstabschaltender Leseverstärker für einen weiten Speisespannungsbereich |
| EP97114945A EP0827151B1 (en) | 1996-08-28 | 1997-08-28 | Self cut-off type sense amplifier operable over a wide range of power supply voltages |
| KR1019970045784A KR100263256B1 (ko) | 1996-08-28 | 1997-08-28 | 광범위한 범위의 전력 공급 전압에 걸쳐 작동할 수 있는 자체 차단형 센스 증폭기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227004A JP2845264B2 (ja) | 1996-08-28 | 1996-08-28 | セルフカットオフ型センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1069785A JPH1069785A (ja) | 1998-03-10 |
| JP2845264B2 true JP2845264B2 (ja) | 1999-01-13 |
Family
ID=16854009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8227004A Expired - Fee Related JP2845264B2 (ja) | 1996-08-28 | 1996-08-28 | セルフカットオフ型センスアンプ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5872465A (ja) |
| EP (1) | EP0827151B1 (ja) |
| JP (1) | JP2845264B2 (ja) |
| KR (1) | KR100263256B1 (ja) |
| DE (1) | DE69717370D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6025741A (en) * | 1996-12-23 | 2000-02-15 | International Business Machines Corporation | Conditional restore for execution unit |
| KR100275132B1 (ko) * | 1997-06-24 | 2000-12-15 | 김영환 | 전류미러형 감지 증폭기 |
| US6282137B1 (en) * | 1999-09-14 | 2001-08-28 | Agere Systems Guardian Corp. | SRAM method and apparatus |
| JP2001101872A (ja) | 1999-09-30 | 2001-04-13 | Mitsubishi Electric Corp | 増幅回路 |
| US6304107B1 (en) * | 2000-02-25 | 2001-10-16 | Lsi Logic Corporation | Comparator metastability performance from an enhanced comparator detection circuit |
| DE10219649C1 (de) * | 2002-05-02 | 2003-11-27 | Infineon Technologies Ag | Differentielle Strombewerterschaltung und Leseverstärkerschaltung zum Bewerten eines Speicherzustands einer SRAM-Halbleiterspeicherzelle |
| KR100483028B1 (ko) * | 2003-03-19 | 2005-04-15 | 주식회사 하이닉스반도체 | 강유전체 메모리 셀 및 이를 이용한 메모리 장치 |
| EP2124337B1 (en) * | 2008-05-23 | 2016-04-27 | Zoran Corporation | Latched comparator circuit |
| US8319526B2 (en) | 2009-11-17 | 2012-11-27 | Csr Technology Inc. | Latched comparator circuit |
| KR20130123934A (ko) * | 2012-05-04 | 2013-11-13 | 에스케이하이닉스 주식회사 | 입출력센스앰프 및 이를 포함하는 반도체 장치 |
| CN116430102B (zh) * | 2023-06-14 | 2023-08-29 | 苏州贝克微电子股份有限公司 | 一种宽输入电压范围的电压检测电路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1238022B (it) * | 1989-12-22 | 1993-06-23 | Cselt Centro Studi Lab Telecom | Discriminatore differenziale di tensione in tecnologia c-mos. |
| US4972374A (en) * | 1989-12-27 | 1990-11-20 | Motorola, Inc. | Output amplifying stage with power saving feature |
| JPH04278288A (ja) * | 1991-03-07 | 1992-10-02 | Toshiba Corp | 半導体記憶装置 |
| JPH05325569A (ja) * | 1992-05-27 | 1993-12-10 | Toshiba Corp | 半導体記憶装置 |
| JP3307009B2 (ja) * | 1993-07-21 | 2002-07-24 | 富士通株式会社 | 半導体記憶装置 |
| US5737273A (en) * | 1995-04-06 | 1998-04-07 | Ricoh Company, Ltd. | Sense amplifier and reading circuit with sense amplifier |
| US5615158A (en) * | 1995-11-13 | 1997-03-25 | Micron Technology, Inc. | Sense amplifier circuit for detecting degradation of digit lines and method thereof |
-
1996
- 1996-08-28 JP JP8227004A patent/JP2845264B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-27 US US08/917,883 patent/US5872465A/en not_active Expired - Fee Related
- 1997-08-28 EP EP97114945A patent/EP0827151B1/en not_active Expired - Lifetime
- 1997-08-28 KR KR1019970045784A patent/KR100263256B1/ko not_active IP Right Cessation
- 1997-08-28 DE DE69717370T patent/DE69717370D1/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5872465A (en) | 1999-02-16 |
| EP0827151A1 (en) | 1998-03-04 |
| JPH1069785A (ja) | 1998-03-10 |
| DE69717370D1 (de) | 2003-01-09 |
| EP0827151B1 (en) | 2002-11-27 |
| KR100263256B1 (ko) | 2000-08-01 |
| KR19980019216A (ko) | 1998-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05325569A (ja) | 半導体記憶装置 | |
| JP2845264B2 (ja) | セルフカットオフ型センスアンプ回路 | |
| JPH05325540A (ja) | 半導体記憶回路 | |
| US7269078B2 (en) | Buffer circuit and memory system for selectively outputting data strobe signal according to number of data bits | |
| JP3406698B2 (ja) | 半導体装置 | |
| US7321517B2 (en) | Semiconductor memory device | |
| US6341100B1 (en) | Semiconductor integrated circuit having circuit for writing data to memory cell | |
| KR20000008774A (ko) | 동기식 디램의 자동 프리차지 장치 | |
| EP0467638B1 (en) | Semiconductor memory device | |
| KR100388317B1 (ko) | 반도체메모리소자 | |
| US5488585A (en) | Circuit for generating column decoder enable signal in a semiconductor device | |
| US6396746B2 (en) | Semiconductor memory device | |
| KR100541796B1 (ko) | 반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절 회로 | |
| JPS63138597A (ja) | ダイナミツクメモリ装置 | |
| US6370080B2 (en) | Semiconductor memory for logic-hybrid memory | |
| KR100431477B1 (ko) | 반도체메모리장치 | |
| WO2000019446A1 (fr) | Procede d'ecriture de donnees dans une memoire a semi-conducteur et une telle memoire | |
| JPS63183687A (ja) | 半導体記憶装置 | |
| KR100633746B1 (ko) | 반도체 기억 장치에서의 데이타 버스 증폭기 활성화 방법 및 반도체 기억 장치 | |
| JP3192709B2 (ja) | 半導体記憶装置 | |
| KR100439046B1 (ko) | 반도체 소자의 오토프리차지회로 | |
| KR200177248Y1 (ko) | 반도체 메모리의 어드레스 천이 검출회로 | |
| KR0172248B1 (ko) | 센싱 제어회로 | |
| KR19980069481A (ko) | 고속 메모리 장치용 섹션 워드라인 구동 펄스생성 방법 | |
| JPH04356789A (ja) | 半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980930 |
|
| LAPS | Cancellation because of no payment of annual fees |