JP2739853B2 - 半導体装置の製造方法及びエッチング方法 - Google Patents
半導体装置の製造方法及びエッチング方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は，多層配線を採用し
た半導体装置に関し，特に層間絶縁膜の一部にシリコン
弗化酸化膜を用いた半導体装置の製造方法に関する。
た半導体装置に関し，特に層間絶縁膜の一部にシリコン
弗化酸化膜を用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来から半導体装置の高集積化，高性能
化はパターンの微細化と配線の多層化により行なわれて
きた。多層配線の微細化が進むにつれ，配線幅，配線間
隔や，各配線層間の接続孔（ビィアホール）の縮小化だ
けでなく，配線とビィアホールの位置合わせの余裕（マ
ージン）も小さくなってきており，配線ピッチが０．６
μｍ以下では，配線幅とビィアホールの大きさをほぼ同
一にする必要がある。
化はパターンの微細化と配線の多層化により行なわれて
きた。多層配線の微細化が進むにつれ，配線幅，配線間
隔や，各配線層間の接続孔（ビィアホール）の縮小化だ
けでなく，配線とビィアホールの位置合わせの余裕（マ
ージン）も小さくなってきており，配線ピッチが０．６
μｍ以下では，配線幅とビィアホールの大きさをほぼ同
一にする必要がある。
【０００３】しかしながら，露光装置の位置合わせの精
度がマージンの縮小化に追いつかないため，配線からビ
ィアホールがはみ出してしまうことがある。このような
状態でビィアホールを形成する場合を図面を用いて説明
する。
度がマージンの縮小化に追いつかないため，配線からビ
ィアホールがはみ出してしまうことがある。このような
状態でビィアホールを形成する場合を図面を用いて説明
する。
【０００４】図５（ａ）〜（ｅ）は，従来の半導体装置
の製造を主要工程を示す断面図である。図５（ａ）に示
すように，シリコン酸化膜からなる表面絶縁膜５２で表
面が覆われたシリコン基板５１上に，多結晶シリコンに
より第１の配線５３を形成し，ＢＰＳＧ膜により層間絶
縁膜５４を形成する。層間絶縁膜５４は厚く形成した
後，化学的機械的研磨法（ＣＭＰ法）にて研磨して表面
を平坦にする。
の製造を主要工程を示す断面図である。図５（ａ）に示
すように，シリコン酸化膜からなる表面絶縁膜５２で表
面が覆われたシリコン基板５１上に，多結晶シリコンに
より第１の配線５３を形成し，ＢＰＳＧ膜により層間絶
縁膜５４を形成する。層間絶縁膜５４は厚く形成した
後，化学的機械的研磨法（ＣＭＰ法）にて研磨して表面
を平坦にする。
【０００５】次に，図５（ｂ）に示すように，フォトレ
ジスト膜５５を層間絶縁膜５４の表面に塗布した後，第
１の配線５３に達するビィアホールのパターンを形成す
るが，露光時に位置合わせが完全でないため，多結晶シ
リコンからビィアホールパターンが若干はみ出してい
る。
ジスト膜５５を層間絶縁膜５４の表面に塗布した後，第
１の配線５３に達するビィアホールのパターンを形成す
るが，露光時に位置合わせが完全でないため，多結晶シ
リコンからビィアホールパターンが若干はみ出してい
る。
【０００６】図５（ｃ）に示すように，フォトレジスト
膜５５をマスクにしてＣＨＦ3 とＯ2 の混合ガスを用い
たドライエッチング法にて層間絶縁膜５４をエッチング
する。この際，第１の配線５３上の層間絶縁膜５４の膜
厚が０．６μｍ程度とし，第１の配線５３の膜厚が０．
３μｍとすると，通常，層間絶縁膜５４のエッチングは
１００％程度のオーバーエッチングを行なうため，１．
２μｍ程度のシリコン酸化膜をエッチングすることにな
り，第１の配線５３の横もエッチングされ，ついには，
シリコン酸化膜４２までもエッチングされ，シリコン基
板５１が露出することになる。
膜５５をマスクにしてＣＨＦ3 とＯ2 の混合ガスを用い
たドライエッチング法にて層間絶縁膜５４をエッチング
する。この際，第１の配線５３上の層間絶縁膜５４の膜
厚が０．６μｍ程度とし，第１の配線５３の膜厚が０．
３μｍとすると，通常，層間絶縁膜５４のエッチングは
１００％程度のオーバーエッチングを行なうため，１．
２μｍ程度のシリコン酸化膜をエッチングすることにな
り，第１の配線５３の横もエッチングされ，ついには，
シリコン酸化膜４２までもエッチングされ，シリコン基
板５１が露出することになる。
【０００７】その後，図５（ｄ）に示すように，ＷＦ6
をＳｉＨ4 により還元してＷをシリコン上にのみ選択的
に成長させて，ビィアホール５６内を金属タングステン
（Ｗ）５７で埋込んだ後，図５（ｅ）に示すように，Ａ
ｌ合金により第２の配線５８を形成する。これにより本
来接続してはならない場所で，第２の配線５８とシリコ
ン基板５１がＷ５７により接続されてしまう。
をＳｉＨ4 により還元してＷをシリコン上にのみ選択的
に成長させて，ビィアホール５６内を金属タングステン
（Ｗ）５７で埋込んだ後，図５（ｅ）に示すように，Ａ
ｌ合金により第２の配線５８を形成する。これにより本
来接続してはならない場所で，第２の配線５８とシリコ
ン基板５１がＷ５７により接続されてしまう。
【０００８】これらの問題を解決するためにビィアホー
ルのオーバーエッチングの時間を短かくしても，例え
ば，図６（ａ）に示すように，高さの違う配線に同時に
ビィアホール６７，６８を形成しようとすると，最も深
いビィアホール６７に合わせてエッチングを行なうた
め，浅いビィアホール６８に対しては多くのオーバーエ
ッチングを行なうことになり，さらに下層の第１の配線
６３にまでエッチングが達してしまい，本来接続しては
ならない第１の配線６３にまで接続孔が形成されてしま
うことがある（以下，従来技術２と呼ぶ）。
ルのオーバーエッチングの時間を短かくしても，例え
ば，図６（ａ）に示すように，高さの違う配線に同時に
ビィアホール６７，６８を形成しようとすると，最も深
いビィアホール６７に合わせてエッチングを行なうた
め，浅いビィアホール６８に対しては多くのオーバーエ
ッチングを行なうことになり，さらに下層の第１の配線
６３にまでエッチングが達してしまい，本来接続しては
ならない第１の配線６３にまで接続孔が形成されてしま
うことがある（以下，従来技術２と呼ぶ）。
【０００９】そこで，従来技術２の問題を解決するため
に，エッチング速度の異なる絶縁膜を積層構造にし，ビ
ィアホールのオーバーエッチングを下層のエッチング速
度の遅い絶縁膜でストップさせることにより，オーバー
エッチングが下層に悪影響を及ぼすことを防ぐ方法があ
る。この例として，特開平２−８７６２１号公報（以
下，従来技術３と呼ぶ）に記載された方法がある。この
方法を詳しく図面を用いて説明する。図７（ａ）〜
（ｄ）は従来技術３に示された半導体製造装置の製造の
主要工程を示す断面図である。図７（ａ）に示すよう
に，まず，シリコン酸化膜からなる表面絶縁膜７２で覆
われたシリコン基板７１上に，多結晶シリコンにより第
１の配線７３を形成した後，シリコン酸化膜で第１の層
間絶縁膜７４を，ＢＰＳＧ膜で第２の層間絶縁膜７５を
形成する。第１の層間絶縁膜７４のシリコン酸化膜の膜
厚は１５０ｎｍと薄く形成し，第２の層間絶縁膜７５の
ＢＰＳＧ膜は，１μｍ以上厚く形成し，窒素雰囲気中で
８５０℃程度の温度で熱処理を行なった後，ＣＭＰ法に
より研磨して表面を平坦化する。
に，エッチング速度の異なる絶縁膜を積層構造にし，ビ
ィアホールのオーバーエッチングを下層のエッチング速
度の遅い絶縁膜でストップさせることにより，オーバー
エッチングが下層に悪影響を及ぼすことを防ぐ方法があ
る。この例として，特開平２−８７６２１号公報（以
下，従来技術３と呼ぶ）に記載された方法がある。この
方法を詳しく図面を用いて説明する。図７（ａ）〜
（ｄ）は従来技術３に示された半導体製造装置の製造の
主要工程を示す断面図である。図７（ａ）に示すよう
に，まず，シリコン酸化膜からなる表面絶縁膜７２で覆
われたシリコン基板７１上に，多結晶シリコンにより第
１の配線７３を形成した後，シリコン酸化膜で第１の層
間絶縁膜７４を，ＢＰＳＧ膜で第２の層間絶縁膜７５を
形成する。第１の層間絶縁膜７４のシリコン酸化膜の膜
厚は１５０ｎｍと薄く形成し，第２の層間絶縁膜７５の
ＢＰＳＧ膜は，１μｍ以上厚く形成し，窒素雰囲気中で
８５０℃程度の温度で熱処理を行なった後，ＣＭＰ法に
より研磨して表面を平坦化する。
【００１０】次に，フォトレジスト膜７６を第２の層間
絶縁膜７５上に塗布した後，第１の配線７３及びシリコ
ン基板６１に対するビィアホールのパターンを露光・現
像により形成するが，露光時の位置合わせが完全ではな
く，第１の配線７３からビィアホールが１００ｎｍはみ
出しているとする。
絶縁膜７５上に塗布した後，第１の配線７３及びシリコ
ン基板６１に対するビィアホールのパターンを露光・現
像により形成するが，露光時の位置合わせが完全ではな
く，第１の配線７３からビィアホールが１００ｎｍはみ
出しているとする。
【００１１】その後フォトレジスト膜７６をマスクに第
２の層間絶縁膜７５をエッチングする。この際，第１の
層間絶縁膜７４は，ほとんどエッチングされないように
エッチング条件を適当に選ぶことにより，最も深いビィ
アホールの第２の層間絶縁膜７５をエッチングするのに
合わせてエッチング時間を決定して，浅い第１の配線７
３に達するビィアホール７８ａでは，多くのオーバーエ
ッチングを行なうことになるが，第１の層間絶縁膜６４
でエッチングがストップし，第１の配線７３の横にまで
エッチングが進行することは無い（図７（ｂ））。
２の層間絶縁膜７５をエッチングする。この際，第１の
層間絶縁膜７４は，ほとんどエッチングされないように
エッチング条件を適当に選ぶことにより，最も深いビィ
アホールの第２の層間絶縁膜７５をエッチングするのに
合わせてエッチング時間を決定して，浅い第１の配線７
３に達するビィアホール７８ａでは，多くのオーバーエ
ッチングを行なうことになるが，第１の層間絶縁膜６４
でエッチングがストップし，第１の配線７３の横にまで
エッチングが進行することは無い（図７（ｂ））。
【００１２】次に，図７（ｃ）に示すように，第１の層
間絶縁膜７４をエッチングできる条件に変更して，第１
の層間絶縁膜７４をエッチングする。第１の層間絶縁膜
７４の厚さは，各ビィアホール７８ａ，７８ｂの底で一
定の厚さであり，１５０ｎｍ程度と薄いため，多くのオ
ーバーエッチングを必要とせず，第１の配線７３の横の
第１の層間絶縁膜６４がエッチングされるのを防ぐこと
が可能である。
間絶縁膜７４をエッチングできる条件に変更して，第１
の層間絶縁膜７４をエッチングする。第１の層間絶縁膜
７４の厚さは，各ビィアホール７８ａ，７８ｂの底で一
定の厚さであり，１５０ｎｍ程度と薄いため，多くのオ
ーバーエッチングを必要とせず，第１の配線７３の横の
第１の層間絶縁膜６４がエッチングされるのを防ぐこと
が可能である。
【００１３】その後，図７（ｄ）に示すように，フォト
レジスト膜７６を除去し，ビィアホール７８ａ，７８ｂ
内にＷをＣＶＡ法により選択的に成長させて埋込み，Ａ
ｌ合金によりアルミ配線７７を形成する。
レジスト膜７６を除去し，ビィアホール７８ａ，７８ｂ
内にＷをＣＶＡ法により選択的に成長させて埋込み，Ａ
ｌ合金によりアルミ配線７７を形成する。
【００１４】以上，説明した従来技術においては層間絶
縁膜として，シリコン酸化膜やＢＰＳＧ膜を使用してい
たが，近年，層間絶縁膜として，シリコン酸化膜中に弗
素を添加したシリコン弗化酸化膜の使用が検討されてい
る。
縁膜として，シリコン酸化膜やＢＰＳＧ膜を使用してい
たが，近年，層間絶縁膜として，シリコン酸化膜中に弗
素を添加したシリコン弗化酸化膜の使用が検討されてい
る。
【００１５】ＬＳＩの高集積化に伴い，配線のピッチが
縮小され，配線間隔が小さくなってきたため，配線間の
寄生容量が増大し，この寄生容量によりＬＳＩの動作速
度が遅延してしまうという問題が顕在化してきている。
この寄生容量の低減化のため，シリコン酸化膜よりも誘
電率の小さなシリコン弗化酸化膜が注目を集めているの
である。
縮小され，配線間隔が小さくなってきたため，配線間の
寄生容量が増大し，この寄生容量によりＬＳＩの動作速
度が遅延してしまうという問題が顕在化してきている。
この寄生容量の低減化のため，シリコン酸化膜よりも誘
電率の小さなシリコン弗化酸化膜が注目を集めているの
である。
【００１６】シリコン弗化酸化膜を使用する場合，金属
と直接接する構造とした場合，シリコン弗化酸化膜中の
弗素により，密着性が悪化してしまうため，剥れ等が発
生してしまうことがある（１９９４年秋季応用物理学会
学術講演会予稿集Ｐ−６７２の２０Ｐ−ＺＤ−１３，以
下，従来技術４と呼ぶ）。この問題の対策として，配線
金属とシリコン弗化酸化膜の間にシリコン酸化膜を設け
る方法が考えられる。シリコン酸化膜とシリコン弗化酸
化膜の積層により，層間絶縁膜を形成する例に（以下，
従来技術５と呼ぶ）について図面を用いて説明する。
と直接接する構造とした場合，シリコン弗化酸化膜中の
弗素により，密着性が悪化してしまうため，剥れ等が発
生してしまうことがある（１９９４年秋季応用物理学会
学術講演会予稿集Ｐ−６７２の２０Ｐ−ＺＤ−１３，以
下，従来技術４と呼ぶ）。この問題の対策として，配線
金属とシリコン弗化酸化膜の間にシリコン酸化膜を設け
る方法が考えられる。シリコン酸化膜とシリコン弗化酸
化膜の積層により，層間絶縁膜を形成する例に（以下，
従来技術５と呼ぶ）について図面を用いて説明する。
【００１７】図８（ａ）〜（ｄ）は従来技術５の主要工
程を示す断面図である。図８（ａ）を参照すると，シリ
コン酸化膜からなる表面絶縁膜８２で表面が覆われたシ
リコン基板８１上にＡｌ合金により第１の配線８３を形
成した後，シリコン酸化膜で第１の層間絶縁膜８４を，
シリコン弗化酸化膜で第２の層間絶縁膜８５を，シリコ
ン酸化膜で第３の層間絶縁膜８６を夫々形成する。第１
及び第３の層間絶縁膜８４，８６のシリコン酸化膜は，
共に５０〜２００ｎｍ程度と薄く，第２の層間絶縁膜８
５のシリコン弗化酸化膜は，厚く形成した後，ＣＭＰ法
により研磨して表面を平坦化して，Ａｌ合金からなる第
１の配線８３上の膜厚を０．５〜１．０μｍ程度の厚さ
とする。
程を示す断面図である。図８（ａ）を参照すると，シリ
コン酸化膜からなる表面絶縁膜８２で表面が覆われたシ
リコン基板８１上にＡｌ合金により第１の配線８３を形
成した後，シリコン酸化膜で第１の層間絶縁膜８４を，
シリコン弗化酸化膜で第２の層間絶縁膜８５を，シリコ
ン酸化膜で第３の層間絶縁膜８６を夫々形成する。第１
及び第３の層間絶縁膜８４，８６のシリコン酸化膜は，
共に５０〜２００ｎｍ程度と薄く，第２の層間絶縁膜８
５のシリコン弗化酸化膜は，厚く形成した後，ＣＭＰ法
により研磨して表面を平坦化して，Ａｌ合金からなる第
１の配線８３上の膜厚を０．５〜１．０μｍ程度の厚さ
とする。
【００１８】次に，図８（ｂ）に示すように，フォトレ
ジスト膜８７を第３の層間絶縁膜８６上に塗布した後，
第１の配線８３に対するビィアホールのパターンを形成
する。この際，第１の配線８３からビィアホールがはみ
出ている。
ジスト膜８７を第３の層間絶縁膜８６上に塗布した後，
第１の配線８３に対するビィアホールのパターンを形成
する。この際，第１の配線８３からビィアホールがはみ
出ている。
【００１９】その後，図８（ｃ）に示すように，フォト
レジスト膜８７をマスクに通常のドライエッチング法，
たとえば，ＣＨＦ3 とＯ2 ガスにより第３の層間絶縁膜
８６，第２の層間絶縁膜８５，第１の層間絶縁膜７４を
順次エッチングする。
レジスト膜８７をマスクに通常のドライエッチング法，
たとえば，ＣＨＦ3 とＯ2 ガスにより第３の層間絶縁膜
８６，第２の層間絶縁膜８５，第１の層間絶縁膜７４を
順次エッチングする。
【００２０】この時，３層を合わせた膜厚に対して１０
０％程度のオーバーエッチングを行なうため，Ａｌ合金
からなる第１の配線７８の横もエッチングされてしま
う。
０％程度のオーバーエッチングを行なうため，Ａｌ合金
からなる第１の配線７８の横もエッチングされてしま
う。
【００２１】その後，図８（ｄ）に示すように，フォト
レジスト膜８７を除去し，ビィアホール９０内に金属タ
ングステン（Ｗ）８８をＣＶＤ法により選択的に成長さ
せて埋込み，Ａｌ合金により第２の配線８９を形成す
る。
レジスト膜８７を除去し，ビィアホール９０内に金属タ
ングステン（Ｗ）８８をＣＶＤ法により選択的に成長さ
せて埋込み，Ａｌ合金により第２の配線８９を形成す
る。
【００２２】
【発明が解決しようとする課題】しかしながら，前述し
た従来技術５の問題点は，従来のドライエッチング技術
で，ビィアホールをエッチングすると，シリコン酸化膜
がエッチングされず，シリコン弗化酸化膜のみをエッチ
ングすることが，従来のエッチング技術ではできないの
で，ビィアホールが配線からはみ出した場合配線の横ま
でエッチングされてしまい，下層配線と短絡したり，信
頼性を低下させることである。
た従来技術５の問題点は，従来のドライエッチング技術
で，ビィアホールをエッチングすると，シリコン酸化膜
がエッチングされず，シリコン弗化酸化膜のみをエッチ
ングすることが，従来のエッチング技術ではできないの
で，ビィアホールが配線からはみ出した場合配線の横ま
でエッチングされてしまい，下層配線と短絡したり，信
頼性を低下させることである。
【００２３】そこで，本発明の技術的課題は，配線容量
の増加によるＬＳＩの動作速度の低下を防ぐために，層
間絶縁膜として誘電率の小さなシリコン弗化酸化膜を使
用し，高集積化のためビィアホールと下層配線の位置合
わせマージンを，露光装置の位置合わせ精度よりも小さ
くて，下層配線からビィアホールがはみ出しても配線の
横がエッチングされるのを防ぎ，配線間の接続を確実に
し，接続孔での信頼性の低下を防ぐことができる半導体
装置の製造方法とエッチング方法とを提供することにあ
る。
の増加によるＬＳＩの動作速度の低下を防ぐために，層
間絶縁膜として誘電率の小さなシリコン弗化酸化膜を使
用し，高集積化のためビィアホールと下層配線の位置合
わせマージンを，露光装置の位置合わせ精度よりも小さ
くて，下層配線からビィアホールがはみ出しても配線の
横がエッチングされるのを防ぎ，配線間の接続を確実に
し，接続孔での信頼性の低下を防ぐことができる半導体
装置の製造方法とエッチング方法とを提供することにあ
る。
【００２４】
【課題を解決するための手段】本発明によれば，半導体
基板の表面絶縁膜上に配線を形成する配線工程と，前記
配線を覆うシリコン酸化膜からなる第１の層間絶縁膜を
形成する第１絶縁被覆工程と，前記第１の層間絶縁膜を
覆うシリコン弗化酸化膜からなる第２の層間絶縁膜を形
成する第２絶縁被覆工程と，前記第２の層間絶縁膜及び
前記第３の層間絶縁膜の一部を選択的に弗素成分の少な
い条件にてエッチングする絶縁膜除去工程と，前記第２
の層間絶縁膜の一部が除去された部分から露出した前記
第１の層間絶縁膜の一部を弗素成分の多い条件にてエッ
チングして前記配線に達する接続孔を形成する接続孔形
成工程とを含むことを特徴とする半導体装置の製造方法
が得られる。
基板の表面絶縁膜上に配線を形成する配線工程と，前記
配線を覆うシリコン酸化膜からなる第１の層間絶縁膜を
形成する第１絶縁被覆工程と，前記第１の層間絶縁膜を
覆うシリコン弗化酸化膜からなる第２の層間絶縁膜を形
成する第２絶縁被覆工程と，前記第２の層間絶縁膜及び
前記第３の層間絶縁膜の一部を選択的に弗素成分の少な
い条件にてエッチングする絶縁膜除去工程と，前記第２
の層間絶縁膜の一部が除去された部分から露出した前記
第１の層間絶縁膜の一部を弗素成分の多い条件にてエッ
チングして前記配線に達する接続孔を形成する接続孔形
成工程とを含むことを特徴とする半導体装置の製造方法
が得られる。
【００２５】また，本発明によれば，前記半導体装置の
製造方法において，前記第１の層間絶縁膜は，前記配線
上において，５０〜２００ｎｍの厚さを備えていること
を特徴とする半導体装置の製造方法が得られる。
製造方法において，前記第１の層間絶縁膜は，前記配線
上において，５０〜２００ｎｍの厚さを備えていること
を特徴とする半導体装置の製造方法が得られる。
【００２６】また，本発明によれば，前記半導体装置の
製造方法において，前記第２の層間絶縁膜の表面を平坦
化する平坦化工程を含むことを特徴とする半導体装置の
製造方法が得られる。
製造方法において，前記第２の層間絶縁膜の表面を平坦
化する平坦化工程を含むことを特徴とする半導体装置の
製造方法が得られる。
【００２７】ここで，本発明において，前記配線は互い
に高さが均一ではないように複数形成されていることが
好ましい。
に高さが均一ではないように複数形成されていることが
好ましい。
【００２８】また，本発明によれば，ＣＨＦ 3 とＣＯと
の２種の成分を含むエッチャントの内の一成分の濃度を
変化させることによって，半導体基板面より上方に形成
されたシリコン弗化酸化膜及びシリコン酸化膜からなる
２種の酸化膜のエッチング速度を変化させることを特徴
とするエッチング方法が得られる。
の２種の成分を含むエッチャントの内の一成分の濃度を
変化させることによって，半導体基板面より上方に形成
されたシリコン弗化酸化膜及びシリコン酸化膜からなる
２種の酸化膜のエッチング速度を変化させることを特徴
とするエッチング方法が得られる。
【００２９】
【発明の実施の形態】次に，本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００３０】図１（ａ）〜（ｆ）は，本発明の第１の実
施の形態による半導体装置の製造のための主要工程を示
す断面図である。図１（ａ）を参照して，シリコン酸化
膜からなる表面酸化膜２で表面が覆われ，素子が形成さ
れたシリコン基板１上にアルミニウム合金で第１の配線
３を形成する。次に，プラズマＣＶＤ法によりシリコン
酸化膜からなる第１の層間絶縁膜４を５０〜２００ｎｍ
の厚さに形成した後，さらに，プラズマＣＶＤ法により
シリコン弗化酸化膜からなる第２の層間絶縁膜５を１．
０〜２．０μｍ程度形成した後，ＣＭＰ法により０．５
〜１．０μｍ程度研磨して表面を平坦にする。ここで，
第２の層間絶縁膜５であるシリコン弗化酸化膜中の弗素
濃度は５〜１５％程度であり，この実施の一形態では，
１０％である。
施の形態による半導体装置の製造のための主要工程を示
す断面図である。図１（ａ）を参照して，シリコン酸化
膜からなる表面酸化膜２で表面が覆われ，素子が形成さ
れたシリコン基板１上にアルミニウム合金で第１の配線
３を形成する。次に，プラズマＣＶＤ法によりシリコン
酸化膜からなる第１の層間絶縁膜４を５０〜２００ｎｍ
の厚さに形成した後，さらに，プラズマＣＶＤ法により
シリコン弗化酸化膜からなる第２の層間絶縁膜５を１．
０〜２．０μｍ程度形成した後，ＣＭＰ法により０．５
〜１．０μｍ程度研磨して表面を平坦にする。ここで，
第２の層間絶縁膜５であるシリコン弗化酸化膜中の弗素
濃度は５〜１５％程度であり，この実施の一形態では，
１０％である。
【００３１】次に，フォトレジスト膜６を第２の層間絶
縁膜５上に塗布し，縮小投影露光装置により，第１の配
線３に対するビィアホールパターンを露光して形成す
る。露光時の位置合わせが完全でないため第１の配線３
から５０〜１００ｎｍ程度はみ出している。
縁膜５上に塗布し，縮小投影露光装置により，第１の配
線３に対するビィアホールパターンを露光して形成す
る。露光時の位置合わせが完全でないため第１の配線３
から５０〜１００ｎｍ程度はみ出している。
【００３２】その後，図１（ｂ）に示すように，フォト
レジスト膜６をマスクに第２の層間絶縁膜５をエッチン
グする。エッチングは，ＣＨＦ3 とＣＯの混合ガスで行
ないＣＯの流量をＣＨＦ3 とＣＯのトータル流量の９０
％以上とし，ここでは９５％とする。圧力は３０〜６０
ｍＴｏｒｒ，パワーは５００〜６００Ｗとする。この条
件ではシリコン弗化酸化膜はエッチングできてもシリコ
ン酸化膜のエッチング速度は小さいので１００％程度の
オーバーエッチを行なっても，シリコン酸化膜からなる
第１の層間絶縁膜４は，ほとんどエッチングされない。
第２の層間絶縁膜５であるシリコン弗化酸化膜中の弗素
濃度が小さいとシリコン弗化酸化膜とシリコン酸化膜の
エッチング速度の差を大きくすることは困難であるため
弗素濃度は５％以上とし，弗素濃度が高過ぎると，膜中
に水分が多く入り，膜中の弗素と水分が反応して弗酸が
形成されシリコン酸化膜やシリコン弗化酸化膜がエッチ
ングされたり，第１の配線３をなすＡｌ合金が腐食した
りする問題があるため１５％以下の弗素濃度とする。こ
こで，エッチング速度とエッチャントにおけるＣＯ流量
比との関係について述べる。
レジスト膜６をマスクに第２の層間絶縁膜５をエッチン
グする。エッチングは，ＣＨＦ3 とＣＯの混合ガスで行
ないＣＯの流量をＣＨＦ3 とＣＯのトータル流量の９０
％以上とし，ここでは９５％とする。圧力は３０〜６０
ｍＴｏｒｒ，パワーは５００〜６００Ｗとする。この条
件ではシリコン弗化酸化膜はエッチングできてもシリコ
ン酸化膜のエッチング速度は小さいので１００％程度の
オーバーエッチを行なっても，シリコン酸化膜からなる
第１の層間絶縁膜４は，ほとんどエッチングされない。
第２の層間絶縁膜５であるシリコン弗化酸化膜中の弗素
濃度が小さいとシリコン弗化酸化膜とシリコン酸化膜の
エッチング速度の差を大きくすることは困難であるため
弗素濃度は５％以上とし，弗素濃度が高過ぎると，膜中
に水分が多く入り，膜中の弗素と水分が反応して弗酸が
形成されシリコン酸化膜やシリコン弗化酸化膜がエッチ
ングされたり，第１の配線３をなすＡｌ合金が腐食した
りする問題があるため１５％以下の弗素濃度とする。こ
こで，エッチング速度とエッチャントにおけるＣＯ流量
比との関係について述べる。
【００３３】図２は，シリコン酸化膜と弗素を１０％含
んだシリコン弗化酸化膜のエッチング速度とＣＨＦ3 と
ＣＯ2 トータル流量に対するＣＯの流量比の関係を示す
図である。図２に示すように，ＣＯの流量が６０％以下
と小さい時はシリコン酸化膜とシリコン弗化酸化膜のエ
ッチング速度は，ほぼ同じであるが，ＣＯの濃度が大き
くなるに従い，両方の膜のエッチング速度は小さくな
り，シリコン酸化膜の方がエッチング速度の低下が大き
いため，シリコン酸化膜とシリコン弗化酸化膜のエッチ
ング速度差が大きくなり，ＣＯが９０％以上ではシリコ
ン酸化膜のエッチング速度は，シリコン弗化酸化膜の１
／２以下，９５％では１０％以下となる。
んだシリコン弗化酸化膜のエッチング速度とＣＨＦ3 と
ＣＯ2 トータル流量に対するＣＯの流量比の関係を示す
図である。図２に示すように，ＣＯの流量が６０％以下
と小さい時はシリコン酸化膜とシリコン弗化酸化膜のエ
ッチング速度は，ほぼ同じであるが，ＣＯの濃度が大き
くなるに従い，両方の膜のエッチング速度は小さくな
り，シリコン酸化膜の方がエッチング速度の低下が大き
いため，シリコン酸化膜とシリコン弗化酸化膜のエッチ
ング速度差が大きくなり，ＣＯが９０％以上ではシリコ
ン酸化膜のエッチング速度は，シリコン弗化酸化膜の１
／２以下，９５％では１０％以下となる。
【００３４】第２の層間絶縁膜５の膜厚が，第１の配線
３上で，０．５μｍ程度とすれば，１００％のオーバー
エッチングを行なっても，シリコン酸化膜からなる第１
の層間絶縁膜４は，５０ｎｍ程度しかエッチングされな
いため，第１の層間絶縁膜４の膜厚は５０ｎｍ以上あれ
ば，第１の配線３のＡｌ合金が露出することがなく，第
１の配線３の横もビィアホール１１の第１の配線３から
のはみ出し量よりもシリコン酸化膜が厚ければエッチン
グされることがない。
３上で，０．５μｍ程度とすれば，１００％のオーバー
エッチングを行なっても，シリコン酸化膜からなる第１
の層間絶縁膜４は，５０ｎｍ程度しかエッチングされな
いため，第１の層間絶縁膜４の膜厚は５０ｎｍ以上あれ
ば，第１の配線３のＡｌ合金が露出することがなく，第
１の配線３の横もビィアホール１１の第１の配線３から
のはみ出し量よりもシリコン酸化膜が厚ければエッチン
グされることがない。
【００３５】次に，図１（ｃ）を参照して，第２の層間
絶縁膜５のエッチング後，ＣＨＦ3とＣＯトータル流量
に対するＣＯの流量の割合を５０％程度として，シリコ
ン酸化膜からなる第１の層間絶縁膜４をエッチングす
る。第１の層間絶縁膜４は薄いため，オーバーエッチン
グを行なっても，第１の配線３の横は，ほとんどエッチ
ングされない。
絶縁膜５のエッチング後，ＣＨＦ3とＣＯトータル流量
に対するＣＯの流量の割合を５０％程度として，シリコ
ン酸化膜からなる第１の層間絶縁膜４をエッチングす
る。第１の層間絶縁膜４は薄いため，オーバーエッチン
グを行なっても，第１の配線３の横は，ほとんどエッチ
ングされない。
【００３６】第１の層間絶縁膜４のシリコン酸化膜の膜
厚は厚過ぎると，オーバーエッチ量も多くが必要とな
り，第１の配線３の横もエッチングされてしまうため，
できるだけ薄いほうが良く，最低，シリコン弗化酸化膜
からなる第２の層間絶縁膜５のオーバーエッチングの際
に，無くならないだけの膜厚，及び位置合わせの最大ず
れ量以上の膜厚が必要であるが，厚くとも２００ｎｍ以
下とするのが望ましい。
厚は厚過ぎると，オーバーエッチ量も多くが必要とな
り，第１の配線３の横もエッチングされてしまうため，
できるだけ薄いほうが良く，最低，シリコン弗化酸化膜
からなる第２の層間絶縁膜５のオーバーエッチングの際
に，無くならないだけの膜厚，及び位置合わせの最大ず
れ量以上の膜厚が必要であるが，厚くとも２００ｎｍ以
下とするのが望ましい。
【００３７】しかし，位置合わせ精度以下の膜厚では，
本発明の効果が無いため５０ｎｍ以上とした。
本発明の効果が無いため５０ｎｍ以上とした。
【００３８】第１の層間絶縁膜４をエッチング後，フォ
トレジスト膜６を除去し図１（ｃ）Ａｒガスによるスパ
ッタエッチングによりビィアホール１１の底の第１の配
線３の表面に形成されたアルミナを除去後，チタニウム
７，窒化チタニウム８を順次スパッタリング法により形
成する。チタニウム７の窒化チタニウム８の膜厚はそれ
ぞれ２０〜６０ｎｍ，５０〜１００ｎｍ程度とする。
トレジスト膜６を除去し図１（ｃ）Ａｒガスによるスパ
ッタエッチングによりビィアホール１１の底の第１の配
線３の表面に形成されたアルミナを除去後，チタニウム
７，窒化チタニウム８を順次スパッタリング法により形
成する。チタニウム７の窒化チタニウム８の膜厚はそれ
ぞれ２０〜６０ｎｍ，５０〜１００ｎｍ程度とする。
【００３９】その後，図１（ｄ）に示すように，窒化チ
タニウム８上にＷＦ6 を用いたＣＶＤ法によりタングス
テン９をビィアホール１１が完全に埋込まれる膜厚だけ
成長した後，このタングステン９を窒化チタニウム８が
露出するまでエッチングして，ビィアホール内にのみに
タングステン９を残し，プラグを形成する。
タニウム８上にＷＦ6 を用いたＣＶＤ法によりタングス
テン９をビィアホール１１が完全に埋込まれる膜厚だけ
成長した後，このタングステン９を窒化チタニウム８が
露出するまでエッチングして，ビィアホール内にのみに
タングステン９を残し，プラグを形成する。
【００４０】その後，図１（ｆ）に示すように，Ａｌ合
金１０を全面にスパッタリング法により形成した後，通
常のリソグラフィ技術とドライエッチング技術によりＡ
ｌ合金１０，窒化チタニウム８，チタニウム７をパター
ニングして第２の配線を形成する。
金１０を全面にスパッタリング法により形成した後，通
常のリソグラフィ技術とドライエッチング技術によりＡ
ｌ合金１０，窒化チタニウム８，チタニウム７をパター
ニングして第２の配線を形成する。
【００４１】次に，本発明の第１の実施の形態の半導体
装置の製造方法の原理について説明する。図１（ｂ）の
ようにビィアホールがＡｌ合金からなる第１の配線３よ
りはみ出していても，はみ出し量が第１の層間絶縁膜４
であるシリコン酸化膜の膜厚よりも小さければ，シリコ
ン弗化酸化膜からなる第２の層間絶縁膜５のエッチング
を弗素の少ない条件，図２におけるＣＯが９０％以上の
条件でエッチングすることにより，第１の層間絶縁膜４
でエッチングが停止するため，オーバーエッチングを行
なっても，Ａｌ合金からなる第１の配線３の横がエッチ
ングされることはない。
装置の製造方法の原理について説明する。図１（ｂ）の
ようにビィアホールがＡｌ合金からなる第１の配線３よ
りはみ出していても，はみ出し量が第１の層間絶縁膜４
であるシリコン酸化膜の膜厚よりも小さければ，シリコ
ン弗化酸化膜からなる第２の層間絶縁膜５のエッチング
を弗素の少ない条件，図２におけるＣＯが９０％以上の
条件でエッチングすることにより，第１の層間絶縁膜４
でエッチングが停止するため，オーバーエッチングを行
なっても，Ａｌ合金からなる第１の配線３の横がエッチ
ングされることはない。
【００４２】その後，図１（ｃ）のように，第１の層間
絶縁膜４をエッチングする。しかし，第１の層間絶縁膜
であるシリコン酸化膜は薄いため，オーバーエッチング
量は少なくて良く，このエッチングの際にもほとんど，
第１の配線３の横がエッチングされることはない。した
がって，ビィアホール１１が若干第１の配線３からはみ
出していても，良好な形状でビィアホール１１を形成で
き，ビィアホール１１の信頼性が低下することはない。
絶縁膜４をエッチングする。しかし，第１の層間絶縁膜
であるシリコン酸化膜は薄いため，オーバーエッチング
量は少なくて良く，このエッチングの際にもほとんど，
第１の配線３の横がエッチングされることはない。した
がって，ビィアホール１１が若干第１の配線３からはみ
出していても，良好な形状でビィアホール１１を形成で
き，ビィアホール１１の信頼性が低下することはない。
【００４３】以上述べた本発明の第１の実施の形態で
は，層間絶縁膜のうち第１の層間絶縁膜４のシリコン酸
化膜は薄いためほとんどはシリコン弗化酸化膜であり，
シリコン弗化酸化膜のみで層間絶縁膜を形成した場合に
比べて配線容量の増大はわずかである。
は，層間絶縁膜のうち第１の層間絶縁膜４のシリコン酸
化膜は薄いためほとんどはシリコン弗化酸化膜であり，
シリコン弗化酸化膜のみで層間絶縁膜を形成した場合に
比べて配線容量の増大はわずかである。
【００４４】次に，本発明の第２の実施の形態による半
導体装置について図面を用いて説明する。
導体装置について図面を用いて説明する。
【００４５】図３（ａ）〜（ｄ）は，本発明の第２の実
施の形態による半導体装置の製造の主要工程を示す断面
図である。図３（ａ）に示すように，表面がシリコン酸
化膜２で覆われたシリコン基板１上に多結晶シリコンに
より第１の配線３を形成した後，ＢＰＳＧ膜によりなる
第１の層間絶縁膜Ａ１２を形成する。その上に，Ａｌ合
金により第２の配線１３を形成する。この第２の配線１
３の高さは，第１の配線３上と，それ以外では，第１の
配線３をなす多結晶シリコンの膜厚だけ違う。その後，
シリコン酸化膜からなる第１の層間絶縁膜Ｂ４をプラズ
マＣＶＤ法により１００〜２００ｎｍの厚さに薄く形成
した後，シリコン弗化酸化膜からなる第２の層間絶縁膜
５を２μｍ以上の厚さに形成した後，ＣＭＰ法により第
１の配線３上のＡｌ合金からなる第２の配線１３の上の
膜厚が０．５〜１．０μｍ程度となるまで研磨し，表面
を平坦化する。
施の形態による半導体装置の製造の主要工程を示す断面
図である。図３（ａ）に示すように，表面がシリコン酸
化膜２で覆われたシリコン基板１上に多結晶シリコンに
より第１の配線３を形成した後，ＢＰＳＧ膜によりなる
第１の層間絶縁膜Ａ１２を形成する。その上に，Ａｌ合
金により第２の配線１３を形成する。この第２の配線１
３の高さは，第１の配線３上と，それ以外では，第１の
配線３をなす多結晶シリコンの膜厚だけ違う。その後，
シリコン酸化膜からなる第１の層間絶縁膜Ｂ４をプラズ
マＣＶＤ法により１００〜２００ｎｍの厚さに薄く形成
した後，シリコン弗化酸化膜からなる第２の層間絶縁膜
５を２μｍ以上の厚さに形成した後，ＣＭＰ法により第
１の配線３上のＡｌ合金からなる第２の配線１３の上の
膜厚が０．５〜１．０μｍ程度となるまで研磨し，表面
を平坦化する。
【００４６】その後，フォトレジスト膜６を塗布し，第
１の実施の形態と同様にビィアホール１１，１１´を位
置合わせしてパターニングする。この際も，若干位置合
わせがずれてビィアホール１１，１１´がＡｌ合金から
なる第２の配線１３，１３´からはみ出してしまう。こ
のはみ出し量は，第１の層間絶縁膜Ｂ４をなすシリコン
酸化膜の膜厚より小さい。
１の実施の形態と同様にビィアホール１１，１１´を位
置合わせしてパターニングする。この際も，若干位置合
わせがずれてビィアホール１１，１１´がＡｌ合金から
なる第２の配線１３，１３´からはみ出してしまう。こ
のはみ出し量は，第１の層間絶縁膜Ｂ４をなすシリコン
酸化膜の膜厚より小さい。
【００４７】図３（ｂ）に示すように，フォトレジスト
膜６をマスクに第１の実施の形態とほぼ同様の条件でシ
リコン弗化酸化膜からなる第２の層間絶縁膜５をエッチ
ングする。このエッチングの際，第１の配線３上の第２
の配線１３とそれ以外のＡｌ合金からなる配線１３′と
では，ビィアホール１１，１１´の深さが異なるため，
エッチング時間は，深い方のビィアホール１１´である
配線１３′に対するビィアホール１１´に合わせてエッ
チングする。たとえば浅い方の第２の配線１３に対する
ビィアホール１１での第２の層間絶縁膜５であるシリコ
ン弗化酸化膜の膜厚が，０．５μｍとすると，第１の配
線３である多結晶シリコンの膜厚が０．３μｍでは，深
い方の配線１３′に対するビィアホール１１´での第２
の層間絶縁膜５であるシリコン弗化酸化膜の膜厚は０．
８μｍとなり，０．８μｍのシリコン弗化酸化膜のエッ
チングに対して１００％オーバーエッチ，つまり，１．
６μｍ程度のシリコン弗化酸化膜をエッチングできる時
間だけエッチングを行なう。そうすると，浅いビィアホ
ール１１に対しては２００％以上のオーバーエッチとな
る。このような多くのオーバーエッチを行なっても，第
１の層間絶縁膜Ｂ４が残るようにするには，第１の実施
の形態におけるものよりもさらに，第１の層間絶縁膜Ｂ
４のエッチング速度の小さい条件にする必要があり，Ｃ
Ｏの割合を９５％よりもさらにアップさせ９７％程度と
するのが良い。この条件では，第１の層間絶縁膜Ｂ４
は，１００ｎｍ以上あればエッチングされずに十分ビィ
アホールの底に残る。
膜６をマスクに第１の実施の形態とほぼ同様の条件でシ
リコン弗化酸化膜からなる第２の層間絶縁膜５をエッチ
ングする。このエッチングの際，第１の配線３上の第２
の配線１３とそれ以外のＡｌ合金からなる配線１３′と
では，ビィアホール１１，１１´の深さが異なるため，
エッチング時間は，深い方のビィアホール１１´である
配線１３′に対するビィアホール１１´に合わせてエッ
チングする。たとえば浅い方の第２の配線１３に対する
ビィアホール１１での第２の層間絶縁膜５であるシリコ
ン弗化酸化膜の膜厚が，０．５μｍとすると，第１の配
線３である多結晶シリコンの膜厚が０．３μｍでは，深
い方の配線１３′に対するビィアホール１１´での第２
の層間絶縁膜５であるシリコン弗化酸化膜の膜厚は０．
８μｍとなり，０．８μｍのシリコン弗化酸化膜のエッ
チングに対して１００％オーバーエッチ，つまり，１．
６μｍ程度のシリコン弗化酸化膜をエッチングできる時
間だけエッチングを行なう。そうすると，浅いビィアホ
ール１１に対しては２００％以上のオーバーエッチとな
る。このような多くのオーバーエッチを行なっても，第
１の層間絶縁膜Ｂ４が残るようにするには，第１の実施
の形態におけるものよりもさらに，第１の層間絶縁膜Ｂ
４のエッチング速度の小さい条件にする必要があり，Ｃ
Ｏの割合を９５％よりもさらにアップさせ９７％程度と
するのが良い。この条件では，第１の層間絶縁膜Ｂ４
は，１００ｎｍ以上あればエッチングされずに十分ビィ
アホールの底に残る。
【００４８】その次に，図３（ｃ）に示すように，第１
の実施の形態と同様，シリコン酸化膜からなる第１の層
間絶縁膜Ｂ４を弗素成分の多い条件にてエッチング後，
図３（ｄ）に示すように，フォトレジスト膜６を除去
し，チタニウム７，窒化チタニウム８をスパッタリング
法にて形成した後，ＣＶＤ法によるタングステン９の全
面成長と全面エッチングによりビィアホール１１にタン
グステン９からなるプラグを形成後，アルミニウム合金
１０をスパッタリング法にて形成し，通常のリソグラフ
ィ技術とドライエッチング技術により，アルミニウム合
金１０と窒化チタニウム８，チタニウム７をパターニン
グして第３の配線を形成する。
の実施の形態と同様，シリコン酸化膜からなる第１の層
間絶縁膜Ｂ４を弗素成分の多い条件にてエッチング後，
図３（ｄ）に示すように，フォトレジスト膜６を除去
し，チタニウム７，窒化チタニウム８をスパッタリング
法にて形成した後，ＣＶＤ法によるタングステン９の全
面成長と全面エッチングによりビィアホール１１にタン
グステン９からなるプラグを形成後，アルミニウム合金
１０をスパッタリング法にて形成し，通常のリソグラフ
ィ技術とドライエッチング技術により，アルミニウム合
金１０と窒化チタニウム８，チタニウム７をパターニン
グして第３の配線を形成する。
【００４９】以上説明した本発明の第２の実施の形態で
は，深さの違うビィアホール１１，１１´においてもア
ルミニウム合金からなる第２の配線１３，１３′からビ
ィアホール１１，１１´がはみ出したとしても第２の配
線１３，１３′の横がエッチングされることがないとと
もに，第１の層間絶縁膜Ｂ４のエッチングは，深さの違
うビィアホール１１，１１´に対して，ほぼ同じ量だけ
のオーバーエッチングであり，またオーバーエッチング
の量も少なくてよいため，オーバーエッチングの際に，
Ａｌと弗素，炭素からなる膜がビィアホールの側壁に成
膜してビィアホールの接続抵抗を増大させたり歩留を劣
化させる等の問題が全く無いという効果がある。
は，深さの違うビィアホール１１，１１´においてもア
ルミニウム合金からなる第２の配線１３，１３′からビ
ィアホール１１，１１´がはみ出したとしても第２の配
線１３，１３′の横がエッチングされることがないとと
もに，第１の層間絶縁膜Ｂ４のエッチングは，深さの違
うビィアホール１１，１１´に対して，ほぼ同じ量だけ
のオーバーエッチングであり，またオーバーエッチング
の量も少なくてよいため，オーバーエッチングの際に，
Ａｌと弗素，炭素からなる膜がビィアホールの側壁に成
膜してビィアホールの接続抵抗を増大させたり歩留を劣
化させる等の問題が全く無いという効果がある。
【００５０】次に，本発明の第３の実施の形態について
図面を用いて説明する。
図面を用いて説明する。
【００５１】図４（ａ）〜（ｆ）は本発明の第３の実施
の形態による半導体装置の製造の主要工程を示す断面図
である。図４（ａ）を参照して，シリコン酸化膜からな
る表面絶縁膜２上にアルミニウム合金により第１の配線
３を形成するまでは，第１の実施の形態と同様である。
その後，シリコン酸化膜からなる第１の層間絶縁膜４を
プラズマＣＶＤ法により，第１の配線３の膜厚よりも厚
く形成した後，ＣＭＰ法により，第１の配線上の第１の
層間絶縁膜４であるシリコン酸化膜の膜厚が５０〜２０
０ｎｍとなるように研磨し，表面を平坦化した後，シリ
コン弗化酸化膜からなる第２の層間絶縁膜５を０．５〜
１．０μｍの厚さに，さらに，シリコン酸化膜からなる
第３の層間絶縁膜２１を５０〜１００ｎｍの厚さにプラ
ズマＣＶＤ法にて形成する。
の形態による半導体装置の製造の主要工程を示す断面図
である。図４（ａ）を参照して，シリコン酸化膜からな
る表面絶縁膜２上にアルミニウム合金により第１の配線
３を形成するまでは，第１の実施の形態と同様である。
その後，シリコン酸化膜からなる第１の層間絶縁膜４を
プラズマＣＶＤ法により，第１の配線３の膜厚よりも厚
く形成した後，ＣＭＰ法により，第１の配線上の第１の
層間絶縁膜４であるシリコン酸化膜の膜厚が５０〜２０
０ｎｍとなるように研磨し，表面を平坦化した後，シリ
コン弗化酸化膜からなる第２の層間絶縁膜５を０．５〜
１．０μｍの厚さに，さらに，シリコン酸化膜からなる
第３の層間絶縁膜２１を５０〜１００ｎｍの厚さにプラ
ズマＣＶＤ法にて形成する。
【００５２】次に，図４（ｂ）に示すように，フォトレ
ジスト膜６を第３の層間絶縁膜２１上に塗布した後，縮
小投影露光装置によりビィアホールパターンを位置合わ
せし，露光する。この際，位置合わせが若干ずれて，第
１の配線３からビィアホール１１がはみ出している。フ
ォトレジスト膜６をマスクに，弗素成分の多い通常のシ
リコン酸化膜のエッチング条件にて，第３の層間絶縁膜
２１をエッチングし後，シリコン酸化膜のエッチング速
度の遅い弗素成分の少ない条件である図２でＣＯが９０
％以上の条件にて，第２の層間絶縁膜５のシリコン弗化
酸化膜をエッチングする。
ジスト膜６を第３の層間絶縁膜２１上に塗布した後，縮
小投影露光装置によりビィアホールパターンを位置合わ
せし，露光する。この際，位置合わせが若干ずれて，第
１の配線３からビィアホール１１がはみ出している。フ
ォトレジスト膜６をマスクに，弗素成分の多い通常のシ
リコン酸化膜のエッチング条件にて，第３の層間絶縁膜
２１をエッチングし後，シリコン酸化膜のエッチング速
度の遅い弗素成分の少ない条件である図２でＣＯが９０
％以上の条件にて，第２の層間絶縁膜５のシリコン弗化
酸化膜をエッチングする。
【００５３】その後，図４（ｃ）に示すように，弗素成
分の多いエッチング条件に再び切り変えて，第１の層間
絶縁膜４であるシリコン酸化膜を第１の配線３のアルミ
ニウム合金が露出するまでエッチングする。第１の層間
絶縁膜４のエッチング量は少ないのでオーバーエッチン
グ量も少なく，第１の配線３の横はほとんどエッチング
されない。
分の多いエッチング条件に再び切り変えて，第１の層間
絶縁膜４であるシリコン酸化膜を第１の配線３のアルミ
ニウム合金が露出するまでエッチングする。第１の層間
絶縁膜４のエッチング量は少ないのでオーバーエッチン
グ量も少なく，第１の配線３の横はほとんどエッチング
されない。
【００５４】図４（ｄ）に示すように，フォトレジスト
膜６を除去後，ＷＦ6 をＳｉＨ4 （モノシラン）で還元
させて，図４（ｅ）に示すように，第１の配線３の上に
のみタングステン９を成長させて，ビィアホール１１内
をタングステン９で埋込んだ後，図４（ｆ）に示すよう
に，アルミニウム合金１０をスパッタリング法にて形成
し，パターニングして第２の配線を形成する。
膜６を除去後，ＷＦ6 をＳｉＨ4 （モノシラン）で還元
させて，図４（ｅ）に示すように，第１の配線３の上に
のみタングステン９を成長させて，ビィアホール１１内
をタングステン９で埋込んだ後，図４（ｆ）に示すよう
に，アルミニウム合金１０をスパッタリング法にて形成
し，パターニングして第２の配線を形成する。
【００５５】以上説明した第３の実施の形態では，第１
の層間絶縁膜４の表面を平坦化しているため，ビィアホ
ール１１が第１や第２の実施の形態によるものに比べ大
きく第１の配線３からはみ出しても第１の配線３の横が
エッチングされることが無い。
の層間絶縁膜４の表面を平坦化しているため，ビィアホ
ール１１が第１や第２の実施の形態によるものに比べ大
きく第１の配線３からはみ出しても第１の配線３の横が
エッチングされることが無い。
【００５６】さらに，シリコン弗化酸化膜からなる第２
の層間絶縁膜５の上に薄いシリコン酸化膜からなる第３
の層間絶縁膜３１を形成しているので，その上に形成し
たアルミニウム合金１０の密着性は良好である。
の層間絶縁膜５の上に薄いシリコン酸化膜からなる第３
の層間絶縁膜３１を形成しているので，その上に形成し
たアルミニウム合金１０の密着性は良好である。
【００５７】
【発明の効果】以上，説明したように，本発明の半導体
装置の製造方法においては，層間絶縁膜を下からシリコ
ン酸化膜とシリコン弗化酸化膜の２層あるいは，さらに
その上にシリコン酸化膜を設けた，３層構造で形成し，
下層配線に達する接続孔を形成する際のシリコン弗化酸
化膜のエッチングを弗素成分の少ない，シリコン酸化膜
がほとんどエッチングされない条件にて行ない，その後
弗素成分の多いエッチング条件に変えて，シリコン弗化
酸化膜の下のシリコン酸化膜をエッチングしている。下
層のシリコン酸化膜の膜厚は薄いのでオーバーエッチン
グは少なくて良いため，接続孔が下層配線からはみ出し
ていても，配線の横はほとんどエッチングされない。し
たがって，ビィアホールが配線からはみ出した場合にお
いても，配線の横がエッチングされることがなく，下層
配線との短絡やビィアホール接続不良や信頼性の低下を
まねくことがない半導体装置の製造方法とエッチング方
法とを提供することができる。
装置の製造方法においては，層間絶縁膜を下からシリコ
ン酸化膜とシリコン弗化酸化膜の２層あるいは，さらに
その上にシリコン酸化膜を設けた，３層構造で形成し，
下層配線に達する接続孔を形成する際のシリコン弗化酸
化膜のエッチングを弗素成分の少ない，シリコン酸化膜
がほとんどエッチングされない条件にて行ない，その後
弗素成分の多いエッチング条件に変えて，シリコン弗化
酸化膜の下のシリコン酸化膜をエッチングしている。下
層のシリコン酸化膜の膜厚は薄いのでオーバーエッチン
グは少なくて良いため，接続孔が下層配線からはみ出し
ていても，配線の横はほとんどエッチングされない。し
たがって，ビィアホールが配線からはみ出した場合にお
いても，配線の横がエッチングされることがなく，下層
配線との短絡やビィアホール接続不良や信頼性の低下を
まねくことがない半導体装置の製造方法とエッチング方
法とを提供することができる。
【００５８】また，本発明によれば，シリコン弗化酸化
膜のエッチングをその下のシリコン酸化膜がほとんどエ
ッチングされない条件にて行ない，その後，薄いシリコ
ン酸化膜をエッチングしてビィアホールを形成している
ので，実質的にビィアホールのオーバーエッチング量が
小さく深さの違うビィアホールにおいても同じオーバー
エッチング量となる。これにより，ビィアホールを歩留
良く，信頼性を悪化せずに形成可能である半導体装置の
製造方法とエッチング方法とを提供することができる。
膜のエッチングをその下のシリコン酸化膜がほとんどエ
ッチングされない条件にて行ない，その後，薄いシリコ
ン酸化膜をエッチングしてビィアホールを形成している
ので，実質的にビィアホールのオーバーエッチング量が
小さく深さの違うビィアホールにおいても同じオーバー
エッチング量となる。これにより，ビィアホールを歩留
良く，信頼性を悪化せずに形成可能である半導体装置の
製造方法とエッチング方法とを提供することができる。
【００５９】さらに，本発明によれば，ビアホール形成
後でも，配線の周囲をシリコン酸化膜で覆った状態とす
ることができるので，配線金属と層間絶縁膜との密着性
が良く，剥れ等が発生しない半導体装置の製造方法とと
エッチング方法を提供することができる。
後でも，配線の周囲をシリコン酸化膜で覆った状態とす
ることができるので，配線金属と層間絶縁膜との密着性
が良く，剥れ等が発生しない半導体装置の製造方法とと
エッチング方法を提供することができる。
【図１】（ａ）〜（ｆ）は本発明の第１の実施の形態に
よる半導体装置の製造の主要工程を示す断面図である。
よる半導体装置の製造の主要工程を示す断面図である。
【図２】本発明の効果を示すためのエッチングガス対エ
ッチング速度のグラフである。
ッチング速度のグラフである。
【図３】（ａ）〜（ｄ）は本発明の第２の実施の形態に
よる半導体装置の製造の主要工程を示す断面図である。
よる半導体装置の製造の主要工程を示す断面図である。
【図４】（ａ）〜（ｆ）は本発明の第３の実施の形態に
よる半導体装置の製造の主要工程を示す断面図である。
よる半導体装置の製造の主要工程を示す断面図である。
【図５】従来技術１の半導体装置の製造の主要工程を示
す断面図である。
す断面図である。
【図６】従来技術２の半導体装置の製造上の問題点を示
す断面図である。
す断面図である。
【図７】従来技術３の半導体装置の製造の主要工程を示
す断面図である。
す断面図である。
【図８】従来技術５の半導体装置の製造の主要工程を示
す断面図である。
す断面図である。
１，５１，６１，７１，８１ シリコン基板 ２，５２，６２，７２，８２ 表面酸化膜（シリコン
酸化膜） ３，５３，６３，７３，８３ 第１の配線 ４，７４，８４ 第１の層間絶縁膜（シリコン酸化
膜） ５，８５ 第２の層間絶縁膜（シリコン弗化酸化膜） ６，５５，７６，８７ フォトレジスト膜 ７ チタニウム ８ 窒化チタニウム ９，５７，８８ タングステン（Ｗ） １０ アルミ合金 １１，１１´，５６，６７，６８，７８ａ，７８ｂ
ビィアホール １２ 第１の層間絶縁膜（ＢＰＳＧ膜） １３，１３´，５８，８９ 第２の配線 ２１，８６ 第３の層間絶縁膜（シリコン酸化膜） ５４，６５ 層間絶縁膜（ＢＰＳＧ膜） ７５ 第２の層間絶縁膜（ＢＰＳＧ膜） ７７ Ａｌ配線
酸化膜） ３，５３，６３，７３，８３ 第１の配線 ４，７４，８４ 第１の層間絶縁膜（シリコン酸化
膜） ５，８５ 第２の層間絶縁膜（シリコン弗化酸化膜） ６，５５，７６，８７ フォトレジスト膜 ７ チタニウム ８ 窒化チタニウム ９，５７，８８ タングステン（Ｗ） １０ アルミ合金 １１，１１´，５６，６７，６８，７８ａ，７８ｂ
ビィアホール １２ 第１の層間絶縁膜（ＢＰＳＧ膜） １３，１３´，５８，８９ 第２の配線 ２１，８６ 第３の層間絶縁膜（シリコン酸化膜） ５４，６５ 層間絶縁膜（ＢＰＳＧ膜） ７５ 第２の層間絶縁膜（ＢＰＳＧ膜） ７７ Ａｌ配線
Claims (11)
- 【請求項１】 半導体基板の表面絶縁膜上に配線を形成
する配線工程と，前記配線を覆うシリコン酸化膜からな
る第１の層間絶縁膜を形成する第１絶縁被覆工程と，前
記第１の層間絶縁膜を覆うシリコン弗化酸化膜からなる
第２の層間絶縁膜を形成する第２絶縁被覆工程と，前記
第２の層間絶縁膜の一部を選択的に弗素成分の少ない条
件にてエッチングする絶縁膜除去工程と，前記第２の層
間絶縁膜の一部が除去された部分から露出した前記第１
の層間絶縁膜の一部を弗素成分の多い条件にてエッチン
グして前記配線に達する接続孔を形成する接続孔形成工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて，前記第１の層間絶縁膜は，前記配線上におい
て，５０〜２００ｎｍの厚さを備えていることを特徴と
する半導体装置の製造方法。 - 【請求項３】 請求項１又は２記載の半導体装置の製造
方法において，前記第２の層間絶縁膜の表面を平坦化す
る平坦化工程を含むことを特徴とする半導体装置の製造
方法。 - 【請求項４】 請求項１乃至３の内のいずれかに記載の
半導体装置の製造方法において，前記配線は互いに高さ
が均一ではないように複数形成されていることを特徴と
する半導体装置の製造方法。 - 【請求項５】 請求項１乃至４の内のいずれかに記載の
半導体装置の製造方法において，前記第２の層間絶縁膜
中の弗素濃度が５〜１５％であることを特徴とする半導
体装置の製造方法。 - 【請求項６】 請求項１乃至５の内のいずれかに記載の
半導体装置の製造方法において，前記絶縁膜除去工程に
は，ＣＨＦ3 の流量がＣＨＦ3 とＣＯの合計流量の１０
％以下であるエッチング条件が用いられることを特徴と
する半導体装置の製造方法。 - 【請求項７】 請求項１乃至６の内のいずれかに記載の
半導体装置の製造方法において，前記接続孔形成工程に
は，ＣＨＦ3 の流量がＣＨＦ3 とＣＯの合計流量の４０
％以上であるエッチング条件が用いられることを特徴と
する半導体装置の製造方法。 - 【請求項８】 請求項１乃至７の内のいずれかに記載の
半導体装置の製造方法において，前記第２の層間絶縁膜
の上に薄いシリコン酸化膜からなる第３の層間絶縁膜を
形成する第３絶縁被覆工程を含み，前記接続孔形成工程
は，前記第３絶縁被覆工程の後，前記第３の層間絶縁膜
を前記第２の層間絶縁膜を併せて貫通して前記前記配線
に達する接続孔を形成する工程であることを特徴とする
半導体装置の製造方法。 - 【請求項９】 ＣＨＦ 3 とＣＯとの２種の成分を含むエ
ッチャントの内の一成分の濃度を変化させることによっ
て，半導体基板面より上方に形成されたシリコン弗化酸
化膜及びシリコン酸化膜からなる２種の酸化膜のエッチ
ング速度を変化させることを特徴とするエッチング方
法。 - 【請求項１０】 請求項９記載のエッチング方法におい
て，前記ＣＨＦ3 の流量は，前記ＣＨＦ3 とＣＯとの合
計流量の４０％以下であることを特徴とするエッチング
方法。 - 【請求項１１】 請求項１０記載のエッチング方法にお
いて，前記シリコン弗化酸化膜は，前記シリコン酸化膜
よりも速いエッチング速度を有することを特徴とするエ
ッチング方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7309108A JP2739853B2 (ja) | 1995-11-28 | 1995-11-28 | 半導体装置の製造方法及びエッチング方法 |
| US08/753,095 US5827778A (en) | 1995-11-28 | 1996-11-20 | Method of manufacturing a semiconductor device using a silicon fluoride oxide film |
| KR1019960058145A KR100223507B1 (ko) | 1995-11-28 | 1996-11-27 | 반도체 장치 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7309108A JP2739853B2 (ja) | 1995-11-28 | 1995-11-28 | 半導体装置の製造方法及びエッチング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09148433A JPH09148433A (ja) | 1997-06-06 |
| JP2739853B2 true JP2739853B2 (ja) | 1998-04-15 |
Family
ID=17988991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7309108A Expired - Fee Related JP2739853B2 (ja) | 1995-11-28 | 1995-11-28 | 半導体装置の製造方法及びエッチング方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5827778A (ja) |
| JP (1) | JP2739853B2 (ja) |
| KR (1) | KR100223507B1 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3019021B2 (ja) * | 1997-03-31 | 2000-03-13 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JPH11233632A (ja) * | 1997-11-26 | 1999-08-27 | Texas Instr Inc <Ti> | 集積回路導体相互接続方法 |
| TW343377B (en) * | 1997-12-03 | 1998-10-21 | United Microelectronics Corp | Via structure and production process thereof |
| JP3568385B2 (ja) * | 1998-03-16 | 2004-09-22 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| US6015751A (en) * | 1998-04-06 | 2000-01-18 | Taiwan Semiconductor Manufacturing Company | Self-aligned connection to underlayer metal lines through unlanded via holes |
| KR100278657B1 (ko) | 1998-06-24 | 2001-02-01 | 윤종용 | 반도체장치의금속배선구조및그제조방법 |
| US6159870A (en) * | 1998-12-11 | 2000-12-12 | International Business Machines Corporation | Borophosphosilicate glass incorporated with fluorine for low thermal budget gap fill |
| US6303423B1 (en) * | 1998-12-21 | 2001-10-16 | Megic Corporation | Method for forming high performance system-on-chip using post passivation process |
| SG93278A1 (en) * | 1998-12-21 | 2002-12-17 | Mou Shiung Lin | Top layers of metal for high performance ics |
| US7381642B2 (en) | 2004-09-23 | 2008-06-03 | Megica Corporation | Top layers of metal for integrated circuits |
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