JP2738762B2 - 高速パケット交換機 - Google Patents

Description

【発明の詳細な説明】 【産業上の利用分野】

電子通信分野におけるディジタル交換機、特に固定長
パケットを用いて交換動作を行う高速パケット交換機の
通話路スイッチの構成に関する。

【従来の技術】

高速でかつ広い帯域を必要とする通信を扱うために、
パケットの長さを固定長とした高速パケット交換技術が
検討されている。パケット交換の特長の一つは、各パケ
ットがヘッダを持っており、そのヘッダを見ればそのパ
ケットの宛先が分かる。即ち、自己ルーティングが可能
であることである。従って、ハードウェアでヘッダの内
容を読み取り、そこに書かれているルーティング情報に
従ってスイッチングを行えば、高速な交換動作が可能と
なる。このようなスイッチの代表例としては、特開昭59
−135994号公報（「TDMスイッチングシステム」）に記
載されたスイッチがある。 一方、大規模な通話路スイッチを構成するためには、
ある規模を持った単位スイッチを多段接続して規模を拡
張するのが一般的である。例えば、特許出願公表昭和59
−501034号公報（「高速パケット交換機」）のFIG.5に
示されているスイッチがその一例である。

【発明が解決しようとする課題】

上記従来技術を用いた多段高速パケット交換スイッチ
におけるパケットヘッダ内部のルーティング情報（例え
ば、出力ポート番号）の付与方法には、次の２通りが考
えられる。 （１）各段のルーティング情報をあらかじめ全てヘッダ
内に持つ。 （２）ヘッダ内には１段分のルーティング情報しか持た
ないが、各段にヘッダ交換テーブルを置き、１段毎にル
ーティング情報を書き換える。 上記（１）の場合は、ヘッダのビット数が多くなり、
これがオーバヘッドとなってユーザ情報の転送効率が落
ちてしまうという問題点がある。一方、（２）の場合
は、各段のスイッチのハード量が増加するという問題点
がある。 本発明の目的は、スイッチ１段分のルーティング情報
を用いるだけで拡張することのできる自己ルーティング
スイッチを用いた高速パケット交換機を提供することに
ある。

【課題を解決するための手段】

上記目的を達成するため、ルーティング段と出力段の
２段から成るスイッチ構成とした。 ｋ×ｍ本（ｋ≦ｍ）の入力回線とｊ×ｍ本（ｊ≦ｋ）
の出力回線があって、また、ｍ入力ｍ出力の規模のスイ
ッチがあるとき、該スイッチをｋ×ｊ個ルーティング段
スイッチとして置き、入力回線をｍ本ずつｋ束に分け、
ｍ本の回線から成るそれぞれの束を一束につきｊ個のス
イッチにマルチ接続したものをｋ組つくり、一方、該ス
イッチをｋ×ｊ個出力段スイッチとして置き、ルーティ
ング段のそれぞれのスイッチのｍ本の出力をm/k本ずつ
ｋ束に分け、それぞれの多、当をそれぞれｋ個の出力段
スイッチに接続したものをｊ組つくる。ルーティング段
スイッチと出力段スイッチの接続は、ルーティング段
の、１組がｊ個のスイッチから成るｋ組と、出力段の１
組がｋ個のスイッチから成るｊ組の全ての組合せに対し
接続関係があるようにする。各出力段スイッチのｍ本の
出力は全てを用いずに、１個のスイッチ当りm/k本だけ
出力回線として取り出す。取り出すべき各スイッチのm/
k本の選び方は、その出力段スイッチと接続されている
ルーティング段スイッチの出力ポート番号と同じポート
番号を選ぶようにする。その結果、上記ｋ個の出力段ス
イッチから成る１組の中では全て異なる出力ポートから
出力が得られるようになる。 以上のようにｍ×ｍスイッチを２段に接続することに
よって、ｋ×ｍ入力ｊ×ｍ出力の拡張スイッチが得られ
る。

【作用】

ある入力回線から到着したパケットは、ｊ個のルーテ
ィング段スイッチに同時に入力する。ｊ個のスイッチは
それぞれｍ本ずつの出力回線に対応しており、ｊ個合わ
せた全体でｊ×ｍ本の出力回線へパケットを振り分ける
機能を持っている。パケットのヘッダには、出力ポート
番号が書かれており、そのビット数はlog（ｊ×ｍ）
（但し対数の底は2;以下同様）である。そのうちlog
（ｊ）ビットがスイッチの選択に用いられ、そのパケッ
トの宛先出力ポートに対応するスイッチだけが選ばれ
る。残りのlog（ｍ）ビットにより、スイッチ内のルー
ティングが行われる。出力段のスイッチはｋ組のルーテ
ィング段スイッチからの入力を集線する機能を持つ。出
力段スイッチの出力ポート番号は、出力段スイッチと接
続されているルーティング段スイッチの出力ポートと同
じポート番号を選ぶように接続してあるので、出力段ス
イッチのルーティングは、ルーティング段スイッチと同
じルーティング情報で行える。

【実施例】

1.交換システム （１）交換システムの構成 第７図は本発明を適用した自己ルーティングパケット
交換システムの全体構成例である。本システムはｎ本の
パケット回線を収容するローカルユニット（１−１〜１
−ｋ）がｋユニット、これらローカルユニット接続する
単一のタンデムユニット２により構成される。ローカル
ユニット１はパケットを自己ルーティングによりスイッ
チする自己ルーティングスイッチ３、制御信号の終端処
理を行なう信号処理部５、呼処理制御、呼リソースを管
理する中央制御部６、及び、回線を終端し、ラベル交換
を行なう回線対応部７により構成される。タンデムユニ
ット２は複数の自己ルーティングスイッチ（４−１〜４
−ｐ）により構成される。ローカルユニット１とタンデ
ムユニット２との間はパケット回線（９−１〜９−ｑ）
により結合され、任意の発着ローカルユニット間におい
て、タンデムスイッチ２内の自己ルーティングスイッチ
（４−１〜４−ｐ）を経由した複数のルートが存在す
る。 入力回線8aから入力したパケットは、回線対応部７
で、呼設定時に設定された変換テーブルを用いてヘッダ
交換が行われ同時にルーティング情報が付けられる。次
に自己ルーティングスイッチ３へ送られ、スイッチング
され、タンデムユニット２を経て他のローカルユニット
へ送られる。（タンデムユニットを経ずに自ローカルユ
ニットにて折り返す場合もある。） 尚、呼設定信号等の信号もパケットを用いて転送され
る。この場合、信号パケットは自己ルーティングスイッ
チを経て信号処理部５へ送られる。 （２）パケットフォーマットの構成 第６図は各回線におけるパケットフォーマットの構成
を示す。パケットはヘッダ部とユーザ部とに分かれ、ヘ
ッダ部にはVCI（Virtual Connection Identifier）とVP
I（Virtual Path Identifier）エリアが含まれている。
発側ローカルユニットへの入力回線8aにおけるパケット
フォーマットは図６（ａ）に示すようにパケットヘッダ
部に入回線VCI（VCIi）と入回線VPI（VPIi）が設定され
ている。発側ローカルユニット１−１の回線対応部（例
えば７−１）と着側ローカルユニット（例えば、１−
ｋ）の回線対応部（７′−１）との間の回線、例えば、
回線対応部７−自己ルーティングスイッチ３間回線10、
ローカルユニット１−タンデムユニット２間回線９にお
けるパケットフォーマットを図６（ｂ）に示す。図６
（ａ）におけるVCIiエリアにはIVCI（Internal VCI）
が、VPIiエリアには発側ローカルユニット１−１の自己
ルーティングスイッチ３−１の出力ポート番号PTI、タ
ンデムユニット２の自己ルーティングスイッチ４の出力
ポート番号RT2、着側ローカルユニット１−ｋの自己ル
ーティングスイッチ３−ｋの出力ポート番号PT3が設定
される。着側ローカルユニット３−ｋの出力回線８′ｂ
におけるパケットフォーマットは図６（ｃ）に示すよう
に出回線VCI（VCIo）と出回線VPI（VPIo）が設定され
る。 （３）回線対応部の構成 回線対応部７の回路構成を第２図に示す。回線対応部
は、入力回線8aからのパケットを処理しタンデムユニッ
ト２に接続するパケット回線10aに出力する上り回路21
と、タンデムユニット２に接続するパケット回線10bか
らのパケットを処理し入力回線8bに出力する下り回路22
とにより構成される。 上り回路21において、入回線8aは入力レジスタ25に接
続され、遅延回路23を介して出力レジスタ24に接続され
ている。入力レジスタ25にはVCIの取り出し線27が設け
られ、取り出されたVCIが入側ラベル変換テーブル26の
読出しアドレスとなる。入側ラベル変換テーブル26のデ
ータ出力線28は出力レジスタ24に接続され、出力レジス
タ24の出力回線10aはタンデムユニット２に接続され
る。 一方、下り回路22において、タンデムユニット２の出
力回線10bは入力レジスタ33に接続され、遅延回路31を
介して出力レジスタ32に接続される。入力レジスタ33に
はIVCIの取り出し線35が設けられ、取り出されたIVCIが
出側ラベル変換テーブル34の読出しアドレスとなる。出
側ラベル変換テーブル34のデータ出力線36は出力レジス
タ32に接続され、さらに出力レジスタ32は出力回線8bに
接続される。 （４）ラベル変換テーブル 第３図は入側ラベル変換テーブル26を示す。本テーブ
ルは制御信号用VCIエリアとユーザ信号情報VCIエリアと
に分かれ、入力回線8aにおけるVCI（VCIi）対応に、発
着ローカルユニット間のVCI（IVCI）、発ローカルユニ
ット内の自己ルーティングスイッチ３の出力ポート番号
PTI、タンデムユニット内の自己ルーティングスイッチ
４の出力ポート番号PT2、及び、着ローカルユニット内
の自己ルーティングスイッチ３の出力ポート番号PT3が
設定される。 第４図は出側ラベル変換テーブル34を示す。入側ラベ
ル変換テーブル26同様制御信号用エリアとユーザ情報用
エリアとに分かれており、タンデムユニット２からの入
力回線10bにおけるIVCI対応に、制御信号用エリアには
出回線制御用VCI（VCIoc）、及び、出回線制御用VPI（V
PIoc）が設定され、ユーザ情報用エリアには出回線ユー
ザ情報用VCI（VCIou）、及び、出回線ユーザ情報用VPI
（VPIou）が設定される。 （５）自己ルーティングスイッチの構成 自己ルーティングスイッチ３、４はパケット中の出力
ポート情報により出力回線を選択するパケットスイッチ
であり、単一のスイッチ、あるいは複数の単位スイッチ
の組合せにより構成される場合とがある。ここでは、収
容回線数が多いため複数のスイッチが組み合わされてい
ると考える。 第５図はローカルユニット内の自己ルーティングスイ
ッチ３の構成図である。入力回線（8a−１〜8a−ｎ）が
接続される回線対応部（７−１〜７−ｎ）の出力線10a
を入力とする上り回線用単位自己ルーティングスイッチ
51aと、タンデムユニットからの回線（9b−１〜9b−
ｑ）を入力とする下り回線用単位自己ルーティングスイ
ッチ51bとで構成される。上り回線用の単位自己ルーテ
ィングスイッチ51aの出力線（9a−１〜9a−ｑ）はタン
デムユニット２に接続され、下り回線用単位自己ルーテ
ィングスイッチ51bの出力線（10b−１〜10b−ｎ）は回
線対応部（７−１〜７−ｎ）に接続される。 また、上り回線用単位自己ルーティングスイッチ51a
には上り回線用の信号処理装置53が接続され、下り回線
用単位自己ルーティングスイッチ51bには下り回線用の
信号処理装置52が接続され、さらにこれら信号処理装置
はプロセッサバス29を介して中央処理部に接続される。 第１図は、第５図における単位自己ルーティングスイ
ッチ51a,51bの内部構成を示したものである。ここで
は、説明の容易化のため、単位自己ルーティングスイッ
チは、64入力64出力を持つものとする。単位自己ルーテ
ィングスイッチは、さらに４個のルーティング段スイッ
チと４個の出力段スイッチから成る。64本の入力回線は
32本ずつに分けられ、それぞれが２つのルーティング段
スイッチにマルチ接続される。２つのルーティングスイ
ッチの出力は、16本ずつ出力段スイッチに接続される。
他の２つのスイッチも同様である。４個の出力段スイッ
チの出力は、第１図に示すように、それぞれ16本ずつが
出力回線として引きだされ、全体として64出力となる。 次に、パケットの交換動作を簡単に説明する。例え
ば。入力ポート32番に到着したパケットはスイッチ11
（SW11）、スイッチ12（SW12）に入力する。ヘッダに書
かれた出力ポート番号が17番であったとすると、SW11の
出力ポート17番から出力される。SW12に入力された方は
棄てられる。SW11の出力17番はSW22に接続されているの
で該パケットはSW22へ入力される。ヘッダに書かれた出
力ポート番号は17番であるからSW22でも17番出力へ送ら
れる。 このようにパケットはスイッチを２段分経由するが、
ルーティング情報は出力ポート17番という１つの情報だ
けでよい。第１図は64出力のスイッチであるから、ルー
ティング情報として必要なビット数は６ビットである。
１段目と２段目で異なるルーティング情報が必要である
と、必要なビット数は11ビットである。通常これらの情
報は８ビット単位で処理されることが多く、この５ビッ
トの差は影響が大きい。 第８図は、第１図における個々のスイッチ（例えばSW
11）の構成例である。第８図においては、ｎ本の入線
が、直並列変換多重器101を介してメインバッファ105の
データ入力（DI）に接続され、メインバッファ105のデ
ータ出力（DO）は、並直列変換多重分離器に接続されｍ
本の出線に分離されている。直並列変換多重器101の出
力のうち、パケットのヘッダに相当する部分は、空パケ
ット検出102にも接続され、空パケットを検出する。空
パケット検出102の出力のうち、空き／使用中情報（空
＝０）部分はANDゲート109を介しメインバッファ105の
書込みイネーブル入力（WE）へ接続され、出力ポート番
号（RT）はアドレスポインタ104の宛先出線番号入力（D
EST）に接続される。アイドルアドレスFIFO103のデータ
出力（DO）はメインバッファ105のデータ入力（DI）と
アドレスポインタ104の次書込みアドレス入力（NWAD）
へ接続され、空き表示出力（EMPTY）はANDゲート109を
介しメインバッファ105の書込みイネーブル入力（WE）
へ接続される。アドレスポインタ104の書込みアドレス
出力（WAD）はメインバッファ105の書込みアドレス入力
（WA）へ接続され、読出しアドレス出力（RAD）は、セ
レクタ110を介してメインバッファ105の読出しアドレス
出力（RA）とアイドルアドレスFIFO103のデータ入力（D
I）に接続される。メインバッファ105のデータ出力（D
O）のうち、次読出しアドレスに相当する部分はアドレ
スポインタ104の次読出しアドレス入力（NRAD）へ接続
され、それ以外の部分、即ちパケット本体に相当する部
分は、並直列変換多重分離器106を介し、各出線へ分離
される。制御カウンタ107の出力はアドレスポインタ104
の読出しカウンタ入力（RACNT）へ接続される。空アド
レスレジスタ111はセレクタ110の入力へ接続される。ア
ドレスポインタ104のキュー状態表示出力（STS）はセレ
クタ110の選択入力と、アイドルアドレスFIFO103の書込
みイネーブル入力（WE）へ接続されている。 まず、メインバッファへのパケットの書込み動作を説
明する。 各入線から到着したパケットは、直並列変換多重器10
1で並列変換し、パケットを１個ずつ逐次取扱うことを
容易にする。直並列変換多重の概念図は第９図に示す。
直並列変換多重器は、一般にバレルシフタと呼ばれる公
知の回路を用いて構成できる。第６図（ｂ）に示すよう
に、パケットのヘッダには内部論理チャネル番号と出力
ポート番号が書いてあり、この番号で空パケット検出10
2にアクセスすることで、そのパケットが空きか使用さ
れているかの情報を得る。 パケットの出力ポート番号はアドレスポインタ104へ
入力され、これに応じて適当な書込みアドレスが得られ
る。該書込みアドレスは、アイドルアドレスFIFO103か
ら予め入力されたものである。該書込みアドレスを用い
てパケットはメインバッファ105へ書込まれる。尚、パ
ケットが空きパケットである場合、もしくはアイドルア
ドレスFIFOが空きである場合（即ちメインバッファに空
きが無い場合）は、ANDゲート109の出力がＬとなるため
メインバッファ105には書込みは行われず、また、アイ
ドルアドレスFIFOの読出しクロック（RCK）もＬとな
り、空アドレスの出力も行われない。 次に読み出し動作を説明する。パケットの読み出し
は、制御カウンタ107が発生する数に応じてアドレスポ
インタ104から読出しアドレスを得て、これをメインバ
ッファの読出しアドレスとすることでパケットを読み出
す。制御カウンタの値は、出力ポート番号に対応する。
即ち各出力ポート毎に順番に１つずつパケットが読み出
されるわけである。読み出しアドレスとして使用したア
ドレスは、アイドルアドレスFIFO103のデータ入力（D
I）へ送られ、再度書込みアドレスとして用いられる。
尚、ある出力ポートに宛てたパケットが、メインバッフ
ァ内に１つも存在しないときは、キュー状態表示（ST
S）が出力され、セレクタ110によって、メインバッファ
105の読出しアドレスとして、空パケットアドレスレジ
スタ111に格納されているアドレスが選択される。該ア
ドレスに相当するメインバッファの内容は常に空きパケ
ットとしてある。 アイドルアドレスFIFOのデータ出力は、パケットと一
緒にメインバッファ内に格納する。これはそのパケット
の出力ポートと同じ宛先の、次のパケットの格納アドレ
スを示すためである。詳しい動作は第10図を用いて次に
述べる。 次に第10図を用いて、アドレスポインタ104の構成と
動作を説明する。出力ポート番号入力（DEST）は、出力
ポート番号デコーダ301の入力と書込みアドレスセレク
タ308の選択入力に接続される。出力ポート番号デコー
ダ301のｍ本のデコード出力は、それぞれｍ個の書込み
レジスタ（WR₁〜ｍ）302〜303のクロック入力に接続さ
れる。外部のアイドルアドレスFIFOから入力される次書
込みアドレス（NWAD）は各書込みレジスタの出力は書込
みアドレスセレクタ308を介して、書込みアドレス出力
（WAD）となる。一方、制御カウンタ入力（RACNT）はデ
コーダ311と読出しアドレスセレクタ309の選択入力に接
続され、デコーダ311のｍ本のデコード出力は、それぞ
れｍ個の読出しレジスタ（RR₁〜ｍ）304〜305のクロッ
ク入力として、ゲートを介して接続される。外部からの
次読出しアドレス入力（NRAD）は、各読出しレジスタの
入力に接続され、各読出しレジスタ出力は読出しアドレ
スセレクタ309を介して読出しアドレス（RAD）となる。
不一致検出器306〜307はそれぞれ対応する書込みレジス
タと読出しレジスタの出力を入力とし、そのそれぞれの
出力は不一致情報セレクタ310を介して、キュー状態表
示出力（STS）となる。また、不一致検出器の出力は上
記ゲートの一方の入力にも接続される。 出力ポート番号入力（DEST）によりｍ個の書込みレジ
スタの出力のうち、その出力ポート番号に相当するもの
を書込みアドレスセレクタ308で選択し、書込みアドレ
ス出力（WAD）とする。このとき、同時に出力ポート番
号デコーダ301のデコード出力により、上記に相当する
書込みレジスタの保持する値を、アイドルアドレスFIFO
から入力される（NWAD）値に更新する。従って、更新直
前でのNWADの値は、この時書込みを行おうとしているパ
ケットの出力ポート番号と同じ宛先のパケットが次に入
ってきた時の書込みアドレスに相当する。そのため、こ
のNWADの値をこの時書込みを行おうとしているパケット
と一緒にメインバッファに格納しておけば、このパケッ
トを読出した時に、同じ出線へ宛てたパケットを次に読
出す時は、どのアドレスから読出せば良いのかを知るこ
とができる。パケットの読出し時は、制御カウンタの値
を選択入力とする読出しアドレスセレクタにより読出し
レジスタ出力を選択し、そのレジスタの保持値を読出し
アドレス出力（RAD）として出力し、これを読出しアド
レスとして用いる。同時にデコーダ311の出力によっ
て、この時選択された読出しレジスタの保持値を更新す
る。この時の読出しレジスタの入力は、メインバッファ
かから読出される、上記書込み時にパケットと一緒に格
納した次読出しアドレスであるので、同じ出線へ宛てた
次のパケットのアドレスを読出しレジスタに保持させる
事ができる。 第11図にアイドルアドレスFIFO103の構成を示す。ア
イドルアドレスFIFO103は、メモリ501、書込みカウンタ
（WCNT）502、読出しカウンタ（RCNT）503、一致検出器
504から成る。書込みカウンタ502は、書込みアドレス
（WA）を出力するカウンタで、メモリ501のアドレスの
数だけカウントするリングカウンタである。読出しカウ
ンタ503は、読出しアドレス（RA）を出力するカウンタ
で、メモリ501のアドレスの数だけカウントするリング
カウンタである。両カウンタの値が同一になった時はメ
モリが空になった状態であるから、これを一致検出器50
4で検出して空き出力（EMPTY）を出す。以上のように、
全体としてはFIFO機能を持つものである。 （６）一般的拡張例 第12図は、第１図の配線を省略して記し、配置を替え
ただけであり内容は第１図と等価である。第12図は、第
13図の理解を助けるために書いたものである。第13図
は、第12図が64入力64出力であったのに対し、任意の数
の入出力に拡張したものである。 １つのスイッチがｍ入力ｍ出力の規模であって、ｋ×
ｍ本の入力回線があるとき、ルーティング段スイッチを
ｋ×ｋ個置き、入力回線をｍ本ずつｋ束に分け、ｍ本の
回線から成るそれぞれの束をそれぞれｋ個のスイッチに
マルチ接続したものをｋ個つくる。一方、出力段スイッ
チもｋ×ｋ個置き、ルーティング段のそれぞれのスイッ
チのｍ本の出力をm/k本ずつｋ束に分け、それぞれの束
をそれぞれｋ個の出力段スイッチに接続したものをｋ組
つくる。ルーティング段と出力段の接続は、ルーティン
グ段の１組がｋ個のスイッチから成るｋ組と、出力段の
１組がｋ個のスイッチから成るｋ組の全ての組合せに対
し接続関係があるようにする。出力段スイッチのｍ本の
出力は全てを用いずに、１個のスイッチ当りｍ×ｋ本だ
け出力回線として取り出す。各スイッチのｍ×ｋ本の選
び方は、パケットのルーティング情報が１段分だけで済
むように、その出力段スイッチと接続されているルーテ
ィング段スイッチの出力ポートと同じポート番号を選ぶ
ようにする。その結果、上記ｋ個の出力段スイッチから
成る１組の中では全て異なる出力ポートから出力が得ら
れるようになる。 ある入力回線から到着したパケットは、ｋ個のルーテ
ィング段スイッチに同時に入力する。ｋ個のスイッチは
それぞれｍ本ずつの出力回線に対応しており、ｋ個合わ
せた全体でｋ×ｍ本の出力回線へパケットを振り分ける
機能を持っている。パケットのヘッダには、出力ポート
番号が書かれており、そのビット数はlog（ｋ×ｍ）
（但し対数の底は2;以下同様）である。そのうちlog
（ｋ）ビットがスイッチの選択に用いられ、そのパケッ
トの宛先出力ポートに対応するスイッチだけが選ばれ
る。残りのlog（ｍ）ビットにより、スイッチ内のルー
ティングが行われる。出力段のスイッチはｋ組のルーテ
ィング段スイッチからの入力を集線する機能を持つ。出
力段スイッチの出力ポート番号は、出力段スイッチと接
続されているルーティング段スイッチの出力ポートと同
じポート番号を選ぶように接続してあるので、出力段ス
イッチのルーティングは、ルーティング段スイッチと同
じルーティング情報で行える。 本実施例によれば、ｍ入力ｍ出力のスイッチを複数個
用いて、（ｋ×ｍ）入力（ｋ×ｍ）出力のスイッチを構
成できる。しかも、必要とするルーティング情報は出力
回線数に相当するビット数だけで済む。 例えば、ｋ＝2,m＝32のとき、従来技術で２段スイッ
チを構成とすると、必要なルーティング情報は、log
（２×32）＋log32＝11ビットであるが、本発明によれ
ばlog（２×32）＝６ビットである。本発明が適用され
る高速パケット交換では、ヘッダ内のルーティング情報
に許されるビット数は、８ビット程度であるので、上記
の差は極めて大きい。 2.集線システム （１）システム構成 第14図に集線システムを構成する集線ユニットを示
す。集線システムは、本ユニットのみで構成される。基
本的構成は、第７図に示す交換システムの中のローカル
ユニットから、信号処理部５−１、と中央制御部６−１
を取り除いたものである。 （２）自己ルーティングスイッチの構成 第15図に集線ユニットに用いられる自己ルーティング
スイッチの構成を示す。上り側は入力回線より出力回線
の本数が少ない自己ルーティング集線スイッチとなって
おり、下り側はその逆の自己ルーティング分配スイッチ
となっている。 （３）集線スイッチの構成 第16図に自己ルーティング集線スイッチの構成を示
す。ここでは、32入力32出力のスイッチを複数用いて64
入力32出力の集線スイッチを構成する場合を示してあ
る。２つのルーティング段スイッチと２つの出力段スイ
ッチを設置する。64本の入力回線は32本ずつ分け、２つ
のルーティング段スイッチに接続する。ルーティング段
スイッチの出力は、それぞれ16本ずつ異なる出力段スイ
ッチに接続する２つの出力段スイッチの出力は16本ずつ
引き出して出力回線とする。 32本の出力回路番号のいずれかをルーティング情報と
して持ったパケットが64本の入力回線のいずれから到着
しても所望の出力回線にルーティング可能であることは
第16図にて容易に理解できる。第１図の場合と同じくル
ーティング段も出力段も同一のルーティング情報（出力
ポート番号）でスイッチングできる。 （４）一般的拡張 第17図は第16図の接続方法を一般化したものである。 １つのスイッチがｍ入力ｍ出力の規模であって、ｋ×
ｍ本（ｋ≦ｍ）の入力回線があるとき、ルーティング段
スイッチをｋ×ｊ個（ｊ≦ｋ）置き、入力回線をｍ本ず
つｋ束に分け、ｍ本の回線から成るそれぞれの束をそれ
ぞれｊ個のスイッチにいマルチ接続したものをｋ組つく
る。一方、出力段スイッチもｋ×ｊ個置き、ルーティン
グ段のそれぞれのスイッチのｍ本の出力をm/k本ずつｋ
束に分け、それぞれの束をそれぞれｊ個の出力段スイッ
チに接続したものをｋ組つくる。ルーティング段と出力
段の接続は、ルーティング段の１組がｊ個のスイッチか
ら成るｋ組と、出力段の１組がｋ個のスイッチから成る
ｊ組の全ての組合せに対し接続関係があるようにする。
出力段スイッチのｍ本の出力は全てを用いずに、１個の
スイッチ当りm/k本だけ出力回線として取り出す。各ス
イッチのm/k本の選び方は、パケットのルーティング情
報が１段分だけで済むように、その出力段スイッチと接
続されているルーティング段スイッチの出力ポートと同
じポート番号を選ぶようにする。その結果、上記ｋ個の
出力段スイッチから成る１組の中では全て異なる出力ポ
ートから出力が得られるようになる。 以上のようにｍ×ｍスイッチを２段に接続することに
よって、ｋ×ｍ入力ｊ×ｍ出力の拡張集線スイッチが得
られる。 ある入力回線から到着したパケットは、ｊ個のルーテ
ィング段スイッチに同時に入力する。ｊ個のスイッチは
それぞれｍ本ずつ出力回線に対応しており、ｊ個合わせ
た全体でｊ×ｍ本の出力回線へパケットを振り分ける機
能を持っている。パケットのヘッダには、出力ポート番
号が書かれており、そのビット数はlog（ｊ×ｍ）（但
し対数の底は2;以下同様）である。そのうちlog（ｊ）
ビットがスイッチの選択に用いられ、そのパケットの宛
先出力ポートに対応するスイッチだけが選ばれる。残り
のlog（ｍ）ビットにより、スイッチ内のルーティング
が行われる。出力段のスイッチはｋ組のルーティング段
スイッチからの入力を集線する機能を持つ。出力段スイ
ッチの出力ポート番号は、出力段スイッチと接続されて
いるルーティング段スイッチの出力ポートと同じポート
番号を選ぶように接続してあるので、出力段スイッチの
ルーティングは、ルーティング段スイッチと同じルーテ
ィング情報で行える。 本実施例によれば、ｍ入力ｍ出力のスイッチを複数個
用いて、（ｋ×ｍ）入力（ｊ×ｍ）出力のスイッチを構
成できる。しかも、必要とするルーティング情報は、出
力回線数に相当するビット数だけで済む。 例えば、ｊ＝1,m＝32のとき、従来技術で２段スイッ
チを構成すると、必要なルーティング情報は、log32＋l
og32＝10ビットであるが、本発明によればlog32＝５ビ
ットである。本発明が適用される高速パケット交換で
は、ヘッダ内のルーティング情報に許されるビット数
は、８ビット程度であるので、上記の差は極めて大き
い。 （５）分配スイッチ 自己ルーティング分配スイッチは、上述の集線スイッ
チの入力と出力を逆にした構成とすれば良い。詳細な説
明は省略する。

【発明の効果】

本発明によれば、ｍ入力ｍ出力のスイッチを複数個用
いて、（ｋ×ｍ）入力（ｊ×ｍ）出力のスイッチを構成
できる。（ｍ≧ｋ≧ｊ）しかも、必要とするルーティン
グ情報は出力回線数に相当するビット数だけで済む。 例えば、ｋ＝ｊ＝2,m＝32のとき、従来技術で２段ス
イッチを構成すると、必要なルーティング情報は、log
（２×32）＋log32＝11ビットであるが、本発明によれ
ばlog（２×32）＝６ビットである。本発明が適用され
る高速パケット交換では、ヘッダ内のルーティング情報
に許されるビット数は、８ビット程度であるので、上記
の差は極めて大きい。

【図面の簡単な説明】

第１図は本発明の実施例のスイッチの接続構成図、第２
図は回線対応部のブロック図、第３図、第４図はラベル
交換テーブルの構成図、第５図は自己ルーティングスイ
ッチのブロック図、第６図はヘッダフォーマット、第７
図はシステム構成図、第８図は、第１図のスイッチの詳
細なブロック図、第９図、第10図、第11図は、第８図の
各部の説明図、第12図は、第１図と同じ接続図、第13図
は、本発明における拡張方法を示す接続図、第14図は集
線システム構成図、第15図は第14図の自己ルーティング
スイッチのブロック図、第16図は本発明の第２の実施例
であるスイッチの接続構成図、第17図は本発明における
拡張方法を示す接続図である。 １……ローカルユニット、２……タンデムユニット、 ３、４……自己ルーティングスイッチ、 ５……信号処理部、６……中央制御部、 ７……回線対応部

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−62432（ＪＰ，Ａ) 電子情報通信学会講演論文集 （第３ 分冊），（1991−３−15），Ｂ−464

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ｋ×ｍ本（ｋ、ｍは正整数でｋ≦ｍ）の入
   力回線と、ｊ×ｍ本（ｊは正整数でｊ≦ｋ）の出力回線
   と、複数個のｍ本の入力とｍ本の出力を備えたスイッチ
   とからなり、前記ｋ×ｍ本の入力回線から入力された通
   信情報を含むユーザ部とルーティング情報を含むヘッダ
   とで構成された固定長パケットを前記ヘッダの内容に基
   づきｊ×ｍ本の出力回線に交換する高速パケット交換機
   において、 前記高速パケット交換機を、ｊ個の前記スイッチの入力
   をマルチ接続した第１のスイッチ群をｋ個備えたルーテ
   ィング段と、ｋ個の前記スイッチからなる第２のスイッ
   チ群をｊ個備えた出力段とで構成し、 前記ルーティング段は、第ｎ（ｎ＝１〜ｋ）の第１のス
   イッチ群内のｊ個各々のスイッチ入力を、前記ｋ×ｍ本
   の入力回線の（ｎ−１）ｍ＋１〜1nm番目の回線とし、
   各第１のスイッチ群内のｊ個のスイッチ出力を、ｊ個そ
   れぞれのスイッチ毎にm/k本のｋ個に分けられた各々ｉ
   （ｉ＝１〜ｋ）番目の出力に（ｉ−１）m/k＋１〜im/k
   の出力ポート番号を割当て、 前記出力段の第ｐ（ｐ＝１〜ｊ）の第２のスイッチ群内
   のｋ個それぞれのスイッチのｍ本の入力には、前記ルー
   ティング段のスイッチで同じ出力ポート番号が割当てら
   れたｋ個の各スイッチからのm/k本の出力を任意のm/k本
   に入力するよう接続し、ｍ本の出力からm/k本の出力を
   選択して、該スイッチに接続された前記ルーティング段
   のスイッチの出力ポート番号と同じ出力ポート番号を割
   当て、該出力段を構成するｊ×ｋ個の第ｑ（ｑ＝１〜j
   k）番目のスイッチの出力ポート番号（ｑ−１）m/kから
   qm/kとして出力回線にする ことを特徴とする高速パケット交換機。