JP2730186B2 - データ通信システム - Google Patents

Description

【発明の詳細な説明】 〔発明の分野〕 本発明は工作機の工具や工場における部品，製品の管
理又は物流システム等に用いられるデータ通信システム
に関するものである。

〔従来の技術〕

従来工作機の工具の管理や工場における組立搬送ライ
ンでの部品，製品の識別等を機械化するためには、工
具，部品，製品等の種々の物品を識別して管理するシス
テムが必要となる。そこで特開昭63−221950号のように
識別対象物にメモリを有するデータキャリアを設け、外
部からデータ伝送によってデータキャリアのメモリに必
要な情報を書込んでおき、必要に応じてその情報を読出
すようにしたデータ通信システムが提案されている。

〔発明が解決しようとする課題〕

しかるにこのような従来の識別システムにおいて、上
位コンピュータに複数の書込／読出制御ユニット等を接
続し、第６図に示すように搬送路100を通過するパレッ
ト101にデータキャリア３を設け、搬送路の側方に書込
／読出制御ユニットのヘッド部を配置した場合には、ヘ
ッド部相互間の距離によって相互に干渉する可能性があ
る。従ってあらかじめ干渉が起きないようにヘッド部の
間隔を所定位置以上離すように規定されているが、この
設置基準にかかわらず近接して配置されることがあり、
データ伝送時に相互干渉が起こることがあるという欠点
があった。

本発明はこのような従来のデータ通信システムの問題
点に鑑みてなされたものであって、書込／読出制御ユニ
ットのヘッド部が近接して配置されたときに相互の干渉
を容易に認識できるようにすることを技術的課題とす
る。

〔課題を解決するための手段〕

本発明は書込／読出制御ユニットとデータキャリアと
の間でシリアルデータの半二重データ伝送を行うデータ
通信システムであって、書込／読出制御ユニットは、デ
ータキャリアに対向する面に設けられた第１のコイルを
有する発振器と、データ送信時には送信データ信号に対
応させて第1,第２のデューティ比を有し、データ受信及
び相互干渉確認時には夫々一定の第3,第４のデューティ
比を有する一定周期の送信パルス信号を発生し、発振器
に該一定周期の送信パルス信号を与えることによってそ
の発振を断続する送信パルス発生手段と、発振器の発振
周波数に実質的に等しい共振周波数を有し、データキャ
リアに対向する面に設けられた第２のコイルを含む第１
の共振回路と、送信パルス発生手段の送信パルスに対応
した信号が与えられ、データ受信時には発振器の発振停
止時のタイミングを有し、相互干渉確認時にはゲートを
連続的に開放する受信ゲート信号を発生する受信ゲート
信号発生手段と、相互干渉確認時において、送信パルス
発生手段による第４のデューティ比の信号の発生、及び
受信ゲート信号発生手段によるゲートを連続的に開放す
る受信ゲート信号の発生のいずれかを選択するスイッチ
手段と、受信ゲート信号発生手段の受信ゲート信号が与
えられる間に第１の共振回路に得られる電磁誘導信号を
検波する検波回路と、受信ゲート信号の所定タイミング
で検波回路の出力をサンプリングするサンプルホールド
回路と、サンプルホールド回路のホールド信号を所定レ
ベルで弁別する第１の比較器と、相互干渉確認時に検波
回路の出力を表示する動作表示手段と、を有するもので
あり、データキャリアは、書込／読出制御ユニットの発
振器の発振周波数に実質的に等しい共振周波数を有し書
込／読出制御ユニットに対向する面に設けられた第３の
コイルを含む第２の共振回路と、第２の共振回路に得ら
れる信号を検波する検波回路と、検波出力を所定の閾値
レベルで弁別することによって送信パルス信号を得る第
２の比較器と、第２の比較器の比較信号に基づいて第２
の共振回路に得られる発振信号を弁別して整形するクロ
ック弁別回路と、書込／読出制御ユニットからのデータ
受信時に第２の比較器の出力及びクロック弁別回路のク
ロック信号に基づいて第1,第２のデューティ比の送信パ
ルス信号より送信データ信号を復調するデータ復調手段
と、第２の共振回路とアース間に接続されたスイッチン
グ素子を有し、書込／読出制御ユニットへのデータ伝送
時に第２の比較器より得られる第３のデューティ比の送
信パルス信号に基づいて発振器の発振停止のタイミング
で該スイッチング素子を送信データに対応させて断続す
ることにより第２の共振回路に生じる残響を制御する残
響制御手段と、を有することを特徴とするものである。

〔作用〕

このような特徴を有する本発明によれば、書込／読出
制御ユニットは一定の周期で発振器の発振を断続させ、
送信時にはそのデューティ比を変化させることによって
二値信号をデータキャリア側に送信するようにしてい
る。データキャリア側はこの信号を検波し所定の閾値レ
ベルで弁別することによって送信パルス信号を復調する
と共に、書込／読出制御ユニットより得られる発振器の
発振信号を整形してクロックとし、そのクロック信号に
基づいてデューティ比を弁別して元の送信データ信号を
復調するようにしている。データキャリアから書込／読
出制御ユニットにデータを伝送する際には、書込／読出
制御ユニットより一定の第３のデューティ比によって発
振器の発振を断続すると共に、発振の停止時に第２のユ
ニットの共振回路に設けられるスイッチを送信データ信
号に応じて断続することによって書込／読出制御ユニッ
トの共振回路に得られる残響を制御するようにしてい
る。書込／読出制御ユニットは発振器に与える送信パル
ス信号に基づきその発振の停止期間内の受信ゲート信号
を発生させると共に、受信ゲート信号によって残響のみ
を取り出しその残響を検波している。そして受信ゲート
信号の所定タイミングでその信号をサンプリングして第
１の比較器に与えて所定閾値レベルで弁別することによ
ってデータキャリアから得られる送信信号を復調するよ
うにしている。

そして近接して配置された複数の書込／読出制御ユニ
ットの相互の干渉を認識するためには１つの書込／読出
制御ユニットは一定のデューティ比の送信パルス信号に
よって発振器を駆動させ、他方の書込／読出制御ユニッ
トでは受信ゲート信号を連続的に開放してそのとき得ら
れる信号を検波しそのレベルを相互干渉用の動作表示手
段によって表示するようにしている。

〔発明の効果〕

このように本発明によれば、電磁結合を利用して２つ
のユニット間でシリアルデータの半二重データ伝送を行
うようにしており、相互干渉を識別する際には一方の書
込／読出制御ユニットとの発振器を断続的に発振させ、
他方の書込／読出制御ユニットは受信ゲートを開放して
その受信レベルに基づいて相互干渉の有無を表示してい
る。従って検波出力のレベルが低ければ相互干渉がない
ものと判断され、このレベルが高ければ相互干渉が起こ
り易いと判断されるため、書込／読出制御ユニット間の
相互干渉を容易に認識することができるという効果が得
られる。

〔実施例の説明〕

第２図は本発明の一実施例によるデータ通信システム
の全体構成を示すブロック図である。本図においてデー
タ通信システムは書込／読出制御ユニット１と、物品２
等に取付けられるデータキャリア３を有している。書込
／読出制御ユニット１はデータキャリア３に対向する位
置に第1,第２のコイルL1,L2を有しており、データキャ
リア３もこれらのコイルに対向する位置に第３のコイル
L3を有している。書込／読出制御ユニット１は例えば更
に上位の制御機器４に接続される。上位制御機器４は書
込／読出制御ユニット１に送信コントロール信号（CT）
を送出した後送信データSDを送出し、書込／読出制御ユ
ニット１から得られる受信データRDを読込むようにして
いる。

さて書込／読出制御ユニット１は第１図に詳細なブロ
ック図を示すように、一定のクロック信号を発生するク
ロック発生器11及びそのクロック信号に基づいてタイミ
ング信号を発生するタイムコントローラ12,送信パルス
発生回路13が設けられる。タイムコントローラ12は上位
の制御機器４より得られる送信コントロール信号（CT）
が与えられれば送信パルス発生回路13と受信ゲート発生
回路14に送受信切換信号を送出するものであり、上位制
御機器４はこの送信コントロール信号を与えた後送信パ
ルス発生回路13に送信データSDを送る。送信パルス発生
回路13はタイムコントローラ12から受信切換信号が送信
状態となるタイミングでクロック発生器11のクロックを
所定周期計数して一定の周期で送信データSDに応じて第
１及び第２のデューティ比となる送信パルス信号を発生
するものであって、その出力は発振器15に与えられる。
発振器15は送信パルス発生回路13より送信パルス信号が
与えられたときのみ一定の周波数の発振をするものであ
り、その発振出力は増幅器16を介して送信用となる第１
のコイルL1に与えるものである。又書込／読出制御ユニ
ット１には受信用となる第２のコイルL2が設けられる。
コイルL2にはコンデンサC1が並列に接続され発振器15の
発振周波数に共振する第１の共振回路17を構成してお
り、その両端に得られる誘起電圧が増幅器18に与えられ
る。増幅器18は誘起電圧を増幅するものであり、その出
力をアナログスイッチ19を介して検波回路20に与える。
受信ゲート発生回路14は通常のデータ伝送時にはタイム
コントローラ12により与えられる送受信切換信号が受信
状態となっているときに送信パルスの立下りから所定時
間、例えば１クロック分遅らせた受信ゲート信号を発生
するものであり、相互干渉の判別時には連続的にゲート
を開放する受信ゲート信号を発生するものである。受信
ゲート信号はゲート信号としてアナログスイッチ19に与
えられる。又クロック発生器11及び受信ゲート発生回路
14の受信ゲート信号はサンプリング信号発生回路21にも
与えられている。サンプリング信号発生回路21は受信ゲ
ート信号の所定のタイミング、例えば終了直前の１クロ
ック分の信号をサンプリング信号としてサンプルホール
ド回路22に与えるものである。検波回路20はアナログス
イッチ19を介して得られる信号を検波し、積分信号又は
その包絡線信号を得るものであり、検波信号はサンプル
ホールド回路22に与えられる。サンプルホールド回路22
はサンプリング信号に基づいて入力信号をホールドする
ものであり、その出力は第１の比較器23に与えられる。
比較器23は所定の閾値レベルでホールドされている信号
を弁別することによって二値信号を得るものであり、そ
の出力は受信信号RDとして上位の制御機器４に与えられ
る。又検波回路20の出力は比較器24にも与えられる。比
較器24は自己診断時に検波回路20より得られる出力を所
定の閾値レベルと比較する比較器であって、その出力は
表示駆動装置25に与えられる。表示駆動装置25は所定の
閾値レベルを越えるときに相互干渉を確認するための表
示手段、例えば発光ダイオード26やレベルメータを点灯
させるものである。又スイッチ27は送信パルス発生回路
13及び受信ゲート信号発生回路14に接続されている。ス
イッチ27は書込／読出制御ユニット相互間の干渉を確認
する際に、スイッチ信号を与えることにより送信用とし
て送信パルス発生回路より第４のデューティ比で発振器
15を断続させ、又は受信ゲート信号発生回路14にゲート
を連続的に開放するための制御信号を与えるものであ
る。

データキャリア３は第３図に示すように書込／読出制
御ユニット１に対向する面に設けられたコイルL3及びコ
ンデンサC2から成る第２の共振回路30を有しており、そ
の両端の誘起電圧が検波回路31及びダイオードブリッジ
32に与えられる。検波回路31はこの信号を検波するもの
であり、その出力は第２の比較器33に与えられる。又ダ
イオードブリッジ32は共振回路に得られる誘起電圧を全
波整流して定電圧回路34に与える。定電圧回路34はその
整流された電圧を平滑し、一定の電圧としてデータキャ
リア３の各ブロックに供給するものである。比較器33に
は所定の閾値レベルが設定され、検波出力をその閾値で
弁別するものであり、比較器33の出力はクロック弁別回
路35,カウンタ36及びデジタルコンパレータ37に与えら
れる。クロック弁別回路35の入力端は図示のように共振
回路30の一端に接続されており、共振回路30に得られる
発振周波数のクロックを送信パルスが与えられたときに
検出するものであって、そのクロック信号をカウンタ36
に与える。カウンタ36はこのクロック信号を計数するも
のであり、その計数値はデジタルコンパレータ37に与え
られる。デジタルコンパレータ37は比較器33より比較信
号が与えられたときにカウンタ36の計数値を一定の計数
値と比較し、その計数値を越えているか否かによって
「Ｌ」もしくは「Ｈ」の出力を得るものであり、その出
力をメモリ制御部38に与える。メモリ制御部38にはデー
タキャリア３の記憶手段であるメモリ39が接続される。
書込／読出制御ユニット１から得られる信号はデータ及
びコマンドであるため、メモリ制御部38はこのコマンド
に基づいて与えられるデータメモリ39に書込むと共に、
メモリ39内のデータを読出すように制御するものであ
る。又メモリ制御部38の出力は残響制御パルス発生器40
に与えられる。残響制御パルス発生器40は比較器33の出
力が「Ｌ」レベルとなる所定のタイミングでメモリ制御
部38から読出された書込／読出制御ユニット１に送出す
る送信データに基づいてその送出データが「Ｈ」レベル
のときに所定幅の残響制御パルスを発生するものであ
る。さて共振回路30の両端には夫々アースとの間に抵抗
を介してスイッチング素子であるFET41,42が接続され
る。FET41,42は残響制御パルス発生器40の残響制御パル
スに基づいて共振回路30の両端を夫々接地するように制
御するものである。

ここでカウンタ36及びデジタルコンパレータ37は、弁
別されたクロック信号と第1,第２のデューティ比を有す
る比較器33の出力、即ち書込／読出制御ユニット１から
与えられる送信パルス信号に基づいて送信データSDを判
別するデータ復調手段43を構成している。又残留制御パ
ルス発生器40と共振回路30の両端を接地するスイッチン
グ素子であるFET41,42は共振回路30の残響を制御する残
響制御手段44を構成している。

（実施例の動作） 次に本実施例の動作についてタイムチャートを参照し
つつ説明する。まず書込／読出制御ユニット１よりデー
タキャリア３に信号を伝送する際には、上位の制御機器
４よりタイムコントローラ12に送信コントロール信号CT
が送出される。そうすればタイムコントローラ12は送信
パルス発生回路13に送信切換信号を与える。その後第４
図（ａ）に示すように上位の制御機器４より送信データ
SD（例えば図示のように「HLLH」）の信号が送信パルス
発生回路13に加えられる。そうすれば送信パルス発生回
路13は第４図（ｂ）に示すように時刻t₁,t₃,t₅及びt₆よ
り一定の周期Ｔで送信データの論理レベルに対応した第
1,第２のデューティ比の送信パルス信号を発生する。こ
の信号によって第４図（ｃ）に示すように発振器15の発
振が断続される。従ってデータキャリア３が近接してい
る場合には、共振回路30の両端に第４図（ｄ）に示すよ
うに発振器15の駆動時間、即ち時刻t₁〜t₂,t₃〜t₄……
に一定の振幅の信号が得られ、その後減衰する信号が得
られることとなる。この信号は検波回路31によって検波
されて所定の閾値レベルで比較されるため、比較器33に
より第４図（ｅ）に示すような送信パルス信号と同一の
信号が得られる。この信号が「Ｈ」レベルである時刻t₁
〜t₂には第４図（ｆ）に示すようにそのクロック信号が
抽出される。この信号がカウンタ36に与えられて計数さ
れる。カウンタ36には時刻t₁からの計数が開始されたと
きにはその出力が立下る時刻t₂の時点では所定値より大
きい計数値が得られ、時刻t₃より計数を開始したときに
は時刻t₄の時点では所定値より低い計数値が得られてい
る。従ってデジタルコンパレータ37は時刻t₂,t₄にその
計数値を弁別し、第４図（ｇ）に示すように送信データ
SDより１周期遅れたタイミングでメモリ制御部38に信号
を出力する。こうすれば書込／読出制御ユニット１より
データキャリア３にデータを伝送することができる。そ
してFSK信号と異なり一定の周波数の信号を断続するだ
けであるため、共振回路30の共振周波数は発振器15の発
振周波数と一致させておくことによって高い能率でデー
タ伝送を行うことができる。又書込／読出制御ユニット
１の発振器15の出力を大きくすればそれにつれてデータ
キャリア３に誘起される電圧レベルが高くなるため、発
振出力によって通信距離を大きくすることができる。

次にデータキャリア３から書込／読出制御ユニット１
にデータを伝送する際には、まず書込／読出制御ユニッ
ト１のタイムコントローラ12の送受信切換信号が受信状
態に切換えられ、送信パルス発生回路13は第５図（ａ）
に示すような一定の第３のデューティ比、例えば50％の
デューティ比の一定周期Ｔの送信パルス信号を発生す
る。そうすれば発振器15が周期的に断続されるため第５
図（ｂ）に示すような発振信号がコイルL1よりデータキ
ャリア３に伝えられることとなる。従って比較器33は第
５図（ｃ）に示すようなデューティ50％のクロック信号
を出力することになる。このクロック信号に基づいてメ
モリ制御部38よりデータ信号が読出される。第５図
（ｄ）はメモリ制御部38より読出された信号が「HLHL」
である信号の例を示しており、この信号が残響制御パル
ス発生器40に与えられる。残響制御パルス発生器40はこ
の信号の論理レベルに基づいて比較器33の立下りの時点
で第５図（ｅ）に示すように所定幅の残響制御パルスを
出力する。この信号がFET41,42に与えられて断続され
る。従ってFET41,42がオフ状態では、第５図（ｆ）の時
刻t₉以後等に示すように共振回路30に減衰信号が生じて
いるが、FET41,42をオンとする時刻t₁₁以後には共振回
路30の両端が接地されるため、データキャリア３の共振
回路30にはほとんど残響が生じることがない。一方書込
／読出制御ユニット１の共振回路17に得られる信号は発
振器15が駆動される時刻t₈〜t₉,t₁₀〜t₁₁……の間は一
定の高い振幅レベルを有するが、その以後の時刻t₉〜t
₁₀,t₁₁〜t₁₂……はデータキャリア３の共振回路30の残
響に応じて低いレベルの残響が残存する。そして送信パ
ルスがオフとなる周期より短い一定の周期で第５図
（ｈ），（ｉ）に示すように受信ゲート信号発生回路14
より受信ゲート信号が発生し、その間だけ閉成するアナ
ログスイッチ19を介して検波回路20に信号が伝えられ
る。そしてその立下りの直前で第５図（ｋ）に示すよう
にサンプリング信号がサンプルホールド回路22に与えら
れる。従ってサンプルホールド回路22の出力が比較的23
によって閾値と弁別されるため、比較器23より第５図
（１）に示すような信号、即ち第５図（ｄ）と同様のメ
モリ読出信号が書込／読出制御ユニット１に送信周期Ｔ
だけ遅れて伝達されることとなる。

さてこのデータ通信システムの書込／読出制御ユニッ
トの相互間の干渉を識別するための動作について説明す
る。この場合には第６図に示すように複数の書込／読出
制御ユニット1A,1B……のうち１つの送信用として用い
る。例えば書込／読出制御ユニット1Aのスイッチ27を送
信状態に設定し、他の書込／読出制御ユニット1B,1Cの
スイッチ27を受信用として設定する。こうすれば書込／
読出制御ユニット1Aの送信パルス発生回路13は第４、例
えばデューティ比が50％の送信パルスを発生させる。従
って第７図（ｂ）に示すように発振回路15は断続的に発
振されることとなる。一方これに近接した他の書込／読
出制御ユニット1B,1Cの受信部では受信ゲート信号発生
回路14で発生する受信ゲート信号を第７図（ｃ）に示す
ように連続的に開放しておく。そうすれば相互干渉の程
度に応じてアナログスイッチ19より第７図（ｄ）に示す
ような電磁誘導信号が検出されることとなる。この信号
は検波回路20によって検波され比較器24に与えられる。
従って比較器24の閾値レベルを適宜設定しておくことに
より比較器24により所定の閾値レベルと弁別された信号
が第７図（ｆ）に示すように得られることとなる。この
ように閾値レベルを越える信号が得られた場合には相互
に干渉が生じるものと考えられるため、書込／読出制御
ユニット1Aと1B又は1C間の距離を離すようにして発光ダ
イオード26が点灯しないように設定する。こうすれば極
めて容易に書込／読出制御ユニット相互の干渉を認識
し、干渉が生じないようにその位置を設定することがで
きる。

尚本実施例は比較器24で設定された閾値レベルを越え
るときに発光ダイオードを点灯させるようにしている
が、レベルメータ等を用いてどのレベルまで干渉が起こ
っているかを確認するようにしてもよい。

又本実施例は書込／読出制御ユニットに相互干渉を確
認するために送信用及び受信用となるようにスイッチを
設けているが、上位の制御装置より動作モードを設定で
きるようにしてもよいことはいうまでもない。

【図面の簡単な説明】

第１図は本発明のデータ通信システムの一実施例の書込
／読出制御ユニットの構成を示すブロック図、第２図は
その全体構成を示すブロック図、第３図はデータキャリ
アの構成を示すブロック図、第４図は書込／読出制御ユ
ニットよりデータキャリアにデータを伝送する際の各部
の波形を示すタイムチャート、第５図はデータキャリア
より書込／読出制御ユニットに信号を伝送する際の各部
の波形を示すタイムチャート、第６図は本実施例の相互
干渉の有無を識別するための設定を示す概略図、第７図
はその相互干渉確認時の動作を示すタイムチャートであ
る。 1,1A,1B,1C……書込／読出制御ユニット、３……データ
キャリア、４……制御機器、L1,L2,L3……コイル、11…
…クロック発生器、12……タイムコントローラ、13……
送信パルス発生回路、14……受信ゲート信号発生回路、
15……発振器、17,30……共振回路、19……アナログス
イッチ、20,31……検波回路、22……サンプルホールド
回路、23,33……比較器、24……比較器、25……表示駆
動装置、26……発光ダイオード、27……スイッチ、34…
…整流・平滑回路、35……クロック弁別回路、36……カ
ウンタ、37……デジタルコンパレータ、38……メモリ制
御部、39……メモリ、40……残留制御パルス発生器、4
1,42……FET、43……データ復調手段、44……残響制御
手段

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】書込／読出制御ユニットとデータキャリア
   との間でシリアルデータの半二重データ伝送を行うデー
   タ通信システムであって、 書込／読出制御ユニットは、 前記データキャリアに対向する面に設けられた第１のコ
   イルを有する発振器と、 データ送信時には送信データ信号に対応させて第1,第２
   のデューティ比を有し、データ受信及び相互干渉確認時
   には夫々一定の第3,第４のデューティ比を有する一定周
   期の送信パルス信号を発生し、前記発振器に該一定周期
   の送信パルス信号を与えることによってその発振を断続
   する送信パルス発生手段と、 前記発振器の発振周波数に実質的に等しい共振周波数を
   有し、前記データキャリアに対向する面に設けられた第
   ２のコイルを含む第１の共振回路と、 前記送信パルス発生手段の送信パルスに対応した信号が
   与えられ、データ受信時には前記発振器の発振停止時の
   タイミングを有し、相互干渉確認時にはゲートを連続的
   に開放する受信ゲート信号を発生する受信ゲート信号発
   生手段と、 相互干渉確認時において、前記送信パルス発生手段によ
   る第４のデューティ比の信号の発生、及び前記受信ゲー
   ト信号発生手段によるゲートを連続的に開放する受信ゲ
   ート信号の発生のいずれかを選択するスイッチ手段と、 前記受信ゲート信号発生手段の受信ゲート信号が与えら
   れる間に前記第１の共振回路に得られる電磁誘導信号を
   検波する検波回路と、 前記受信ゲート信号の所定タイミングで前記検波回路の
   出力をサンプリングするサンプルホールド回路と、 前記サンプルホールド回路のホールド信号を所定レベル
   で弁別する第１の比較器と、 前記相互干渉確認時に前記検波回路の出力を表示する動
   作表示手段と、を有するものであり、 前記データキャリアは、 前記書込／読出制御ユニットの発振器の発振周波数に実
   質的に等しい共振周波数を有し前記書込／読出制御ユニ
   ットに対向する面に設けられた第３のコイルを含む第２
   の共振回路と、 前記第２の共振回路に得られる信号を検波する検波回路
   と、 前記検波出力を所定の閾値レベルで弁別することによっ
   て送信パルス信号を得る第２の比較器と、 前記第２の比較器の比較信号に基づいて前記第２の共振
   回路に得られる発振信号を弁別して整形するクロック弁
   別回路と、 前記書込／読出制御ユニットからのデータ受信時に前記
   第２の比較器の出力及び前記クロック弁別回路のクロッ
   ク信号に基づいて第1,第２のデューティ比の送信パルス
   信号より送信データ信号を復調するデータ復調手段と、 前記第２の共振回路とアース間に接続されたスイッチン
   グ素子を有し、前記書込／読出制御ユニットへのデータ
   伝送時に前記第２の比較器より得られる第３のデューテ
   ィ比の送信パルス信号に基づいて前記発振器の発振停止
   のタイミングで該スイッチング素子を送信データに対応
   させて断続することにより第２の共振回路に生じる残響
   を制御する残響制御手段と、を有することを特徴とする
   データ通信システム。