[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2718756B2 - Semiconductor integrated circuit and manufacturing method thereof - Google Patents

Semiconductor integrated circuit and manufacturing method thereof

Info

Publication number
JP2718756B2
JP2718756B2 JP1107559A JP10755989A JP2718756B2 JP 2718756 B2 JP2718756 B2 JP 2718756B2 JP 1107559 A JP1107559 A JP 1107559A JP 10755989 A JP10755989 A JP 10755989A JP 2718756 B2 JP2718756 B2 JP 2718756B2
Authority
JP
Japan
Prior art keywords
substrate
conductive layer
insulating film
opening
element isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP1107559A
Other languages
Japanese (ja)
Other versions
JPH02288249A (en
Inventor
武雄 中山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP1107559A priority Critical patent/JP2718756B2/en
Publication of JPH02288249A publication Critical patent/JPH02288249A/en
Application granted granted Critical
Publication of JP2718756B2 publication Critical patent/JP2718756B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) この発明は基板内に配線接続用の、基板とは逆導電型
の導電層を設けるようにした半導体集積回路及びその製
造方法に関する。
DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial application field) The present invention relates to a semiconductor integrated circuit in which a conductive layer of a conductivity type opposite to that of a substrate is provided in a substrate for wiring connection, and manufacturing thereof. About the method.

(従来の技術) 半導体集積回路、例えばMOS型集積回路では、MOSトラ
ンジスタのソースまたはドレイン領域から電極を取り出
すため、基板表面の一部に下地導電層を形成し、MOSト
ランジスタのゲート電極形成プロセスと同時に上記下地
導電層と接続するように、ゲート電極と同一材料からな
る配線用導電層パターンを形成する場合がある。このよ
うなプロセスによって形成される従来の集積回路の一部
の構成を第8図に示す。なお、第8図(a)はパターン
平面図であり、第8図(b)は同図(a)のA−A′線
に沿った断面図である。図において、31は半導体基板、
32は素子分離用絶縁膜、33はMOSトランジスタのソース
領域、34は同じくドレイン領域、35はゲート絶縁膜、36
はMOSトランジスタのゲート電極、37は他のMOSトランジ
スタのソース領域、38はこのソース領域37と素子分離用
絶縁膜32との間の基板表面に形成され、ソース領域37か
ら電極を取出すために設けられた下地導電層、39は上記
ゲート絶縁膜35に開口されたコンタクトホール、40はこ
のコンタクトホール39を通じて上記下地導電層38と接続
された配線用導電層である。
(Prior Art) In a semiconductor integrated circuit, for example, a MOS type integrated circuit, a base conductive layer is formed on a part of the substrate surface in order to extract an electrode from a source or drain region of the MOS transistor. At the same time, a wiring conductive layer pattern made of the same material as the gate electrode may be formed so as to be connected to the base conductive layer. FIG. 8 shows a partial configuration of a conventional integrated circuit formed by such a process. FIG. 8 (a) is a plan view of the pattern, and FIG. 8 (b) is a cross-sectional view taken along the line AA 'in FIG. 8 (a). In the figure, 31 is a semiconductor substrate,
32 is an isolation insulating film, 33 is a source region of a MOS transistor, 34 is a drain region, 35 is a gate insulating film, 36
Is a gate electrode of the MOS transistor, 37 is a source region of another MOS transistor, and 38 is formed on the substrate surface between the source region 37 and the element isolation insulating film 32, and is provided for extracting an electrode from the source region 37. The underlying conductive layer 39, 39 is a contact hole opened in the gate insulating film 35, and 40 is a wiring conductive layer connected to the underlying conductive layer 38 through the contact hole 39.

ここで、上記ゲート電極36及び配線用導電層40は同じ
電極材料、例えば多結晶シリコン層によって構成されて
おり、この多結晶シリコン層には低抵抗化のために例え
ばリン等の不純物が導入されている。
Here, the gate electrode 36 and the conductive layer 40 for wiring are made of the same electrode material, for example, a polycrystalline silicon layer, and an impurity such as phosphorus is introduced into the polycrystalline silicon layer to reduce resistance. ing.

次にこのような集積回路を製造する場合の従来の製造
方法を説明する。まず、コンタクトホール39の開口後、
基板全面に多結晶シリコン層を堆積し、この多結晶シリ
コン層にリンを拡散させることによって下地導電層38を
同時に形成する。次にこの多結晶シリコン層をパターニ
ングするための選択エッチングを行う。このとき、素子
分離用絶縁膜32とゲート絶縁膜35とをエッチングしない
ようにするため、多結晶シリコン層と絶縁膜とに選択比
を持たせたエッチング処理を行う。この後、パターニン
グされたゲート電極36及び配線用導電層40をマスクに用
いてイオン注入を行うことによりソース領域33,37及び
ドレイン領域34を始めとする各MOSトランジスタのソー
ス,ドレイン領域を形成する。
Next, a conventional manufacturing method for manufacturing such an integrated circuit will be described. First, after opening the contact hole 39,
A polycrystalline silicon layer is deposited over the entire surface of the substrate, and phosphorus is diffused into the polycrystalline silicon layer to simultaneously form a base conductive layer. Next, selective etching for patterning the polycrystalline silicon layer is performed. At this time, in order to prevent the element isolation insulating film 32 and the gate insulating film 35 from being etched, an etching process is performed so that the polycrystalline silicon layer and the insulating film have a selectivity. Thereafter, source and drain regions of each MOS transistor including the source region 33, 37 and the drain region 34 are formed by performing ion implantation using the patterned gate electrode 36 and conductive layer 40 for wiring as a mask. .

ところで、上記多結晶シリコン層にリンを拡散させて
下地導電層38を形成する際に、この拡散層の深さが浅い
と、下地導電層38の横方向への広がりも少なくなり、下
地導電層38とソース領域37とが接触しなくなる恐れがあ
る。このため、従来では下地導電層38の拡散層を深く形
成するように拡散を行ない、これに伴う横方向拡散によ
ってソース領域37との導通を確保するようにしている。
By the way, when the underlying conductive layer 38 is formed by diffusing phosphorus into the polycrystalline silicon layer, if the depth of the diffusion layer is small, the underlying conductive layer 38 is less likely to spread in the lateral direction, and There is a possibility that the source region 37 will not come into contact with 38. For this reason, conventionally, diffusion is performed so that the diffusion layer of the underlying conductive layer 38 is formed deep, and conduction with the source region 37 is ensured by the accompanying lateral diffusion.

しかし、素子の微細化により、素子分離用絶縁膜32の
幅が縮小化された場合に下地導電層38の接合深さを深く
形成するように拡散を行なうと次のような問題が発生す
る。すなわち、第9図の断面図に示すように、幅の小さ
な素子分離用絶縁膜32の領域を越えて、下地導電層38が
反対側のMOSトランジスタのソース領域33と接触する状
態が発生する。
However, in the case where the width of the isolation insulating film 32 is reduced due to the miniaturization of the element, if the diffusion is performed so as to increase the junction depth of the underlying conductive layer 38, the following problem occurs. That is, as shown in the cross-sectional view of FIG. 9, a state occurs in which the underlying conductive layer 38 contacts the source region 33 of the MOS transistor on the opposite side beyond the region of the element isolation insulating film 32 having a small width.

(発明が解決しようとする課題) この発明は、基板表面の一部に形成される下地導電層
をその周辺の別の導電層と導通させるために下地導電層
の接合深さを深くすることによって高集積化が困難にな
るという問題を解決するためになされたものであり、そ
の目的は、下地導電層の接合深さを深くしても、素子分
離用絶縁膜を隔てた他の導電層と導通しないようにする
ことができ、高集積化に適した半導体集積回路及びその
製造方法を提供することを目的とする。
(Problems to be Solved by the Invention) The present invention is to increase the bonding depth of the base conductive layer in order to make the base conductive layer formed on a part of the substrate surface conductive with another conductive layer around the base conductive layer. The purpose of the present invention is to solve the problem that high integration becomes difficult, and the purpose is to increase the junction depth of the underlying conductive layer even with other conductive layers separated by the element isolation insulating film. An object of the present invention is to provide a semiconductor integrated circuit which can be made non-conductive and is suitable for high integration and a method for manufacturing the same.

[発明の構成] (課題を解決するための手段) この発明の半導体集積回路は、半導体基板と、上記基
板の表面に選択的に形成された素子分離用絶縁膜と、上
記基板の表面に形成されたゲート絶縁膜と、上記素子分
離用絶縁膜と隣接する位置で上記ゲート絶縁膜に形成さ
れた第1の開口部と、上記第1の開口部の下部に位置す
る上記基板内に形成され基板とは逆導電型の第1の導電
層と、上記第1の開口部を通じて上記第1の導電層と接
続された配線層と、上記第1の導電層に対し上記素子分
離用絶縁膜を隔てた位置で上記基板内に形成され基板と
は逆導電型の第2の導電層と、上記第1の開口部内で上
記素子分離用絶縁膜と接する位置に形成され、上記第1
の導電層を貫通してこの第1の導電層を二つの部分に分
離し、その底部が上記基板に達するように形成された第
2の開口部とを具備したことを特徴とする。
[Structure of the Invention] (Means for Solving the Problems) A semiconductor integrated circuit according to the present invention includes a semiconductor substrate, an element isolation insulating film selectively formed on the surface of the substrate, and a semiconductor integrated circuit formed on the surface of the substrate. A gate insulating film, a first opening formed in the gate insulating film at a position adjacent to the element isolating insulating film, and formed in the substrate located below the first opening. A first conductive layer of a conductivity type opposite to that of the substrate, a wiring layer connected to the first conductive layer through the first opening, and an insulating film for element isolation with respect to the first conductive layer. A second conductive layer formed in the substrate at an interval and opposite in conductivity to the substrate, and formed in a position in contact with the element isolation insulating film in the first opening;
The first conductive layer is separated into two parts by penetrating the conductive layer, and a second opening formed so that the bottom thereof reaches the substrate.

さらにこの発明の半導体集積回路の製造方法は、半導
体基板の表面に素子分離用絶縁膜を選択的に形成する工
程と、上記基板の表面にゲート絶縁膜を形成する工程
と、選択エッチング法により上記ゲート絶縁膜に上記素
子分離用絶縁膜と隣接する位置に第1の開口部を形成す
る工程と、全面に多結晶シリコン層を堆積する工程と、
上記多結晶シリコン層に上記基板とは逆導電型の不純物
を導入すると共にこの不純物を上記第1の開口部を通じ
て上記基板に導入することにより第1の導電層を形成す
る工程と、選択エッチング法により上記多結晶シリコン
層を少なくとも上記第1の開口部内及びその周辺に残す
と共に上記第1の開口部内で上記素子分離用絶縁膜と接
する位置に上記第1の導電層を貫通しその底部が上記基
板に達するように第2の開口部を形成する工程とを具備
したことを特徴とする。
Further, the method for manufacturing a semiconductor integrated circuit according to the present invention includes a step of selectively forming an element isolation insulating film on a surface of a semiconductor substrate; a step of forming a gate insulating film on the surface of the substrate; Forming a first opening in the gate insulating film at a position adjacent to the element isolation insulating film, and depositing a polycrystalline silicon layer over the entire surface;
Forming a first conductive layer by introducing an impurity of a conductivity type opposite to that of the substrate into the polycrystalline silicon layer and introducing the impurity into the substrate through the first opening; As a result, the polycrystalline silicon layer is left at least in and around the first opening and penetrates through the first conductive layer at a position in contact with the element isolation insulating film in the first opening and the bottom thereof is Forming a second opening so as to reach the substrate.

(作用) この発明では、第1の開口部内で素子分離用絶縁膜と
接する位置に、第1の導電層を貫通してこの第1の導電
層を二つの部分に分離し、その底部が基板に達するよう
な第2の開口部を設けることにより、たとえ第1の導電
層と第2の導電層とが接触して形成されたとしても、第
2の開口部によって第1の導電層が二つの部分に分離さ
れる。この結果、第1の導電層と第2の導電層とは互い
に分離される。
(Function) In the present invention, the first conductive layer is separated into two parts by penetrating the first conductive layer at a position in contact with the element isolation insulating film in the first opening, and the bottom is formed on the substrate. By providing the second opening reaching the first conductive layer, even if the first conductive layer and the second conductive layer are formed in contact with each other, the first conductive layer is formed by the second opening. Separated into two parts. As a result, the first conductive layer and the second conductive layer are separated from each other.

(実施例) 以下、図面を参照してこの発明を実施例により説明す
る。第1図(a),(b)ないし第5図(a),(b)
はこの発明に係る半導体集積回路の製造工程を示す図で
あり、各図(a)はパターン平面図、各図(b)はそれ
ぞれのA−A′線に沿った断面図である。
Hereinafter, the present invention will be described with reference to the drawings. 1 (a), (b) to 5 (a), (b)
3A and 3B are views showing a manufacturing process of the semiconductor integrated circuit according to the present invention, wherein each figure (a) is a plan view of a pattern and each figure (b) is a cross-sectional view taken along the line AA '.

まず、第1図に示すようにP型のシリコン半導体基板
11上に、950℃で水素燃焼酸化法により500オングストロ
ームの厚さのシリコン酸化膜(図示せず)を形成し、さ
らにその上にシリコン窒化膜(図示せず)を1500オング
ストロームの厚さに堆積する。次にフォトリソグラフィ
技術により、素子分離用領域の形成予定領域上のシリコ
ン窒化膜を化学的気相等方性エッチング技術により選択
的に除去し、さらに1000℃で水素燃焼酸化法により酸化
を行って基板表面に8000オングストロームの素子分離用
のシリコン酸化膜12を形成する。この後、残存している
シリコン窒化膜を化学的気相等方性エッチング技術によ
り除去し、さらに素子形成予定領域上に残っているシリ
コン酸化膜をNH4F溶液を用いて除去する。
First, as shown in FIG. 1, a P-type silicon semiconductor substrate
A 500 angstrom thick silicon oxide film (not shown) is formed on the substrate 11 by hydrogen combustion oxidation at 950 ° C, and a silicon nitride film (not shown) is further deposited thereon to a thickness of 1500 angstrom. I do. Next, the silicon nitride film on the area where the element isolation area is to be formed is selectively removed by photolithography using a chemical vapor isotropic etching technique. A 8000 angstrom silicon oxide film 12 for element isolation is formed on the surface. Thereafter, the remaining silicon nitride film is removed by a chemical vapor isotropic etching technique, and the silicon oxide film remaining on the region where the element is to be formed is removed using an NH 4 F solution.

次に第2図に示すように、900℃の乾燥酸素酸化法に
より、基板表面に300オングストロームの厚さのゲート
絶縁膜用のシリコン酸化膜13を形成する。続いて、フォ
トリソグラフィ技術及びNH4F溶液により、上記シリコン
酸化膜13を選択的にエッチングし、素子分離用のシリコ
ン酸化膜12に隣接してコンタクトホール14を開口する。
Next, as shown in FIG. 2, a 300 Å thick silicon oxide film 13 for a gate insulating film is formed on the surface of the substrate by a dry oxygen oxidation method at 900 ° C. Subsequently, the silicon oxide film 13 is selectively etched by a photolithography technique and an NH 4 F solution, and a contact hole 14 is opened adjacent to the silicon oxide film 12 for element isolation.

次に第3図に示すように、CVD法(化学的気相成長
法)により基板11上に配線用の多結晶シリコン層15を40
00オングストロームの厚みに堆積し、さらに900℃のPoc
l3の雰囲気中で40分の熱処理を行って上記多結晶シリコ
ン層15に不純物としてリンを導入し、低抵抗化する。こ
のとき同時に、コンタクトホール14内の多結晶シリコン
層15から基板11内にリンが拡散され、N型の下地導電層
16が形成される。
Next, as shown in FIG. 3, a polycrystalline silicon layer 15 for wiring is formed on the substrate 11 by CVD (chemical vapor deposition).
Poc at 900 ° C
performing heat treatment for 40 minutes in an atmosphere of l 3 by introducing phosphorus as an impurity in the polycrystalline silicon layer 15, a low resistance. At this time, at the same time, phosphorus is diffused from the polycrystalline silicon layer 15 in the contact hole 14 into the substrate 11 to form an N-type underlying conductive layer.
16 are formed.

次にフォトレジスト膜17を堆積した後にパターニング
し、第4図に示すように、一部が上記素子分離用のシリ
コン酸化膜12に重ならない状態で上記コンタクトホール
14上及びその周辺に残すとともに、ゲート電極形成予定
領域上に残す。
Next, a photoresist film 17 is deposited and then patterned, and as shown in FIG. 4, the contact hole is partially overlapped with the element isolation silicon oxide film 12.
14 and on the periphery thereof, and also on the region where the gate electrode is to be formed.

続いて第5図に示すように、上記フォトレジスト膜17
をマスクとして用いた異方性エッチング技術により上記
多結晶シリコン層15を選択エッチングし、この多結晶シ
リコン層15からなる配線用導電層18及びゲート電極19を
形成する。このエッチングの際にオーバーエッチングを
行う。このオーバーエッチングの際に、シリコン基板11
とシリコン酸化膜13との選択比が十分に大きく、例えば
シリコン基板11とシリコン酸化膜13とのエッチングレー
トが1対1/7程度にされているため、シリコン酸化膜13
が下地膜として存在する部分では多結晶シリコン層15が
全て除去された後でもシリコン酸化膜13はほとんどエッ
チングされず、他方、シリコン酸化膜13が存在しない部
分では多結晶シリコン層15が全て除去された後も基板11
が多くエッチングされる。従って、このオーバーエッチ
ング後は、上記コンタクトホール14内にシリコン酸化膜
12と隣接して開口部20が開口され、この開口部20の底部
はN型の下地導電層16を貫通して基板11内に達する。続
いて上記フォトレジスト膜17を除去した後、上記配線用
導電層18及びゲート電極19をマスクとしてヒ素イオン
(As)を60keVの加速電圧、5×1015(原子/cm2)のド
ーズ量で基板内にイオン注入し、その後、活性化するこ
とによってN型のソース領域21、ドレイン領域22及びド
レインもしくはソース領域23を始めとするソース,ドレ
イン領域を形成する。このとき、上記開口部20の底部に
もN型拡散領域24が形成される。その後は、周知の技術
により層間絶縁膜を形成し、その平坦化を行ない、さら
にコンタクトホールを開口し、金属配線膜のスパッタリ
ング及びパターニングを行って配線を形成する。
Subsequently, as shown in FIG.
The polycrystalline silicon layer 15 is selectively etched by an anisotropic etching technique using as a mask, thereby forming a wiring conductive layer 18 and a gate electrode 19 made of the polycrystalline silicon layer 15. During this etching, over-etching is performed. During this over-etching, the silicon substrate 11
Since the selectivity between the silicon oxide film 13 and the silicon oxide film 13 is sufficiently large, for example, the etching rate between the silicon substrate 11 and the silicon oxide film 13 is about 1: 1/7,
The silicon oxide film 13 is hardly etched even after the polycrystalline silicon layer 15 is completely removed in a portion where the polycrystalline silicon layer 15 is present as a base film, while the polycrystalline silicon layer 15 is completely removed in a portion where the silicon oxide film 13 is not present. After the substrate 11
Is etched a lot. Therefore, after this over-etching, a silicon oxide film
An opening 20 is opened adjacent to 12, and the bottom of the opening 20 penetrates the N-type underlying conductive layer 16 and reaches the inside of the substrate 11. Subsequently, after the photoresist film 17 is removed, arsenic ions (As) are accelerated at an acceleration voltage of 60 keV and a dose of 5 × 10 15 (atoms / cm 2 ) using the conductive layer for wiring 18 and the gate electrode 19 as a mask. By implanting ions into the substrate and then activating, source and drain regions including the N-type source region 21, drain region 22 and drain or source region 23 are formed. At this time, an N-type diffusion region 24 is also formed at the bottom of the opening 20. Thereafter, an interlayer insulating film is formed by a well-known technique, flattened, a contact hole is opened, and a wiring is formed by performing sputtering and patterning of a metal wiring film.

上記のようにして製造された集積回路では、コンタク
トホール14を通じて配線用導電層18と接続された下地導
電層16が、開口部20によってシリコン酸化膜12の下部の
部分と、ドレインもしくはソース領域23と接続された部
分の二つの部分に分離されている。このため、素子の微
細化により、素子分離用のシリコン酸化膜12の幅が小さ
くされ、下地導電層16がソース領域21と接触したとして
も、下地導電層16のドレインもしくはソース領域23と接
続されている部分とは分離されているため、従来のよう
なソース,ドレイン領域間の短絡を防止することができ
ることはもちろんであり、下地導電層16とソース領域21
との間のリーク電流も低く押さえることができる。
In the integrated circuit manufactured as described above, the underlying conductive layer 16 connected to the wiring conductive layer 18 through the contact hole 14 is formed by the opening 20 such that the lower portion of the silicon oxide film 12 and the drain or source region 23 And the connected part is separated into two parts. For this reason, the width of the element isolation silicon oxide film 12 is reduced due to the miniaturization of the element, and even if the underlying conductive layer 16 is in contact with the source region 21, it is connected to the drain or source region 23 of the underlying conductive layer 16. Of the source and drain regions as in the prior art, the underlying conductive layer 16 and the source region 21 can be prevented.
Can also be kept low.

第6図は上記実施例の半導体集積回路におけるリーク
電流を測定するための測定回路の回路図であり、第7図
はその測定結果を示す特性図である。なお、前記素子分
離用のシリコン酸化膜12の幅(図中のY)は0.8μmに
設定し、前記開口部20の幅(図中のX:単位はμm)を種
々に設定して下地導電層16とソース領域21との間のリー
ク電流を測定した。第7図において、X=0μmは開口
部20を設けない従来の場合であり、配線用導電層18に電
圧をごくわずかでも印加すると大きなリーク電流が流れ
る。これに対し、開口部20の幅Xを増加させるのに伴い
リーク電流が減少することがわかる。
FIG. 6 is a circuit diagram of a measuring circuit for measuring a leak current in the semiconductor integrated circuit of the above embodiment, and FIG. 7 is a characteristic diagram showing the measurement result. The width (Y in the figure) of the silicon oxide film 12 for element isolation is set to 0.8 μm, and the width of the opening 20 (X in the figure: unit is μm) is set variously to form a base conductive film. The leakage current between the layer 16 and the source region 21 was measured. In FIG. 7, X = 0 μm is a conventional case in which the opening 20 is not provided, and when a very small voltage is applied to the wiring conductive layer 18, a large leak current flows. In contrast, it can be seen that the leak current decreases as the width X of the opening 20 increases.

[発明の効果] 以上説明したようにこの発明によれば、下地導電層の
接合深さを深くしても、素子分離用絶縁膜を隔てた他の
導電層と導通しないようにすることができ、高集積化に
適した半導体集積回路及びその製造方法を提供すること
ができる。
[Effects of the Invention] As described above, according to the present invention, even if the junction depth of the underlying conductive layer is increased, it is possible to prevent conduction with other conductive layers separated by the element isolation insulating film. It is possible to provide a semiconductor integrated circuit suitable for high integration and a method for manufacturing the same.

【図面の簡単な説明】[Brief description of the drawings]

第1図(a),(b)ないし第5図(a),(b)はそ
れぞれこの発明に係る半導体集積回路の製造工程を示す
図であり、各図(a)はパターン平面図、各図(b)は
断面図、第6図は上記実施例の半導体集積回路における
リーク電流を測定するための測定回路の回路図、第7図
は第6図の測定回路を用いた測定結果を示す特性図、第
8図は従来の集積回路の一部の構成を示し、第8図
(a)はパターン平面図、第8図(b)は断面図、第9
図は従来の集積回路の断面図である。 11……P型のシリコン半導体基板、12……素子分離用の
シリコン酸化膜、13……ゲート絶縁膜用のシリコン酸化
膜、14……コンタクトホール、15……多結晶シリコン
層、16……下地導電層、17……フォトレジスト膜、18…
…配線用導電層、19……ゲート電極、20……開口部、21
……ソース領域、22……ドレイン領域、23……ドレイン
もしくはソース領域、24……N型拡散領域。
FIGS. 1 (a) and (b) to FIGS. 5 (a) and (b) are diagrams showing a manufacturing process of a semiconductor integrated circuit according to the present invention. FIG. 6B is a sectional view, FIG. 6 is a circuit diagram of a measuring circuit for measuring a leak current in the semiconductor integrated circuit of the above embodiment, and FIG. 7 shows a measurement result using the measuring circuit of FIG. 8A and 8B show a partial configuration of a conventional integrated circuit. FIG. 8A is a pattern plan view, FIG. 8B is a sectional view, and FIG.
FIG. 1 is a sectional view of a conventional integrated circuit. 11 ... P-type silicon semiconductor substrate, 12 ... Silicon oxide film for element isolation, 13 ... Silicon oxide film for gate insulating film, 14 ... Contact hole, 15 ... Polycrystalline silicon layer, 16 ... Underlying conductive layer, 17 Photoresist film, 18
... conductive layer for wiring, 19 ... gate electrode, 20 ... opening, 21
... source region, 22 ... drain region, 23 ... drain or source region, 24 ... N-type diffusion region.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/78 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 6 Identification code Agency reference number FI Technical display location H01L 29/78

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】半導体基板と、 上記基板の表面に選択的に形成された素子分離用絶縁膜
と、 上記基板の表面に形成されたゲート絶縁膜と、 上記素子分離用絶縁膜と隣接する位置で上記ゲート絶縁
膜に形成された第1の開口部と、 上記第1の開口部の下部に位置する上記基板内に形成さ
れ基板とは逆導電型の第1の導電層と、 上記第1の開口部を通じて上記第1の導電層と接続され
た配線層と、 上記第1の導電層に対し上記素子分離用絶縁膜を隔てた
位置で上記基板内に形成され基板とは逆導電型の第2の
導電層と、 上記第1の開口部内で上記素子分離用絶縁膜と接する位
置に形成され、上記第1の導電層を貫通してこの第1の
導電層を二つの部分に分離し、その底部が上記基板に達
するように形成された第2の開口部と を具備したことを特徴とする半導体集積回路。
A semiconductor substrate; an element isolation insulating film selectively formed on a surface of the substrate; a gate insulating film formed on a surface of the substrate; and a position adjacent to the element isolation insulating film. A first opening formed in the gate insulating film, a first conductive layer formed in the substrate located below the first opening and having a conductivity type opposite to that of the substrate, A wiring layer connected to the first conductive layer through an opening formed in the substrate; a conductive layer having a reverse conductivity type formed in the substrate at a position separated from the first conductive layer by the element isolation insulating film; A second conductive layer, formed at a position in contact with the element isolation insulating film in the first opening, penetrating the first conductive layer, and separating the first conductive layer into two portions; And a second opening having a bottom formed to reach the substrate. Semiconductor integrated circuit to be butterflies.
【請求項2】半導体基板の表面に素子分離用絶縁膜を選
択的に形成する工程と、 上記基板の表面にゲート絶縁膜を形成する工程と、 選択エッチング法により上記ゲート絶縁膜に上記素子分
離用絶縁膜と隣接する位置に第1の開口部を形成する工
程と、 全面に多結晶シリコン層を形成する工程と、 上記多結晶シリコン層に上記基板とは逆導電型の不純物
を導入すると共にこの不純物を上記第1の開口部を通じ
て上記基板に導入することにより第1の導電層を形成す
る工程と、 選択エッチング法により上記多結晶シリコン層を少なく
とも上記第1の開口部内及びその周辺に残すと共に上記
第1の開口部内で上記素子分離用絶縁膜と接する位置に
上記第1の導電層を貫通しその底部が上記基板に達する
ように第2の開口部を形成する工程と 4を具備したことを特徴とする半導体集積回路の製造方
法。
A step of selectively forming an element isolation insulating film on the surface of the semiconductor substrate; a step of forming a gate insulating film on the surface of the substrate; and a step of selectively etching the element insulating film on the gate insulating film by a selective etching method. Forming a first opening at a position adjacent to the insulating film for use; forming a polycrystalline silicon layer on the entire surface; introducing impurities of a conductivity type opposite to that of the substrate into the polycrystalline silicon layer; A step of forming a first conductive layer by introducing the impurity into the substrate through the first opening, and leaving the polycrystalline silicon layer at least in and around the first opening by a selective etching method And forming a second opening through the first conductive layer at a position in contact with the element isolation insulating film in the first opening so that the bottom reaches the substrate. The method of manufacturing a semiconductor integrated circuit, characterized in that Bei was.
JP1107559A 1989-04-28 1989-04-28 Semiconductor integrated circuit and manufacturing method thereof Expired - Fee Related JP2718756B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1107559A JP2718756B2 (en) 1989-04-28 1989-04-28 Semiconductor integrated circuit and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1107559A JP2718756B2 (en) 1989-04-28 1989-04-28 Semiconductor integrated circuit and manufacturing method thereof

Publications (2)

Publication Number Publication Date
JPH02288249A JPH02288249A (en) 1990-11-28
JP2718756B2 true JP2718756B2 (en) 1998-02-25

Family

ID=14462247

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1107559A Expired - Fee Related JP2718756B2 (en) 1989-04-28 1989-04-28 Semiconductor integrated circuit and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP2718756B2 (en)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5736865A (en) * 1980-08-14 1982-02-27 Nec Corp Semiconductor device
JPS62112340A (en) * 1985-11-11 1987-05-23 Sony Corp Manufacture of semiconductor device

Also Published As

Publication number Publication date
JPH02288249A (en) 1990-11-28

Similar Documents

Publication Publication Date Title
JPS6318673A (en) Manufacture of semiconductor device
JP3083495B2 (en) Semiconductor device and manufacturing method thereof
JPH0744275B2 (en) Method for manufacturing high breakdown voltage MOS semiconductor device
US5913114A (en) Method of manufacturing a semiconductor device
JP3321864B2 (en) Semiconductor device and its manufacturing method.
US5614422A (en) Process for doping two levels of a double poly bipolar transistor after formation of second poly layer
JPH03124065A (en) Integrated circuit element
JP2718756B2 (en) Semiconductor integrated circuit and manufacturing method thereof
JP2645100B2 (en) Field effect type semiconductor device
JPH0370125A (en) Manufacture of semiconductor device
JPH0581183B2 (en)
JP2982510B2 (en) Semiconductor device and manufacturing method thereof
JP2654175B2 (en) Method for manufacturing semiconductor device
JP2773938B2 (en) Method for manufacturing semiconductor device
JP2614519B2 (en) Method of manufacturing semiconductor integrated circuit incorporating MIS capacitance element
JP3300474B2 (en) Semiconductor device and manufacturing method thereof
JPH09213708A (en) Lateral bipolar transistor and manufacture of the same
JP2624365B2 (en) Method for manufacturing semiconductor device
JPS5882577A (en) Polysilicon diode with metal silicide contact
JPH0464470B2 (en)
JPH0669231A (en) Manufacture of mos transistor
JPS61107772A (en) Manufacture of semiconductor device
JPS62114269A (en) Manufacture of semiconductor device
JPH02159035A (en) Integrated circuit device
JPS6386476A (en) Manufacture of semiconductor integrated circuit device

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees