JP2713902B2 - アドレス発生回路 - Google Patents
アドレス発生回路Info
- Publication number
- JP2713902B2 JP2713902B2 JP62105390A JP10539087A JP2713902B2 JP 2713902 B2 JP2713902 B2 JP 2713902B2 JP 62105390 A JP62105390 A JP 62105390A JP 10539087 A JP10539087 A JP 10539087A JP 2713902 B2 JP2713902 B2 JP 2713902B2
- Authority
- JP
- Japan
- Prior art keywords
- symbol
- address
- code
- data
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
- G11B27/19—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier
- G11B27/28—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording
- G11B27/30—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording
- G11B27/3027—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording used signal is digitally coded
- G11B27/3063—Subcodes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B2220/00—Record carriers by type
- G11B2220/20—Disc-shaped record carriers
- G11B2220/21—Disc-shaped record carriers characterised in that the disc is of read-only, rewritable, or recordable type
- G11B2220/213—Read-only discs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B2220/00—Record carriers by type
- G11B2220/20—Disc-shaped record carriers
- G11B2220/25—Disc-shaped record carriers characterised in that the disc is based on a specific recording technology
- G11B2220/2537—Optical discs
- G11B2220/2545—CDs
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Error Detection And Correction (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】
（イ） 産業上の利用分野
本発明は誤り検出あるいは訂正の為のアドレス発生回
路に関する。 （ロ） 従来の技術 例えば、CD−ROMシステム或いはCD−Ｉシステムに於
いては、デジタルデータに対して、Ｐパリティ符号及び
Ｑパリティ符号と称されるエラー訂正符号（冗長符号）
が付加されている。斯かるデータ及び冗長符号よりなる
Ｐ符号及びＱ符号の復号に於いては複雑なアドレス発生
が必要となる。 斯かるアドレス発生の方法としてマイクロコンピュー
タを利用してソフトウェア的に行う方法が考えられる。
この方法はマイクロコンピュータの処理速度が遅く問題
がある。 また、メモリに記憶された符号を復号する際のアドレ
スを予めROMに記憶させておき、このROMを利用して復号
の際のアドレスを求めるテーブルルックアップ方式は構
成が簡単であり、処理速度も早い。しかしながら、ROM
を必要とする為、例えばCD−ROMシステムの再生回路と
してLSI化は困難である。更に、CD−ROMシステムに於い
て、1032バイトのデータに対してＰ符号（86バイト）及
びＱ符号（52バイト）を付加して符号を形成した場合
（雑誌 エレクトロニクス 昭和60年12月号、第73〜80
頁参照）、Ｐ符号復号用アドレス発生の為のROMの出力
データ、及びＱ符号復号用アドレス発生の為のROMの出
力データのアドレスは夫々11ビットとなり、標準仕様の
ROMを最低２個仕様することになる（第17図参照）。 （ハ） 発明が解決しようとする問題点 本発明は、回路規模を縮小し、且つLSI化を可能にす
る為にROMを使用せずに、また誤り訂正処理を速くする
為にマイクロコンピュータを利用してソフトウェア的に
行う事なく、符号語の復号の為のアドレスを発生する回
路を提供せんとするものである。 （ニ） 問題点を解決するための手段 本発明においては、データ及びこのデータに対する誤
り検出あるいは訂正のためのパリテイよりなる複数の誤
り訂正符号語が、シンボル毎に順次記憶されているメモ
リに対して、誤り訂正符号語の復号を行うために、この
復号に対応した順番にてデータ及びパリテイをシンボル
毎に読み出すべく、アドレスを発生させる回路を構成す
るに際して、誤り訂正符号語を、データをシンボル毎に
所定配列にて並べ、この配列に基づいて前記パリテイを
付加することにより構成し、少なくとも誤り訂正符号語
のシンボルの順番に基づいて、各シンボルの前記配列に
おけるシンボル位置を演算する第１演算回路と、少なく
とも第１演算回路より出力されるシンボル位置に基づい
て、各シンボルの前記メモリに対するアドレスを演算す
る第２演算回路を設ける構成とする。 更に、第１演算回路を、誤り訂正符号語の順番及び誤
り訂正符号語のシンボルの順番に基づいて、各シンボル
の配列におけるシンボル位置を演算するよう構成とす
る。 更に、第１演算回路に対して、その出力シンボル位置
を次のシンボルのシンボル位置の演算に利用するための
フィードバックループを設ける構成とする。 更に、第１演算回路に対して、配列に基づいて定めら
れた定数発生回路を設ける構成とする。 （ホ） 作用 次項の実施例に於いて詳細に説明する如く、本発明に
係る論理回路より、符号語の復号の為のアドレス信号を
得ることができる。 （ヘ） 実施例 第12図はCD−ROM再生システムの概要を示すブロック
ダイヤグラムである。CD−ROMディスク（Ｄ）より再生
された信号は、先ず、CD信号処理部（１）にてコンパク
トディスクのフォーマットに基いた信号の処理が為され
る。その後、CD−ROMのフォーマットに基く信号処理部
（10）に送られる。この信号処理部（10）は同期検出・
デスクランブル回路（11）、RAM書込み回路（12）、誤
り訂正符号用アドレス発生回路（13）、誤り訂正データ
処理回路（14）、ホストコンピュータへのデータ転送部
（15）、バッファRAM（16）よりなる。同期検出・デス
クランブル回路（11）に於いて、CD−ROMのフォーマッ
トに基くデータの集合（ブロック若しくはセクターと称
されている）毎に同期検出が為されると共に、記録時に
於いて為されたビットスクランブルを元に戻すこと（デ
スクランブル）が為される。データ（Ｐ、Ｑパリティを
含む）は書込み回路（12）により順番にバッファRAM（1
6）に書込まれ、その後アドレス発生回路（13）に従っ
て、Ｐ符号の復号、Ｑ符号の復号が為されるような順番
にて読出され、以って誤り訂正データ処理回路（14）に
て誤り訂正が為される。斯かる処理が為された後、デー
タはデータ転送部（15）を経て、ホストコンピュータに
送られ、データに即して処理が為される。 本発明の要旨は上述した誤り訂正符号用アドレス発生
回路（13）の構成にある。その構成を第１図に示してい
る。 本発明の理解を助ける為に、先ずCD−ROMのデータフ
ォーマットについて簡単な説明をしておく。CD−ROMシ
ステムに於ける１ブロック（2352バイト）の構成は、同
期信号（12バイト）、ヘッダ（４バイト）、ユーザーデ
ータ（2048バイト）、エラー検出符号（EDC）（４バイ
ト）［同期信号、ヘッダ及びユーザデータに対して付加
される］、スペース（８バイト）、Ｐパリティ（ECC）
（172バイト）及びＱパリティ（ECC）（104バイト）よ
り成る。Ｐパリティ及びＱパリティはヘッダ（４バイ
ト）、ユーザデータ（2048バイト）、エラー検出符号
（４バイト）及びスペース（８バイト）の合計2064バイ
トに対して付加される。 第12図に示すRAM書込み回路（12）は第１図に示す書
込みアドレスポインタ（WRPT）（12a）を含んでおり、
このポインタ（12a）より出力されるバッフアRAM（16）
への書込みアドレス“WRA"に従って、前記１ブロックの
データは順次バッファRAM（16）に書込まれる。その様
子を第13図に示す。１ブロックのデータは、データの到
着順に即ち同期信号から順番に下位バイト、上位バイト
の順にバッファRAM（16）に書込まれる。今、第Ｎ番目
のブロックの先頭アドレスの上位アドレスをｎとした場
合、この上位アドレスがｎからｎ＋2350の間のバッファ
RAM（16）に対して第Ｎ番目のブロック（2352バイト）
が書込まれる。バッファRAM（16）に書込まれたデータ
は下位バイト、上位バイト毎に区分され、夫々下位バイ
トプレーン、上位バイトプレーンを形成する。上位アド
レスがｎからｎ＋10の間にバッファRAM（16）には同期
信号（12バイト）が書込まれ、その後のｎ＋12以降のア
ドレスのバッファRAM（16）に対して、Ｐ符号及びＱ符
号を形成するヘッダー、ユーザデータ、…Ｐパリティ、
Ｑパリティが順次書込まれる。 ここで、Ｐ符号語及びＱ符号語の構成について説明す
る。Ｐ符号語及びＱ符号語は下位バイトプレーン及び上
位バイトプレーン（但し、同期信号は除く）の夫々に対
して構成される。夫々のバイトプレーンは1032バイト
（2064÷２）のデータ（ヘッダ、ユーザデータ、EDC、
スペースよりなる）に対して86バイト（172÷２）のＰ
パリティが付加されたＰ符号語及び同じく1032のバイト
のデータに対して52バイト（104÷２）のＱパリティが
付加されたＱ符号語を含んでいる。斯かる構成を第14図
に示す。 各プレーンを構成する1032のバイトのデータは第14図
に示す如く、配列される。即ち、1032個のデータを24
行、43列に配列され、夫々の列（24個のデータ）に対し
て２個のＰパリティが付加されて、１つのＰ符号語が形
成される。従って、43列に対して合計86個のＰパリティ
が付加される。斯様にして第14図に於いて、列毎に１つ
のＰ符号語が形成される。第14図に於いて、４桁の数字
は符号語のシンボル位置（Ｌ）（第14図に示す配列に於
ける位置）を示しており、第ｉのＰ符号の第ｊシンボル
の位置（Ｌ）は Ｌ＝ｉ＋43j ……（１） （ｉ＝0,1,……、42;j＝0,1,……、25） となる。例えば、第１のＰ符号の第23シンボルの位置
（Ｌ）は（１）式より Ｌ＝１＋43×23＝990 となる。 一方、Ｑ符号語は第14図に於いて示すデータ（Ｐパリ
ティを含む）を斜めに42個のデータを集め、この42個の
データに対して２個のＱパリティを付加したものである
（第25行目に到達したときは、再び第０行にジャンプす
る）。斯かる構成を有するＱ符号語を並び替えた状態を
第15図に示す。第15図に於いて、４桁の数字は第14図に
示す配列に於ける符号語のシンボル位置（Ｌ）を示して
いる。そして、第ｉのＱ符号のｊシンボルの位置（Ｌ）
は Ｌ＝（43i＋44j）mod 1118 ……（２） （ｉ＝0,1,……、25;j＝0,1,……,42） Ｌ＝1118＋ｉ＋26（ｊ−43） ……（３） （ｉ＝0,1,……、25;j＝43、44） となる。上記（２）式は（43i＋44j）を1118で割った
余りを示している。 例えば、第１のＱ符号の第２シンボルの位置（Ｌ）は
（２）式より Ｌ＝（43×１＋44×２）mod 1118＝131 第０のＱ符号の第42シンボル位置（Ｌ）は（２）式よ
り Ｌ＝（43×０＋44×42）mod 1118＝730 第25のＱ符号の第44シンボル位置（Ｌ）は（３）式よ
り Ｌ＝1118＋25＋26（44−43）＝1169 となる。 上述したＰ若しくはＱ符号語の各シンボル位置（Ｌ）
とバッファRAM（16）に書込まれたアドレスＡ（第13図
参照）との関係は Ａ＝Ｈ＋2L＋ｐ ……（４） となる。例えば、第14図に示すＬ＝0001のデータは
（４）式より（ｐ＝０とする） Ａ＝（ｎ＋12）＋２×１＋０ ＝ｎ＋14 のアドレスに格納されていることになる（第13図参
照）。 さて、上述した構成を有するP,Q符号語を復号する場
合、各符号語を構成するシンボルを上記（４）式に基い
てアドレス指定することによりバッファRAM（16）より
読出して、復号することになる。本発明は各符号語に対
応するアドレス指定を第１図に示す論理回路にて行うも
のである。 下位バイトプレーン及び上位バイトプレーンに対する
誤り訂正の処理即ち、P,Q符号の復号の手順は第16図に
示す通りである。第16図に於いてループは内側→外側の
順で実行される。この例では、Ｐ符号の復号の後、Ｑ符
号の復号を行っているが、逆であっても良い。また、下
位バイト（LSB）プレーンと上位バイト（MSB）プレーン
の誤りの訂正処理は相互に独立に行われるものであり、
どちらを先に実行しても良い。Ｐ符号、Ｑ符号の具体的
復号方法は本発明の要旨ではない。本発明の要旨は、第
16図に示す順序に従って、バッファRAM（16）に書込ま
れた符号語を順次読出すようにバッファRAM（16）に対
してアドレス指定を行う点にある。 斯様なアドレスを発生する回路（13）について、第１
図を参照して以下説明する。 復号の為の読出しアドレスポインタ（RDPT）（20）か
ら、先に説明した“H"（復号をするブロックの同期信号
を除いた先頭のアドレス）が出力される。このアドレス
“H"は書込みアドレスポインタ（12a）より得ることが
できる。即ち、１ブロック毎に一つ前のブロックのアド
レス“H"がポインタ（12a）より読込まれ、この一つ前
のブロックの復号が行なわれる。尚、アドレスパスに
は、タイミング信号により、バッファRAM（16）の書込
みアドレス“WRA"若しくは全加算器（FA2）（21）より
出力されるバッファRAM（16）からの読出しアドレス“R
DA"が選択的に出力される。 全加算器（21）に入力される信号“p"はLSB/MSBプレ
ーン選択信号であり、“0"若しくは“1"である。全加算
器（21）には先に説明した符号語のシンボル位置を示す
信号“L"も入力され、以って全加算器（21）より先に説
明したアドレス信号“Ｈ＋2L＋p"（第４式参照）が出力
される。 以下、各符号語の復号時に於ける信号“L"の作成につ
いて順次説明して行く。以下、Ｐ（i,j,p）は、第iP符
号語の第ｊシンボルのＰプレーンを意味する。Ｑ（i,j,
p）も同様である。 （１） Ｐ符号の復号 符号語カウンタ（CWC）（22）はＰ符号Ｐ（i,j,p）の
パラメータのうち、ｉを計数・保持するものである。定
数発生器（CONST・GEN）（23）は各種タイミング信号に
同期して各定数を発生する。斯かる回路はPLA（プログ
ラマブル・ロジック・アレイ）により実現できる。 （１−１） Ｐ（i,j,p）の場合（第２図参照） COSNT・GEN（23）は“0"を出力し、マルチプレクサ
（MUX1）（24）より“i"が出力され、以って、全加算器
（FA1）（25）より“i"が出力される。以ってFA1（25）
よりＬ＝ｉが出力される。以ってFA2（21）よりアドレ
スRDA＝Ｈ＋2L＋ｐ＝Ｈ＋2i＋ｐが出力される。シンボ
ルオフセットアドレス（SOA）（26）には“i"がラッチ
され、以降のアドレス発生に備える。 （１−２） Ｐ（i,j,p）の場合（ｊ≠０）（第３図参
照） この動作は前記（１−１）の動作に引続いて実行され
る。 Ｐ（i,j,p）のアドレスの発生の為にはSOA（26）に保
持された一つ前のシンボル発生時に於ける“L"の値を用
いる。Ｐ（i,j,p）のときの“L"を“Lj"、一つ前のシン
ボルＰ（i,j-1,p）のときの“L"を“Lj-1"とすると、タ
イミング信号の入力によりCONST.GEN（23）がFA1（25）
に対し、定数“43"を発生することによってLj＝Lj-1＋4
3となる。漸化式の計算によりLj＝ｉ＋43jとなり、アド
レス“RDA"はＨ＋2L＋ｐ＝Ｈ＋２（ｉ＋43j）＋ｐとな
る。第３図に於いてSOA（26）より一つ前の“Lj-1"がマ
ルチプレクサ（MUX2）（27）を経てMUX1（１）に戻さ
れ、FA1（25）に入力される。 第10図は上述Ｐ符号のアドレス発生のタイミングを示
す図である。例えば、Ｐ（0,25,0）の“L"は０＋43×25
＝1075であり、RDAはＨ＋２（ｉ＝1075）＋ｐ＝Ｈ＋215
0となる。 斯様にして第ｉ（ｉ＝0,1,……,42）のＰ符号が第１
シンボルから第25シンボルまで順番にバッファRAM（1
6）から読出されるようなアドレス“RDA"が第１図に示
す論理回路により発生されることになる。 （２） Ｑ符号の復号 （２−１） Ｑ（o,o,p）の場合（第４図参照） 符号語カウンタ（CWC）（22）は“0"であり、この値
はシンボルカウンタ（BYC）（28）に読込まれる。シン
ボルカウンタ（BYC）（28）は‘25'検出器（WRAP・DE
T）（29）と共に26進カウンタとして動作し、ラップ信
号（WRAP）を生成する。即ち、第14図に示すＱ符号語の
作成方法から理解できるように、第０のＱ符号の第25シ
ンボル（第26番目）の位置は第14図図示の配列の最下位
行であり、第26シンボル（第27番目）は同配列の最上位
行にジャンプする。ラップ信号は斯かるジャンプのタイ
ミングを示す信号であり、後程、詳細に説明する。 定数発生器（CONST・GEN）（23）及びマルチプレクサ
（MUX1）（24）は“0"を出力し、以って全加算器（FA
1）（25）の出力即ちシンボル位置“L"は“0"となる。
依って、アドレス“RDA"はＨ＋2L＋ｐ＝Ｈ＋２×０＋ｐ
＝Ｈ＋ｐとなる。 尚、Ｌ＝０はシンボルオフセットアドレス（SOA）（2
6）及び符号語先頭シンボルポインタ（WHP）（30）に取
込まれる。この値は以降のＱ符号Ｑ（i,j,p）（但しｉ
≠0,j≠０）に於いて利用される。 （２−２） Ｑ（i,o,p）（ｉ≠０）の場合（第５図参
照） ｉが“0"でないＱ符号の最初のシンボルに対するアド
レスはｉが“0"の符号Ｑ（o,o,p）とは異なる、以下の
態様で発生される。 符号語カウンタ（CWC）（22）は“i"を計数してお
り、シンボルカウンタ（BYC）（28）にこの値“i"が読
込まれる。定数発生器（CONST・GEN）（23）は“43"を
発生しており、シンボル位置Li,oは一つ前のLi-l,oを利
用して生成される。即ち、符号語先頭シンボルポインタ
（WHP）（30）には一つの前の符号語の第０シンボルＱ
（i-1,o,p）のアドレス発生時に生じたシンボル位置“L
i-1,o"が保持されている。この値“Li-1,o"はマルチプ
レクサ（MUX2,1）（27,24）を経て全加算器（FA1）（2
5）に入力される。依って、FA1（25）よりLi,o＝Li-1,o
＋43が出力される。（２−１）で示した通り、Lo,o＝０
であるので、漸化式の計算によりLi,o＝43iとなる。従
って、全加算器（FA2）（21）より出力されるアドレス
“RDA"はRDA＝Ｈ＋2L＋ｐ＝Ｈ＋２×43i＋ｐ＝Ｈ＋86i
＋ｐとなる。 新たに求められたLi,oの値は符号語先頭シンボルポイ
ンタ（WHP）（30）に保持され、次の符号語Ｑ（i+1,o,
p）の“Li+1,o"求めるときに使用される。 Ｑ（i,o,p）の第０シンボルの位置“Li,o"が43iとな
ることは、第15図の第０列（左端の列）に示されてい
る。 （２−３） Ｑ（i,j,p）（ｉ≠0,j≠0,j≦42,但し、BY
Cが25を計数した次のシンボルは除くの場合（第６図参
照） この動作は上述した（２−１）若しくは（２−２）の
動作に引続いて行われる。シンボルカウンタ（BYC）（2
8）はｊが１づつ増えるに従って、初期値［Ｑ（i,o,p）
で設定された値ｉ］から１づつアップ計数し、第ｊシン
ボルのとき［即ちＱ（i,j,p）のとき］にはその値は
“ｉ＋j"となっている。もしこの値“ｉ＋j"が25を超え
ると（即ち、第14図に於いて、最下位行に達した後、最
上位行に戻ると）、BYC（28）は26進カウンタとなって
いる為、Ｑ（i,j+1,p）に於けるBYC（28）の値は“0"と
なる。このことは次の（２−４）項で説明する。従っ
て、BYC（28）の値は（ｉ＋ｊ）mod 26（≠０）とな
る。 この動作モードでは定数発生器（CONST・GEN）（23）
は“44"を発生しており、シンボル位置Li,jは一つ前のL
i,j-1を利用して生成される。即ち、シンボルオフセッ
トアドレス（SOA）（26）には一つ前のシンボルＱ（i,j
-1,p）のアドレス発生時に生じたシンボル位置Li,j-1が
保持されている。この値はマルチプレクサ（MUX2,1）
（27,24）を経て全加算器（FA1）（25）に入力される。
従って、FA1（25）よりLi,j＝Li,j-1＋44が出力され
る。（２−２）項よりLi,o＝43iであるから、Li,j＝43i
＋44iとなる。但し、次の（２−４）項で説明するシン
ボルジャンプの為、Li,j＝（43i＋44j）mod 1118とな
る。 従って、求めるアドレスRDAはRDA＝Ｈ＋2L＋ｐ＝Ｈ＋
２［（43i＋44j）mod 1118］＋ｐとなる。 例えば、第０の符号の第２シンボルの位置Lo,2は Lo,2＝（43×０＋44×２）＝88であり 第１のＱ符号の第１シンボルの位置Ｌ1,1は Ｌ1,1＋（43×１＋44×１）＝87となる（第14図参
照）。 （２−４） Ｑ（i,j,p）（ｉ≠0,j≠0,j≦42,であっ
て、BYCが25を計数した次のシンボルの場合（第７図参
照） 前述したＱ（i,j,p）のうち特にBYC（28）が“25"を
計数した次のシンボルに対しては、前述（２−３）項と
は異なる、以下の態様でアドレスが発生される。BYC（2
8）が“25"を計数すると“25"検出器（29）により、ラ
ップ信号（WRAP）が発生し、次のシンボルに於いてBYC
（28）は“26"とならず０となる（シンクロナスクリ
ア）。このラップ信号（WRAP）が発生した場合には、Ｑ
符号のシンボル位置の求め方は、前記（２−３）項で説
明した如く一つ前のシンボル位置に44を加算するのでは
なく、一つ前のシンボル位置から1074を減算しなくては
ならない。例えば第14図に於いて、第０のＱ符号語は０
行０列の第１シンボル位置（0000）から始まって（004
4）（0088）……と進んで１行づつ下り、第25シンボル
（BYC＝25）で最下行（第25行）に至り、その次の第26
シンボルでは再び第０行に戻り（そのシンボル位置Ｌは
Ｌ＝43×０＋44×（26−１）−1074＝0026、次には第１
行第27列の（0070＝0026＋44）のシンボル位置となり、
以下再び一行づつ下り、シンボル位置が（0114＝0070＋
44）……と変化して行く。斯様にして第14図に於いて第
25行目から第０行目にシンボルがジャンプするとき、前
述したラップ信号が生じることになる。このとき、CONT
・GEN（23）が“44"ではなく、“−1074"を発生する。
従って、シンボル位置Li,jはLi,j＝Li,j-1 −1074とな
る。−1074＝44−1118であり、結局Li,j＝43i＋44（ｊ
−１）−1074＝43i＋44j−1118＝（43i＋44j）mod 1118
となる。 従って、全加算器（FA2）（21）より出力されるRDAは
RDA＝Ｈ＋2L＋ｐ＝Ｈ＋２［（43i＋44j）mod 1118］＋
ｐとなる。 （２−５） Ｑ（i,43,p）の場合（第８図参照） 第14図若しくは第15図より容易に理解できるように、
この場合のシンボル位置Li,43＝ｉ＋1118となる。この
場合の論理回路は第８図に示す通りである。 （２−６） Ｑ（i,44,p）の場合（第９図参照） 同じく第14図若しくは第15図より容易に理解できるよ
うに、この場合のシンボル位置Li,44はLi,44＝ｉ＋1114
となる。この場合の論理回路は第９図に示す通りであ
る。 以上述べたＱ符号のアドレスの発生のタイミングを第
11図に示す。 （ト） 発明の効果 マイクロコンピュータによってアドレスを計算する方
式は一般にソフトウェアによる計算に時間がかかるのに
比べ、本発明ではハードウェアによってアドレスを算出
でき、処理が非常に高速に行え、特にCD−ROMやCD−Ｉ
の再生機の中の誤り訂正符号復号器においてリアルタイ
ムによる訂正処理が可能となる。リアルタイム訂正処理
とは、CD信号処理部（第12図参照）から転送されてくる
のと同じ転送レートにて、誤り訂正処理を終えたデータ
が、誤り訂正復号器から出力できる機能を指している。
即ち、マイクロコンピュータによるものは処理が遅いた
め、一度誤り訂正処理をはじめとすると、データの転送
は滞ってしまうことは避けられない。またマイクロコン
ピュータによるソフトウェアの訂正処理は、マイクロコ
ンピュータの機種が代わるとソフトウェアを最初から作
り直す必要がある（アセンブラや機械語で開発した場
合）。即ち、新機種ごとにソフトウェア開発を行う必要
がある。ハードウェアによって実現した場合、特にIC化
された場合には斯かる不都合はない。 更に、ROMを利用したテーブルルックアップによって
実現する場合、ここで必要とするROMの容量が、入力11
ビットで出力11ビットになる。汎用ROMを使うと必ず２
個必要となる。また、第13図に示したような、バッファ
RAM内に連続してブロックを書込む方式とする場合に
は、ROMの他に全加算器等を必要とする。このため、ハ
ードウェアの物理量が多くなる。またROMと全加算器な
どを含めてIC化してもチップ上の面積は比較的大きくな
る。また、ROMは一般的に本発明による論理回路に比べ
低速である。これらによってIC化を考えた上でも本発明
の方が有利である。 従って、本発明は従来の方式に比べ高速で、回路規模
も小さくてすみ、IC化が容易である。またリアルタイム
で訂正を行いたい場合に特に有効である。
路に関する。 （ロ） 従来の技術 例えば、CD−ROMシステム或いはCD−Ｉシステムに於
いては、デジタルデータに対して、Ｐパリティ符号及び
Ｑパリティ符号と称されるエラー訂正符号（冗長符号）
が付加されている。斯かるデータ及び冗長符号よりなる
Ｐ符号及びＱ符号の復号に於いては複雑なアドレス発生
が必要となる。 斯かるアドレス発生の方法としてマイクロコンピュー
タを利用してソフトウェア的に行う方法が考えられる。
この方法はマイクロコンピュータの処理速度が遅く問題
がある。 また、メモリに記憶された符号を復号する際のアドレ
スを予めROMに記憶させておき、このROMを利用して復号
の際のアドレスを求めるテーブルルックアップ方式は構
成が簡単であり、処理速度も早い。しかしながら、ROM
を必要とする為、例えばCD−ROMシステムの再生回路と
してLSI化は困難である。更に、CD−ROMシステムに於い
て、1032バイトのデータに対してＰ符号（86バイト）及
びＱ符号（52バイト）を付加して符号を形成した場合
（雑誌 エレクトロニクス 昭和60年12月号、第73〜80
頁参照）、Ｐ符号復号用アドレス発生の為のROMの出力
データ、及びＱ符号復号用アドレス発生の為のROMの出
力データのアドレスは夫々11ビットとなり、標準仕様の
ROMを最低２個仕様することになる（第17図参照）。 （ハ） 発明が解決しようとする問題点 本発明は、回路規模を縮小し、且つLSI化を可能にす
る為にROMを使用せずに、また誤り訂正処理を速くする
為にマイクロコンピュータを利用してソフトウェア的に
行う事なく、符号語の復号の為のアドレスを発生する回
路を提供せんとするものである。 （ニ） 問題点を解決するための手段 本発明においては、データ及びこのデータに対する誤
り検出あるいは訂正のためのパリテイよりなる複数の誤
り訂正符号語が、シンボル毎に順次記憶されているメモ
リに対して、誤り訂正符号語の復号を行うために、この
復号に対応した順番にてデータ及びパリテイをシンボル
毎に読み出すべく、アドレスを発生させる回路を構成す
るに際して、誤り訂正符号語を、データをシンボル毎に
所定配列にて並べ、この配列に基づいて前記パリテイを
付加することにより構成し、少なくとも誤り訂正符号語
のシンボルの順番に基づいて、各シンボルの前記配列に
おけるシンボル位置を演算する第１演算回路と、少なく
とも第１演算回路より出力されるシンボル位置に基づい
て、各シンボルの前記メモリに対するアドレスを演算す
る第２演算回路を設ける構成とする。 更に、第１演算回路を、誤り訂正符号語の順番及び誤
り訂正符号語のシンボルの順番に基づいて、各シンボル
の配列におけるシンボル位置を演算するよう構成とす
る。 更に、第１演算回路に対して、その出力シンボル位置
を次のシンボルのシンボル位置の演算に利用するための
フィードバックループを設ける構成とする。 更に、第１演算回路に対して、配列に基づいて定めら
れた定数発生回路を設ける構成とする。 （ホ） 作用 次項の実施例に於いて詳細に説明する如く、本発明に
係る論理回路より、符号語の復号の為のアドレス信号を
得ることができる。 （ヘ） 実施例 第12図はCD−ROM再生システムの概要を示すブロック
ダイヤグラムである。CD−ROMディスク（Ｄ）より再生
された信号は、先ず、CD信号処理部（１）にてコンパク
トディスクのフォーマットに基いた信号の処理が為され
る。その後、CD−ROMのフォーマットに基く信号処理部
（10）に送られる。この信号処理部（10）は同期検出・
デスクランブル回路（11）、RAM書込み回路（12）、誤
り訂正符号用アドレス発生回路（13）、誤り訂正データ
処理回路（14）、ホストコンピュータへのデータ転送部
（15）、バッファRAM（16）よりなる。同期検出・デス
クランブル回路（11）に於いて、CD−ROMのフォーマッ
トに基くデータの集合（ブロック若しくはセクターと称
されている）毎に同期検出が為されると共に、記録時に
於いて為されたビットスクランブルを元に戻すこと（デ
スクランブル）が為される。データ（Ｐ、Ｑパリティを
含む）は書込み回路（12）により順番にバッファRAM（1
6）に書込まれ、その後アドレス発生回路（13）に従っ
て、Ｐ符号の復号、Ｑ符号の復号が為されるような順番
にて読出され、以って誤り訂正データ処理回路（14）に
て誤り訂正が為される。斯かる処理が為された後、デー
タはデータ転送部（15）を経て、ホストコンピュータに
送られ、データに即して処理が為される。 本発明の要旨は上述した誤り訂正符号用アドレス発生
回路（13）の構成にある。その構成を第１図に示してい
る。 本発明の理解を助ける為に、先ずCD−ROMのデータフ
ォーマットについて簡単な説明をしておく。CD−ROMシ
ステムに於ける１ブロック（2352バイト）の構成は、同
期信号（12バイト）、ヘッダ（４バイト）、ユーザーデ
ータ（2048バイト）、エラー検出符号（EDC）（４バイ
ト）［同期信号、ヘッダ及びユーザデータに対して付加
される］、スペース（８バイト）、Ｐパリティ（ECC）
（172バイト）及びＱパリティ（ECC）（104バイト）よ
り成る。Ｐパリティ及びＱパリティはヘッダ（４バイ
ト）、ユーザデータ（2048バイト）、エラー検出符号
（４バイト）及びスペース（８バイト）の合計2064バイ
トに対して付加される。 第12図に示すRAM書込み回路（12）は第１図に示す書
込みアドレスポインタ（WRPT）（12a）を含んでおり、
このポインタ（12a）より出力されるバッフアRAM（16）
への書込みアドレス“WRA"に従って、前記１ブロックの
データは順次バッファRAM（16）に書込まれる。その様
子を第13図に示す。１ブロックのデータは、データの到
着順に即ち同期信号から順番に下位バイト、上位バイト
の順にバッファRAM（16）に書込まれる。今、第Ｎ番目
のブロックの先頭アドレスの上位アドレスをｎとした場
合、この上位アドレスがｎからｎ＋2350の間のバッファ
RAM（16）に対して第Ｎ番目のブロック（2352バイト）
が書込まれる。バッファRAM（16）に書込まれたデータ
は下位バイト、上位バイト毎に区分され、夫々下位バイ
トプレーン、上位バイトプレーンを形成する。上位アド
レスがｎからｎ＋10の間にバッファRAM（16）には同期
信号（12バイト）が書込まれ、その後のｎ＋12以降のア
ドレスのバッファRAM（16）に対して、Ｐ符号及びＱ符
号を形成するヘッダー、ユーザデータ、…Ｐパリティ、
Ｑパリティが順次書込まれる。 ここで、Ｐ符号語及びＱ符号語の構成について説明す
る。Ｐ符号語及びＱ符号語は下位バイトプレーン及び上
位バイトプレーン（但し、同期信号は除く）の夫々に対
して構成される。夫々のバイトプレーンは1032バイト
（2064÷２）のデータ（ヘッダ、ユーザデータ、EDC、
スペースよりなる）に対して86バイト（172÷２）のＰ
パリティが付加されたＰ符号語及び同じく1032のバイト
のデータに対して52バイト（104÷２）のＱパリティが
付加されたＱ符号語を含んでいる。斯かる構成を第14図
に示す。 各プレーンを構成する1032のバイトのデータは第14図
に示す如く、配列される。即ち、1032個のデータを24
行、43列に配列され、夫々の列（24個のデータ）に対し
て２個のＰパリティが付加されて、１つのＰ符号語が形
成される。従って、43列に対して合計86個のＰパリティ
が付加される。斯様にして第14図に於いて、列毎に１つ
のＰ符号語が形成される。第14図に於いて、４桁の数字
は符号語のシンボル位置（Ｌ）（第14図に示す配列に於
ける位置）を示しており、第ｉのＰ符号の第ｊシンボル
の位置（Ｌ）は Ｌ＝ｉ＋43j ……（１） （ｉ＝0,1,……、42;j＝0,1,……、25） となる。例えば、第１のＰ符号の第23シンボルの位置
（Ｌ）は（１）式より Ｌ＝１＋43×23＝990 となる。 一方、Ｑ符号語は第14図に於いて示すデータ（Ｐパリ
ティを含む）を斜めに42個のデータを集め、この42個の
データに対して２個のＱパリティを付加したものである
（第25行目に到達したときは、再び第０行にジャンプす
る）。斯かる構成を有するＱ符号語を並び替えた状態を
第15図に示す。第15図に於いて、４桁の数字は第14図に
示す配列に於ける符号語のシンボル位置（Ｌ）を示して
いる。そして、第ｉのＱ符号のｊシンボルの位置（Ｌ）
は Ｌ＝（43i＋44j）mod 1118 ……（２） （ｉ＝0,1,……、25;j＝0,1,……,42） Ｌ＝1118＋ｉ＋26（ｊ−43） ……（３） （ｉ＝0,1,……、25;j＝43、44） となる。上記（２）式は（43i＋44j）を1118で割った
余りを示している。 例えば、第１のＱ符号の第２シンボルの位置（Ｌ）は
（２）式より Ｌ＝（43×１＋44×２）mod 1118＝131 第０のＱ符号の第42シンボル位置（Ｌ）は（２）式よ
り Ｌ＝（43×０＋44×42）mod 1118＝730 第25のＱ符号の第44シンボル位置（Ｌ）は（３）式よ
り Ｌ＝1118＋25＋26（44−43）＝1169 となる。 上述したＰ若しくはＱ符号語の各シンボル位置（Ｌ）
とバッファRAM（16）に書込まれたアドレスＡ（第13図
参照）との関係は Ａ＝Ｈ＋2L＋ｐ ……（４） となる。例えば、第14図に示すＬ＝0001のデータは
（４）式より（ｐ＝０とする） Ａ＝（ｎ＋12）＋２×１＋０ ＝ｎ＋14 のアドレスに格納されていることになる（第13図参
照）。 さて、上述した構成を有するP,Q符号語を復号する場
合、各符号語を構成するシンボルを上記（４）式に基い
てアドレス指定することによりバッファRAM（16）より
読出して、復号することになる。本発明は各符号語に対
応するアドレス指定を第１図に示す論理回路にて行うも
のである。 下位バイトプレーン及び上位バイトプレーンに対する
誤り訂正の処理即ち、P,Q符号の復号の手順は第16図に
示す通りである。第16図に於いてループは内側→外側の
順で実行される。この例では、Ｐ符号の復号の後、Ｑ符
号の復号を行っているが、逆であっても良い。また、下
位バイト（LSB）プレーンと上位バイト（MSB）プレーン
の誤りの訂正処理は相互に独立に行われるものであり、
どちらを先に実行しても良い。Ｐ符号、Ｑ符号の具体的
復号方法は本発明の要旨ではない。本発明の要旨は、第
16図に示す順序に従って、バッファRAM（16）に書込ま
れた符号語を順次読出すようにバッファRAM（16）に対
してアドレス指定を行う点にある。 斯様なアドレスを発生する回路（13）について、第１
図を参照して以下説明する。 復号の為の読出しアドレスポインタ（RDPT）（20）か
ら、先に説明した“H"（復号をするブロックの同期信号
を除いた先頭のアドレス）が出力される。このアドレス
“H"は書込みアドレスポインタ（12a）より得ることが
できる。即ち、１ブロック毎に一つ前のブロックのアド
レス“H"がポインタ（12a）より読込まれ、この一つ前
のブロックの復号が行なわれる。尚、アドレスパスに
は、タイミング信号により、バッファRAM（16）の書込
みアドレス“WRA"若しくは全加算器（FA2）（21）より
出力されるバッファRAM（16）からの読出しアドレス“R
DA"が選択的に出力される。 全加算器（21）に入力される信号“p"はLSB/MSBプレ
ーン選択信号であり、“0"若しくは“1"である。全加算
器（21）には先に説明した符号語のシンボル位置を示す
信号“L"も入力され、以って全加算器（21）より先に説
明したアドレス信号“Ｈ＋2L＋p"（第４式参照）が出力
される。 以下、各符号語の復号時に於ける信号“L"の作成につ
いて順次説明して行く。以下、Ｐ（i,j,p）は、第iP符
号語の第ｊシンボルのＰプレーンを意味する。Ｑ（i,j,
p）も同様である。 （１） Ｐ符号の復号 符号語カウンタ（CWC）（22）はＰ符号Ｐ（i,j,p）の
パラメータのうち、ｉを計数・保持するものである。定
数発生器（CONST・GEN）（23）は各種タイミング信号に
同期して各定数を発生する。斯かる回路はPLA（プログ
ラマブル・ロジック・アレイ）により実現できる。 （１−１） Ｐ（i,j,p）の場合（第２図参照） COSNT・GEN（23）は“0"を出力し、マルチプレクサ
（MUX1）（24）より“i"が出力され、以って、全加算器
（FA1）（25）より“i"が出力される。以ってFA1（25）
よりＬ＝ｉが出力される。以ってFA2（21）よりアドレ
スRDA＝Ｈ＋2L＋ｐ＝Ｈ＋2i＋ｐが出力される。シンボ
ルオフセットアドレス（SOA）（26）には“i"がラッチ
され、以降のアドレス発生に備える。 （１−２） Ｐ（i,j,p）の場合（ｊ≠０）（第３図参
照） この動作は前記（１−１）の動作に引続いて実行され
る。 Ｐ（i,j,p）のアドレスの発生の為にはSOA（26）に保
持された一つ前のシンボル発生時に於ける“L"の値を用
いる。Ｐ（i,j,p）のときの“L"を“Lj"、一つ前のシン
ボルＰ（i,j-1,p）のときの“L"を“Lj-1"とすると、タ
イミング信号の入力によりCONST.GEN（23）がFA1（25）
に対し、定数“43"を発生することによってLj＝Lj-1＋4
3となる。漸化式の計算によりLj＝ｉ＋43jとなり、アド
レス“RDA"はＨ＋2L＋ｐ＝Ｈ＋２（ｉ＋43j）＋ｐとな
る。第３図に於いてSOA（26）より一つ前の“Lj-1"がマ
ルチプレクサ（MUX2）（27）を経てMUX1（１）に戻さ
れ、FA1（25）に入力される。 第10図は上述Ｐ符号のアドレス発生のタイミングを示
す図である。例えば、Ｐ（0,25,0）の“L"は０＋43×25
＝1075であり、RDAはＨ＋２（ｉ＝1075）＋ｐ＝Ｈ＋215
0となる。 斯様にして第ｉ（ｉ＝0,1,……,42）のＰ符号が第１
シンボルから第25シンボルまで順番にバッファRAM（1
6）から読出されるようなアドレス“RDA"が第１図に示
す論理回路により発生されることになる。 （２） Ｑ符号の復号 （２−１） Ｑ（o,o,p）の場合（第４図参照） 符号語カウンタ（CWC）（22）は“0"であり、この値
はシンボルカウンタ（BYC）（28）に読込まれる。シン
ボルカウンタ（BYC）（28）は‘25'検出器（WRAP・DE
T）（29）と共に26進カウンタとして動作し、ラップ信
号（WRAP）を生成する。即ち、第14図に示すＱ符号語の
作成方法から理解できるように、第０のＱ符号の第25シ
ンボル（第26番目）の位置は第14図図示の配列の最下位
行であり、第26シンボル（第27番目）は同配列の最上位
行にジャンプする。ラップ信号は斯かるジャンプのタイ
ミングを示す信号であり、後程、詳細に説明する。 定数発生器（CONST・GEN）（23）及びマルチプレクサ
（MUX1）（24）は“0"を出力し、以って全加算器（FA
1）（25）の出力即ちシンボル位置“L"は“0"となる。
依って、アドレス“RDA"はＨ＋2L＋ｐ＝Ｈ＋２×０＋ｐ
＝Ｈ＋ｐとなる。 尚、Ｌ＝０はシンボルオフセットアドレス（SOA）（2
6）及び符号語先頭シンボルポインタ（WHP）（30）に取
込まれる。この値は以降のＱ符号Ｑ（i,j,p）（但しｉ
≠0,j≠０）に於いて利用される。 （２−２） Ｑ（i,o,p）（ｉ≠０）の場合（第５図参
照） ｉが“0"でないＱ符号の最初のシンボルに対するアド
レスはｉが“0"の符号Ｑ（o,o,p）とは異なる、以下の
態様で発生される。 符号語カウンタ（CWC）（22）は“i"を計数してお
り、シンボルカウンタ（BYC）（28）にこの値“i"が読
込まれる。定数発生器（CONST・GEN）（23）は“43"を
発生しており、シンボル位置Li,oは一つ前のLi-l,oを利
用して生成される。即ち、符号語先頭シンボルポインタ
（WHP）（30）には一つの前の符号語の第０シンボルＱ
（i-1,o,p）のアドレス発生時に生じたシンボル位置“L
i-1,o"が保持されている。この値“Li-1,o"はマルチプ
レクサ（MUX2,1）（27,24）を経て全加算器（FA1）（2
5）に入力される。依って、FA1（25）よりLi,o＝Li-1,o
＋43が出力される。（２−１）で示した通り、Lo,o＝０
であるので、漸化式の計算によりLi,o＝43iとなる。従
って、全加算器（FA2）（21）より出力されるアドレス
“RDA"はRDA＝Ｈ＋2L＋ｐ＝Ｈ＋２×43i＋ｐ＝Ｈ＋86i
＋ｐとなる。 新たに求められたLi,oの値は符号語先頭シンボルポイ
ンタ（WHP）（30）に保持され、次の符号語Ｑ（i+1,o,
p）の“Li+1,o"求めるときに使用される。 Ｑ（i,o,p）の第０シンボルの位置“Li,o"が43iとな
ることは、第15図の第０列（左端の列）に示されてい
る。 （２−３） Ｑ（i,j,p）（ｉ≠0,j≠0,j≦42,但し、BY
Cが25を計数した次のシンボルは除くの場合（第６図参
照） この動作は上述した（２−１）若しくは（２−２）の
動作に引続いて行われる。シンボルカウンタ（BYC）（2
8）はｊが１づつ増えるに従って、初期値［Ｑ（i,o,p）
で設定された値ｉ］から１づつアップ計数し、第ｊシン
ボルのとき［即ちＱ（i,j,p）のとき］にはその値は
“ｉ＋j"となっている。もしこの値“ｉ＋j"が25を超え
ると（即ち、第14図に於いて、最下位行に達した後、最
上位行に戻ると）、BYC（28）は26進カウンタとなって
いる為、Ｑ（i,j+1,p）に於けるBYC（28）の値は“0"と
なる。このことは次の（２−４）項で説明する。従っ
て、BYC（28）の値は（ｉ＋ｊ）mod 26（≠０）とな
る。 この動作モードでは定数発生器（CONST・GEN）（23）
は“44"を発生しており、シンボル位置Li,jは一つ前のL
i,j-1を利用して生成される。即ち、シンボルオフセッ
トアドレス（SOA）（26）には一つ前のシンボルＱ（i,j
-1,p）のアドレス発生時に生じたシンボル位置Li,j-1が
保持されている。この値はマルチプレクサ（MUX2,1）
（27,24）を経て全加算器（FA1）（25）に入力される。
従って、FA1（25）よりLi,j＝Li,j-1＋44が出力され
る。（２−２）項よりLi,o＝43iであるから、Li,j＝43i
＋44iとなる。但し、次の（２−４）項で説明するシン
ボルジャンプの為、Li,j＝（43i＋44j）mod 1118とな
る。 従って、求めるアドレスRDAはRDA＝Ｈ＋2L＋ｐ＝Ｈ＋
２［（43i＋44j）mod 1118］＋ｐとなる。 例えば、第０の符号の第２シンボルの位置Lo,2は Lo,2＝（43×０＋44×２）＝88であり 第１のＱ符号の第１シンボルの位置Ｌ1,1は Ｌ1,1＋（43×１＋44×１）＝87となる（第14図参
照）。 （２−４） Ｑ（i,j,p）（ｉ≠0,j≠0,j≦42,であっ
て、BYCが25を計数した次のシンボルの場合（第７図参
照） 前述したＱ（i,j,p）のうち特にBYC（28）が“25"を
計数した次のシンボルに対しては、前述（２−３）項と
は異なる、以下の態様でアドレスが発生される。BYC（2
8）が“25"を計数すると“25"検出器（29）により、ラ
ップ信号（WRAP）が発生し、次のシンボルに於いてBYC
（28）は“26"とならず０となる（シンクロナスクリ
ア）。このラップ信号（WRAP）が発生した場合には、Ｑ
符号のシンボル位置の求め方は、前記（２−３）項で説
明した如く一つ前のシンボル位置に44を加算するのでは
なく、一つ前のシンボル位置から1074を減算しなくては
ならない。例えば第14図に於いて、第０のＱ符号語は０
行０列の第１シンボル位置（0000）から始まって（004
4）（0088）……と進んで１行づつ下り、第25シンボル
（BYC＝25）で最下行（第25行）に至り、その次の第26
シンボルでは再び第０行に戻り（そのシンボル位置Ｌは
Ｌ＝43×０＋44×（26−１）−1074＝0026、次には第１
行第27列の（0070＝0026＋44）のシンボル位置となり、
以下再び一行づつ下り、シンボル位置が（0114＝0070＋
44）……と変化して行く。斯様にして第14図に於いて第
25行目から第０行目にシンボルがジャンプするとき、前
述したラップ信号が生じることになる。このとき、CONT
・GEN（23）が“44"ではなく、“−1074"を発生する。
従って、シンボル位置Li,jはLi,j＝Li,j-1 −1074とな
る。−1074＝44−1118であり、結局Li,j＝43i＋44（ｊ
−１）−1074＝43i＋44j−1118＝（43i＋44j）mod 1118
となる。 従って、全加算器（FA2）（21）より出力されるRDAは
RDA＝Ｈ＋2L＋ｐ＝Ｈ＋２［（43i＋44j）mod 1118］＋
ｐとなる。 （２−５） Ｑ（i,43,p）の場合（第８図参照） 第14図若しくは第15図より容易に理解できるように、
この場合のシンボル位置Li,43＝ｉ＋1118となる。この
場合の論理回路は第８図に示す通りである。 （２−６） Ｑ（i,44,p）の場合（第９図参照） 同じく第14図若しくは第15図より容易に理解できるよ
うに、この場合のシンボル位置Li,44はLi,44＝ｉ＋1114
となる。この場合の論理回路は第９図に示す通りであ
る。 以上述べたＱ符号のアドレスの発生のタイミングを第
11図に示す。 （ト） 発明の効果 マイクロコンピュータによってアドレスを計算する方
式は一般にソフトウェアによる計算に時間がかかるのに
比べ、本発明ではハードウェアによってアドレスを算出
でき、処理が非常に高速に行え、特にCD−ROMやCD−Ｉ
の再生機の中の誤り訂正符号復号器においてリアルタイ
ムによる訂正処理が可能となる。リアルタイム訂正処理
とは、CD信号処理部（第12図参照）から転送されてくる
のと同じ転送レートにて、誤り訂正処理を終えたデータ
が、誤り訂正復号器から出力できる機能を指している。
即ち、マイクロコンピュータによるものは処理が遅いた
め、一度誤り訂正処理をはじめとすると、データの転送
は滞ってしまうことは避けられない。またマイクロコン
ピュータによるソフトウェアの訂正処理は、マイクロコ
ンピュータの機種が代わるとソフトウェアを最初から作
り直す必要がある（アセンブラや機械語で開発した場
合）。即ち、新機種ごとにソフトウェア開発を行う必要
がある。ハードウェアによって実現した場合、特にIC化
された場合には斯かる不都合はない。 更に、ROMを利用したテーブルルックアップによって
実現する場合、ここで必要とするROMの容量が、入力11
ビットで出力11ビットになる。汎用ROMを使うと必ず２
個必要となる。また、第13図に示したような、バッファ
RAM内に連続してブロックを書込む方式とする場合に
は、ROMの他に全加算器等を必要とする。このため、ハ
ードウェアの物理量が多くなる。またROMと全加算器な
どを含めてIC化してもチップ上の面積は比較的大きくな
る。また、ROMは一般的に本発明による論理回路に比べ
低速である。これらによってIC化を考えた上でも本発明
の方が有利である。 従って、本発明は従来の方式に比べ高速で、回路規模
も小さくてすみ、IC化が容易である。またリアルタイム
で訂正を行いたい場合に特に有効である。
【図面の簡単な説明】
第１図ないし第16図は本発明の説明に供する図であり、
第１図はアドレス発生回路を示す図、第２図及び第３図
はＰ符号用アドレス発生に関係する部分の回路を示す
図、第４図、第５図、第６図、第７図、第８図及び第９
図はＱ符号用のアドレス発生に関係する部分の回路を示
す図、第10図はＰ符号のアドレス発生のタイミング図、
第11図はＱ符号のアドレス発生のタイミング図、第12図
はCD−ROMシステムの概要を示すブロックダイヤグラ
ム、第13図はバッファRAMを示す図、第14図及び第15図
は符号語の配列を示す図、第16図は符号語の復号手順を
示す図、第17図は従来のROMを利用したアドレス発生方
式を示す図である。 （13）は誤り訂正符号用アドレス発生回路（論理回
路）、（20）は読出しアドレスポインタ（RDAT）、（2
1）（25）は全加算器（FA1,FA2）、（22）は符号語カウ
ンタ（CWC）、（23）は定数発生器（CONST・GEN）、（2
4,27）はマルチプレクサ（MUX1,MUX2）、（26）はシン
ボルオフセットアドレス（SOA）、（28）はシンボルカ
ウンタ（BYC）、（29）は‘25'検出器（WRAP・DET）、
（30）は符号語先頭シンボルポインタ（WHP）。
第１図はアドレス発生回路を示す図、第２図及び第３図
はＰ符号用アドレス発生に関係する部分の回路を示す
図、第４図、第５図、第６図、第７図、第８図及び第９
図はＱ符号用のアドレス発生に関係する部分の回路を示
す図、第10図はＰ符号のアドレス発生のタイミング図、
第11図はＱ符号のアドレス発生のタイミング図、第12図
はCD−ROMシステムの概要を示すブロックダイヤグラ
ム、第13図はバッファRAMを示す図、第14図及び第15図
は符号語の配列を示す図、第16図は符号語の復号手順を
示す図、第17図は従来のROMを利用したアドレス発生方
式を示す図である。 （13）は誤り訂正符号用アドレス発生回路（論理回
路）、（20）は読出しアドレスポインタ（RDAT）、（2
1）（25）は全加算器（FA1,FA2）、（22）は符号語カウ
ンタ（CWC）、（23）は定数発生器（CONST・GEN）、（2
4,27）はマルチプレクサ（MUX1,MUX2）、（26）はシン
ボルオフセットアドレス（SOA）、（28）はシンボルカ
ウンタ（BYC）、（29）は‘25'検出器（WRAP・DET）、
（30）は符号語先頭シンボルポインタ（WHP）。
Claims (1)
- (57)【特許請求の範囲】 １．データ及びこのデータに対する誤り検出あるいは訂
正のためのパリティよりなる複数の誤り訂正符号語が、
シンボル毎に一定の語数からなるブロック単位で記憶さ
れているメモリに対して、前記誤り訂正符号語の復号を
行うために、この復号に対応した順番にて前記データ及
びパリティをシンボル毎に読み出すべく、アドレスを発
生させる回路であって、 前記誤り訂正符号語は、前記データを１ブロック分ずつ
シンボル毎に所定配列にて並べ、この配列に基づく所定
の符号シーケンスに対して前記パリティを付加すること
により構成されており、前記誤り訂正符号語の各々に対
応する符号シーケンスの先頭のシンボル位置を生成し、
この先頭のシンボル位置に、前記符号シーケンスに対応
して定められた定数を所定のタイミングで選択的に加算
して次のシンボル位置を演算すると共に、その演算結果
をフィードバックし、前記符号シーケンスに対応して定
められた定数を繰り返し選択的に加算して、さらに続く
シンボル位置を順次演算する第１演算回路と、１ブロッ
ク分の前記データ及び前記誤り訂正符号語が記憶される
前記メモリの先頭アドレスに前記第１演算回路より出力
されるシンボル位置を加算して、各シンボルの前記メモ
リに対するアドレスを演算する第２演算回路と、を有す
ることを特徴とするアドレス発生回路。 ２．前記第１演算回路は、前記符号シーケンスに対応し
て定められた定数を所定のタイミングで選択的に発生す
る定数発生回路を含むことを特徴とする特許請求の範囲
第１項記載のアドレス発生回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62105390A JP2713902B2 (ja) | 1987-04-28 | 1987-04-28 | アドレス発生回路 |
| US07/184,335 US4901318A (en) | 1987-04-28 | 1988-04-21 | Address generating circuit |
| DE3851651T DE3851651T2 (de) | 1987-04-28 | 1988-04-27 | Schaltungsanordnung zur Erzeugung von Adressen. |
| KR1019880004772A KR940011037B1 (ko) | 1987-04-28 | 1988-04-27 | 어드레스 발생회로 |
| EP88106726A EP0288989B1 (en) | 1987-04-28 | 1988-04-27 | Address generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62105390A JP2713902B2 (ja) | 1987-04-28 | 1987-04-28 | アドレス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63269834A JPS63269834A (ja) | 1988-11-08 |
| JP2713902B2 true JP2713902B2 (ja) | 1998-02-16 |
Family
ID=14406319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62105390A Expired - Fee Related JP2713902B2 (ja) | 1987-04-28 | 1987-04-28 | アドレス発生回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4901318A (ja) |
| EP (1) | EP0288989B1 (ja) |
| JP (1) | JP2713902B2 (ja) |
| KR (1) | KR940011037B1 (ja) |
| DE (1) | DE3851651T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920005291B1 (ko) * | 1990-08-09 | 1992-06-29 | 삼성전자주식회사 | Cd-rom의 삭제 비트 저장방법 및 회로 |
| KR930000994B1 (ko) * | 1990-08-09 | 1993-02-12 | 삼성전자 주식회사 | Cd-rom 데이타 버퍼링 및 독출용 어드레스 발생방법 및 회로 |
| EP0473102B1 (en) * | 1990-08-29 | 1995-11-22 | Honeywell Inc. | Data communication system with checksum calculating means |
| JP2781658B2 (ja) * | 1990-11-19 | 1998-07-30 | 日本電気アイシーマイコンシステム株式会社 | アドレス生成回路とそれを用いたｃｄ―ｒｏｍ装置 |
| JP3260421B2 (ja) * | 1992-06-30 | 2002-02-25 | パイオニア株式会社 | Ｃｄ−ｒｏｍ再生装置 |
| US5621743A (en) * | 1994-02-18 | 1997-04-15 | Sanyo Electric Co., Ltd. | CD-ROM decoder for correcting errors in header data |
| US5657302A (en) * | 1994-09-20 | 1997-08-12 | Cirrus Logic, Inc. | Hardware implemented method and apparatus for locating a target sector of an optical media |
| KR970705076A (ko) * | 1995-05-26 | 1997-09-06 | 존 엠. 클락3세 | 메모리에 저장된 오정렬 데이타용 어드레스를 효율적으로 결정하는 장치 및 방법(Apparatus and Method for Efficiently Determining Addresses for Misaligned Data Stored in Memory) |
| US5956757A (en) * | 1996-03-22 | 1999-09-21 | Adaptec, Inc. | Method and apparatus for generating addresses |
| US5774648A (en) * | 1996-10-02 | 1998-06-30 | Mitsubishi Semiconductor Of America, Inc. | Address generator for error control system |
| KR100247064B1 (ko) * | 1997-04-10 | 2000-03-15 | 윤종용 | 콤팩트디스크-롬 드라이브의 디코딩장치에서 에러정정을 위한 메모리 리드회로 |
| US7142123B1 (en) * | 2005-09-23 | 2006-11-28 | Lawrence Kates | Method and apparatus for detecting moisture in building materials |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4333160A (en) * | 1978-11-20 | 1982-06-01 | Victor Company Of Japan, Ltd. | Memory control system |
| US4516219A (en) * | 1981-12-18 | 1985-05-07 | Mitsubishi Denki Kabushiki Kaisha | Address designating method of memory and apparatus therefor |
| JPS6079564A (ja) * | 1983-10-05 | 1985-05-07 | Nippon Gakki Seizo Kk | Ｄａｄプレ−ヤにおけるアドレス制御回路 |
| DE3470242D1 (en) * | 1983-10-05 | 1988-05-05 | Nippon Musical Instruments Mfg | Data processing circuit for digital audio system |
| JPS60133599A (ja) * | 1983-12-21 | 1985-07-16 | Nec Corp | 半導体メモリ装置 |
| JPS60256230A (ja) * | 1984-05-31 | 1985-12-17 | Mitsubishi Electric Corp | デイジタル情報伝送方法 |
| JPS60256990A (ja) * | 1984-06-01 | 1985-12-18 | Toshiba Corp | 磁気記録装置および磁気再生装置 |
| JPS6175626A (ja) * | 1984-09-20 | 1986-04-18 | Fujitsu General Ltd | デジタル通信におけるインタリ−ブ方法 |
| JPH0697542B2 (ja) * | 1985-05-14 | 1994-11-30 | 松下電器産業株式会社 | インタ−リ−ブ回路 |
| US4710934A (en) * | 1985-11-08 | 1987-12-01 | Texas Instruments Incorporated | Random access memory with error correction capability |
| JP2569478B2 (ja) * | 1986-02-19 | 1997-01-08 | ソニー株式会社 | デ−タ記録装置 |
| US4715036A (en) * | 1986-05-16 | 1987-12-22 | Digital Equipment Corporation | Data encoder system |
| US4775978A (en) * | 1987-01-12 | 1988-10-04 | Magnetic Peripherals Inc. | Data error correction system |
-
1987
- 1987-04-28 JP JP62105390A patent/JP2713902B2/ja not_active Expired - Fee Related
-
1988
- 1988-04-21 US US07/184,335 patent/US4901318A/en not_active Expired - Lifetime
- 1988-04-27 DE DE3851651T patent/DE3851651T2/de not_active Expired - Fee Related
- 1988-04-27 KR KR1019880004772A patent/KR940011037B1/ko not_active IP Right Cessation
- 1988-04-27 EP EP88106726A patent/EP0288989B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3851651T2 (de) | 1995-05-18 |
| KR940011037B1 (ko) | 1994-11-22 |
| JPS63269834A (ja) | 1988-11-08 |
| EP0288989A3 (en) | 1991-03-27 |
| EP0288989B1 (en) | 1994-09-28 |
| US4901318A (en) | 1990-02-13 |
| KR880013064A (ko) | 1988-11-29 |
| DE3851651D1 (de) | 1994-11-03 |
| EP0288989A2 (en) | 1988-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4683572A (en) | Decoding device for code symbols protected by Reed-Solomon code | |
| US6363511B1 (en) | Device and method for decoding data streams from storage media | |
| JP2713902B2 (ja) | アドレス発生回路 | |
| US4730321A (en) | Disk drive with improved error correction code | |
| JPH10500270A (ja) | 多目的誤り訂正システム | |
| US4532629A (en) | Apparatus for error correction | |
| US6907559B2 (en) | Method and apparatus for data reproduction | |
| EP0155038A1 (en) | Fast decoder for reed-solomon codes which can also be used as an encoder, and recording/playback apparatus comprising such an encoder/decoder | |
| JPS58219852A (ja) | エラ−訂正回路 | |
| EP0273676A2 (en) | Single track orthogonal error correction system | |
| US20080250306A1 (en) | Coding circuit for recording data on dvd disk | |
| JP3281387B2 (ja) | Ｃｒｃ／ｅｄｃチェッカシステム | |
| US4800515A (en) | Circuit for operating finite fields | |
| US6453441B1 (en) | Error correcting device and optical disk reader comprising same | |
| JP2002280909A (ja) | エラー訂正装置 | |
| KR0140382B1 (ko) | Dat의 오류정정을 위한 어드레스 발생회로 | |
| JP4126795B2 (ja) | 疑似積符号復号装置及び方法 | |
| KR940007571B1 (ko) | 어드레스 발생회로 | |
| KR920010184B1 (ko) | 유한체(有限體)의 연산회로 | |
| JP3310186B2 (ja) | リード・ソロモン符号の復号回路 | |
| JP2605269B2 (ja) | エラー訂正方法 | |
| JPS58125175A (ja) | ガロア体の乗算回路 | |
| KR0164509B1 (ko) | 4비트 병렬 사이클릭 리던던시 체크 디코더 | |
| JPH0628343B2 (ja) | 積符号の復号方法 | |
| KR100499878B1 (ko) | 디브이디 램에서의 피아이디에 대한 에러 정정 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |