JP2713082B2

JP2713082B2 - 半導体装置

Info

Publication number: JP2713082B2
Application number: JP5063659A
Authority: JP
Inventors: 政志縣; 寛行山内; 俊郎山田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1992-03-27
Filing date: 1993-03-23
Publication date: 1998-02-16
Anticipated expiration: 2013-02-16
Also published as: JPH0613574A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、対称性を有する少なく
とも一対のＭＯＳＦＥＴを備えた半導体装置に関する。

【０００２】

【従来の技術】半導体装置の中には、一対のＭＯＳＦＥ
Ｔを有する装置がある。例えば、センスアンプがそれで
ある。半導体記憶装置の記憶容量を高めるために、その
メモリセルのサイズが縮小されるとともに、集積度が高
められつつある。

【０００３】半導体記憶装置の記憶容量を向上させるた
めには、メモリセルのサイズだけではなく、センスアン
プのサイズを縮小する必要がある。一般に、半導体素子
のサイズが縮小されると、そのような半導体素子を製造
する工程におけるプロセスパラメータの変動に応じて、
形成された半導体素子の各部の形状、サイズが変化した
り、半導体素子の現実の電気特性が期待される電気特性
からシフトしたりする傾向が強まる。

【０００４】センスアンプ等の半導体装置は、対称性の
高いことが要求される少なくとも一対のＭＯＳＦＥＴを
備えている。このため、前述のプロセスパラメータの変
動により対称性が劣化すると、そのような半導体装置は
所望の機能を達成することができなくなる。図１１は、
センスアンプの回路の典型的な構成を示す。図１１に
は、第１のビットラインペアｂｉｔ１及びｂｉｔ１バー
と、第２のビットラインペアｂｉｔ２及びｂｉｔ２バー
と、各ビットラインペアに接続されたセンスアンプＳＡ
とが示されている。各センスアンプＳＡは、１対のＭＯ
ＳＦＥＴを有している。図１２は、各センスアンプＳＡ
のうちの、高い対称性が要求されるＭＯＳＦＥＴ対の回
路構成を模式的に示す。ここで、第１のＭＯＳＦＥＴ
は、ソース領域１１０、ゲート電極１４０ａ及びドレイ
ン領域１２０ａを有しており、第２のＭＯＳＦＥＴは、
第１のＭＯＳＦＥＴと共有するソース領域１１０、ゲー
ト電極１４０ａ、及びドレイン領域１２０ａを有してい
る。センスアンプＳＡにおいては、電気特性に関して、
第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴとが等価であ
る必要がある。言い換えれば、第１のＭＯＳＦＥＴと第
２のＭＯＳＦＥＴとの間には、高い対称性が要求され
る。

【０００５】図１３は、従来のセンスアンプのレイアウ
トの一例を示している。図１４は、図１３のＢ−Ｂ線断
面図である。半導体層（基板）１の上面には、分離領域
３により分離された複数の活性領域２０ａ、２０ｂが設
けられている。ビットラインペアｂｉｔ１、ｂｉｔ１バ
ー、ｂｉｔ２、ｂｉｔ２バー・・・が、第１方向Ｘに沿
って延びている。複数の活性領域２０ａ、２０ｂは、そ
れぞれ、第２方向Ｙに沿って配列している。ビットライ
ンペアｂｉｔ１を及びｂｉｔ１バーをセンシングするセ
ンスアンプは、一対のＭＯＳＦＥＴを備えている。この
一対のＭＯＳＦＥＴは、それぞれ、ゲート電極１４ａ、
１４ｂを有している。ゲート電極１４ａ、１４ｂは、図
１２のゲート電極１４０ａ、１４０ｂに対応している。
図１２におけるソース領域１１０、ドレイン領域１２０
ａ、１２０ｂは、それぞれ、図１３ではソース領域１
１、ドレイン領域１２ａ、１２ｂに対応している。

【０００６】この従来技術では、センスアンプのＭＯＳ
ＦＥＴペアのうち、第１のＭＯＳＦＥＴと第２のＭＯＳ
ＦＥＴとは、別々の活性領域にそれぞれ形成されてい
る。すなわち、第１の活性領域２０ａは、分離領域３に
より、第２の活性領域２０ｂから分離されている（図１
４）。

【０００７】このようなセンスアンプによれば、対称性
に関して次のような問題が生じる。すなわち、ソース領
域１１及びドレイン領域１２ａ、１２ｂを形成するため
のイオン注入により、一対のＭＯＳＦＥＴの電気特性に
ついて対称性が劣化する。これは、イオンが半導体層１
の表面に対して垂直ではなく、垂直から約７°だけシフ
トした角度で半導体層１へ注入されるためである。この
ような斜めイオン注入はイオンのチャネリング防止する
が、ゲート電極の直下に位置するべきチャネル領域の位
置を、ゲート電極１４ａ、１４ｂの位置に対して、一定
方向にシフトさせることとなる。その結果、ゲート電極
１４ａ、１４ｂに対する、ソース領域１１及びドレイン
領域１２ａ、１２ｂの位置関係が対称性を失い、それに
よって一対のＭＯＳＦＥＴの電気特性の対称性が劣化す
ることがある。

【０００８】また、このようなセンスアンプによれば、
第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴとの間に分離
領域３が存在するために、センスアンプのサイズを縮小
することが困難である。

【０００９】図１５は、従来のセンスアンプの他の構成
例を示している。図１６は、図１５のＣ−Ｃ線断面図で
ある。このセンスアンプによれば、第１のＭＯＳＦＥＴ
と第２のＭＯＳＦＥＴとの間に素子分離が存在しない。
一対のＭＯＳＦＥＴは、それぞれ、Ｕ字形のゲート電極
１４ａ、１４ｂを備えている。平面レイアウト上におい
て、ゲート電極１４ａ、１４ｂが活性領域２から切り取
る領域が、ドレイン領域１２ａ、１２ｂとなる。このセ
ンスアンプでは、分離領域３を用いなくとも、一対のＭ
ＯＳＦＥＴのドレイン領域１２ａ、１２ｂは、相互に分
離される。

【００１０】この従来例では、上記イオン注入工程にお
ける斜めイオン注入に関した問題も、解消される。ソー
ス領域１１及びドレイン領域１２ａ、１２ｂがゲート電
極１４ａ、１４ｂに対してシフトすることの影響が、相
互に相殺されるからである。

【００１１】

【発明が解決しようとする課題】しかしながら、上述の
従来技術においては、次のような問題がある。

【００１２】ソース領域１１の複数のソースコンタクト
４のうち、あるコンタクト４の抵抗が変動した場合に、
一対のＭＯＳＦＥＴの対称性が損なわれてしまうことに
ある。このことを、図１７（ａ）及び（ｂ）を参照し
て、以下に説明する。

【００１３】まず、ビットライン抵抗を５ｋΩ、ビット
ライン容量を１００ｆＦ、ソースコンタクトの抵抗を１
０オーム、ソース領域のシート抵抗を１００Ω／□とし
て、ソースコンタクトの抵抗の変化がもたらすセンスア
ンプの非対称性を検討する。

【００１４】製造工程中に生じたダストがソースコンタ
クト４の一つに影響を与え、その結果、そのコンタクト
抵抗が１ｋオームになったとする（図１７（ｂ））。こ
の条件の基で、シミュレーションを実行したところ、セ
ンスアンプのセンス速度は、約２０パーセント劣化する
ことがわかった。

【００１５】ＤＲＡＭに使用される微細化されたセンス
アンプにおいては、このようなソースコンタクト４の不
良が発生しやすいため、ソースコンタクト４の抵抗の非
対称性に起因するセンスアンプの誤動作の危険がより高
まる。

【００１６】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、製造工程中
にプロセスパラメータが変動しても対称性が劣化しにく
い一対以上のＭＯＳＦＥＴを備えた半導体装置を提供す
ることにある。また、他の目的は、レイアウトサイズが
縮小され、高集積化に適した構成を有する、一対以上の
ＭＯＳＦＥＴを備えた半導体装置を提供することにあ
る。

【００１７】

【課題を解決するための手段】本発明の半導体装置は、
上面を有する半導体層と、該上面に形成された活性領域
と、該上面に形成され、かつ該活性領域を囲む分離領域
とを備えた半導体装置であって、該装置は、該活性領域
に形成された一対のＭＯＳＦＥＴを備えており、該一対
のＭＯＳＦＥＴは、該上面に実質的に垂直な第１対称面
に関して対称であり、しかも、該上面及び該第１対称面
の両方に対して垂直な第２対称面に関しても対称である
構造を有しており、該一対のＭＯＳＦＥＴのそれぞれ
は、該活性領域の表面に形成されたソース領域、ドレイ
ン領域及びチャネル領域を有しており、該ソース領域は
該一対のＭＯＳＦＥＴに共通し、かつ前記半導体層の前
記上面と前記第２対称面とが交差する軸に沿う部分にお
いて、ソースコンタクト領域を有し、各ドレイン領域
は、該チャネル領域の各々によって、該ソース領域から
分離されており、そのことにより上記目的が達成され
る。

【００１８】前記一対のＭＯＳＦＥＴの前記チャネル領
域の各々は、実質的にＵ字型の形状を備えていてもよ
い。

【００１９】前記一対のＭＯＳＦＥＴの前記チャネル領
域の各々は、実質的にＯ字型の形状を備えていてもよ
い。

【００２０】前記一対のＭＯＳＦＥＴの各々は、前記チ
ャネル領域の上方に位置し、かつ該チャネル領域の形状
を規定するゲート電極を備えている。

【００２１】好ましくは、前記ソース領域及び前記ドレ
イン領域は、前記ゲート電極に対して自己整合してい
る。

【００２２】更に、前記一対のＭＯＳＦＥＴと同様の構
造を有する複数対のＭＯＳＦＥＴを備え、前記半導体層
の前記上面と前記第２対称面とが交差する軸に沿う部分
において複数の前記ソースコンタクト領域を有していて
もよい。

【００２３】前記一対のＭＯＳＦＥＴの各々のゲート電
極は、前記上面及び前記第２対称面に対して実質的に平
行な第１部分、及び、該第１部分に電気的に接続され、
かつ該第１部分に平行な第２部分を有していてもよい。

【００２４】好ましくは、前記一対のＭＯＳＦＥＴの各
々のゲート電極のうちの前記第１部分及び前記第２部分
は、前記活性領域と前記分離領域との境界の一部を横切
っている。

【００２５】前記一対のＭＯＳＦＥＴの各々のゲート電
極は、前記第１部分の端部と前記第２部分の端部とを電
気的に接続する第３部分を有しており、該第３部分は、
前記第２対称面に対して実質的に平行であってもよい。

【００２６】好ましくは、前記一対のＭＯＳＦＥＴの各
々のゲート電極のうち、前記第１部分及び前記第２部分
の幅は、前記第３部分の幅よりも狭い。

【００２７】前記一対のＭＯＳＦＥＴの各々のゲート電
極は、前記第１部分と前記第２部分とを電気的に接続す
る第４部分を有しており、該第４部分は、前記第３部分
と並列に該第１部分と該第２部分とを接続していてもよ
い。

【００２８】好ましくは、前記一対のＭＯＳＦＥＴの各
々のゲート電極のうち、前記第４部分は、前記活性領域
と前記分離領域との境界の一部を横切る。

【００２９】前記一対のＭＯＳＦＥＴの各々のゲート電
極は、リング状部分を有していてもよい。

【００３０】前記一対のＭＯＳＦＥＴの各々のゲート電
極の前記リング状部分は、前記活性領域と前記分離領域
との境界の一部を横切ることなく、前記活性領域上に位
置していてもよい。

【００３１】好ましくは、前記一対のＭＯＳＦＥＴの各
々のゲート電極の前記リング状部分は、前記活性領域と
前記分離領域との境界の一部を横切る。

【００３２】

【００３３】前記一対のＭＯＳＦＥＴはゲート電極対を
備えており、該ゲート電極対は、該上面に実質的に垂直
な第１対称面に関して対称であり、かつ、該上面及び該
第１対称面の両方に対して垂直な第２対称面に関しても
対称であり、該ゲート電極対の各々は、該第１対称面に
沿って延びる第１部分と第２部分、該第１部分の端部と
該第２部分の端部とを電気的に接続する第３部分、及び
該第１部分と該第２部分とを電気的に接続する第４部分
を備えており、該第４部分は、該活性領域と該分離領域
との境界上に位置している。

【００３４】好ましくは、前記ゲート電極の前記第１部
分及び前記第２部分の幅は、前記第３部分の幅よりも狭
い。

【００３５】

【作用】本発明によれば、製造工程中にプロセスパラメ
ータが変動しても、ＭＯＳＦＥＴの電気特性について、
対称性が劣化しにくい。また、レイアウトサイズが縮小
され、高集積化に適する。また、ドレイン領域の面積を
縮小することができるため、ドレイン容量が低減し、半
導体装置の動作速度が向上する。

【００３６】

【実施例】（実施例１）図１は、本発明による半導体装
置の主要部の平面構造を模式的に示している。図２は、
図１のＡ−Ａ線断面図である。この半導体装置は、ＤＲ
ＡＭのセンスアンプである。本半導体装置は、半導体層
（単結晶半導体基板である場合を含む）１と、半導体層
１の上面に形成された複数の活性領域２と、各活性領域
２を相互に分離するための分離領域３とを備えている。
図１及び図２には、分離領域３に囲まれた一つの活性領
域２が示されており、半導体装置の他の部分、例えば、
ＤＲＡＭのメモリセル等は、簡単化のため省略されてい
る。

【００３７】本半導体装置は、活性領域２に配列された
複数のＭＯＳＦＥＴ対１０を備えている。各ＭＯＳＦＥ
Ｔ対が、図１２のＭＯＳＦＥＴ対に対応し、一つのセン
スアンプＳＡを構成している。ＭＯＳＦＥＴ対１０の各
々は、第１のＭＯＳＦＥＴ１０ａと第２のＭＯＳＦＥＴ
１０ｂとを備えている。

【００３８】ＭＯＳＦＥＴ対１０の各々は、図１に示さ
れる第１方向Ｘに平行な第１対称面に関して対称であ
る。なお、この第１対称面は、図２に示される半導体層
１の上面Ｓに対して垂直である。また、ＭＯＳＦＥＴ対
１０のそれぞれは、図１に示される第２方向Ｙに平行な
第２対称面に関しても、対称である。この第２対称面
は、半導体層１の上面Ｓ（図２）及び第１対称面の両方
に対して垂直である。

【００３９】図２に示されるように、第１のＭＯＳＦＥ
Ｔ１０ａ及び第２ＭＯＳＦＥＴ１０ｂの各々は、活性領
域２の表面に形成されたソース領域１１と、ドレイン領
域１２ａ、１２ｂと、チャネル領域１３ａ、１３ｂとを
有している。ソース領域１１及びドレイン領域１２ａ、
１２ｂは、各々、半導体層１の活性領域２中に形成され
た不純物拡散層である。ＭＯＳＦＥＴ１０ａ、１０ｂが
ｎチャネル型である場合、活性領域２は半導体層中にｐ
型不純物が低濃度にドープされた領域中に存在し、ソー
ス領域１１及びドレイン領域１２ａ、１２ｂは、ｎ型不
純物が比較的に高濃度にドープされた領域である。本セ
ンスアンプでは、ソース領域１１は各ＭＯＳＦＥＴ１０
ａ、１０ｂに共通している。しかし、ドレイン領域１２
ａ、１２ｂは、各々、図２に示されるように、対応する
チャネル領域１３ａ、１３ｂによって、共通のソース領
域１１から分離されている。

【００４０】図２に示されるように、第１及び第２のＭ
ＯＳＦＥＴ１０ａ、１０ｂの各々のは、チャネル領域１
３ａ、１３ｂの上方に位置するゲート電極１４ａ、１４
ｂを有している。このゲート電極１４ａ、１４ｂは、チ
ャネル領域１３ａ、１３ｂの形状を規定する。ソース領
域１１及びドレイン領域１２ａ、１２ｂは、ゲート電極
１４ａ、１４ｂに対して自己整合的に形成されている。

【００４１】より詳細に本センスアンプのＭＯＳＦＥＴ
の構造を以下に説明する。図１に示されるように、各ゲ
ート電極１４ａ、１４ｂは、半導体層１の上面及び第２
対称面に対して実質的に平行な第１部分、及び、第１部
分に対して実質的に平行な第２部分を有している。第１
部分と第２部分とは、第３部分により接続されている。
第１部分及び第２部分は、各々、０．８μｍの幅と２μ
ｍの長さを有している。第３部分は、各々、０．８μｍ
の幅と２μｍの長さを有している。これらのゲート電極
１４ａ、１４ｂの各部分の幅は、ＭＯＳＦＥＴ１０ａ、
１０ｂのチャネル長（Ｌ）に対応しており、各部分の長
さは、ＭＯＳＦＥＴ１０ａ、１０ｂのチャネル幅（Ｗ）
に対応している。本実施例に於ける各ＭＯＳＦＥＴ１０
ａ、１０ｂのチャネル長は０．８μｍ、チャネル幅は約
４μｍである。第１のＭＯＳＦＥＴ１０ａの第３部分
と、第２のＭＯＳＦＥＴ１０ｂの第３部分との間の距離
は、０．６μｍである。なお、第１方向Ｘに沿って測っ
た活性領域２の幅は、約６μｍである。

【００４２】各ゲート電極１４ａ、１４ｂのうち、第１
方向Ｘに延びる第１部分及び第２部分は、活性領域２と
分離領域３との境界を横切っている。こうして、略Ｕ字
型の各ゲート電極１４ａ、１４ｂは、活性領域２から各
ドレイン領域１２ａ、１２ｂを切り取るように配されて
いる。図１３の従来技術のレイアウトによれば、本実施
例の採用する設計ルールでは、第１方向Ｘに沿って測っ
た活性領域２の幅は、約１０μｍになる。これは、第１
のＭＯＳＦＥＴ１０ａと第２のＭＯＳＦＥＴ１０ｂとの
間に、０．６μｍ以上の幅を有する分離領域３を設ける
必要があったからである。これに対して、本実施例で
は、前述のように、第１方向Ｘに沿って測った活性領域
２の幅は、約６μｍである。このため、センスアンプの
占有面積は、４０パーセント縮小される。

【００４３】ゲート電極１４ａ、１４ｂは、一般に、電
極材料からなる層をフォトリソグラフィ工程及びエッチ
ング工程によりパターニングすることにより、任意の平
面形状に作製され得る。現実のゲート電極１４ａ、１４
ｂの形状は、図１に示されるように、直線的な要素のみ
から構成されている必要はない。ゲート電極１４ａ、１
４ｂは、湾曲し、それによって、丸いＵ字型の形状が形
成されていてもよい。後述する本発明の効果は、ゲート
電極１４ａ、１４ｂの材料、断面構成の種類、サイズに
関係なく生じるものである。

【００４４】図２に示されるように、活性領域２におい
て、ゲート電極１４ａ、１４ｂのすぐ下方に位置する部
分には、それぞれ、チャネル領域１３ａ、１３ｂが形成
されている。すなわち、ゲート電極１４ａ、１４ｂの平
面形状に実質的に対応した平面形状のチャネル領域１３
が活性領域２に形成されている。これらのチャネル領域
１３ａ、１３ｂのそれぞれは、各ＭＯＳＦＥＴ対１０に
共通する単一のソース領域１１と、ＭＯＳＦＥＴ１０
ａ、１０ｂ毎に設けられたドレイン領域１２ａ、１２ｂ
との間に存在している。各チャネル領域１３のサイズ
は、ゲート電極１４ａ、１４ｂの形状（幅及び長さ）を
変化させることにより、任意に調整され得る。センスア
ンプの動作時、ソース領域１１とドレイン領域１２ａ、
１２ｂとをつなぐチャネル領域１３の導電性は、対応す
るゲート電極１４ａ、１４ｂに与えられる電位に応じ
て、制御される。

【００４５】ソース領域１１及びドレイン領域１２ａ、
１２ｂは、所望形状のゲート電極１４ａ、１４ｂを形成
した後、ゲート電極１４ａ、１４ｂをマスクとするイオ
ン注入工程を行うことにより、ゲート電極１４ａ、１４
ｂに対して自己整合的に形成され得る。なお、イオン注
入の注入角度、イオン注入後の熱処理による不純物の横
方向拡散等を原因として、チャネル領域１３の平面形状
及び位置は、ゲート電極１４ａ、１４ｂの平面形状及び
位置と完全に一致するわけではない。例えば、図２にお
いて、矢印Ｍの方向から不純物イオンを半導体層１中に
注入すると、ソース領域１１及びドレイン領域１２ａ、
１２ｂは、何れも、各ゲート電極１４ａ、１４ｂに対し
て、第１方向Ｘと反対の方向へシフトすることとなる。

【００４６】なお、ソース領域１１とチャネル領域１３
との間、及びドレイン領域１２ａ、１２ｂとチャネル領
域１３との間に、ＬＤＤ領域や、パンチスルーストッパ
領域などが設けられてもよい。

【００４７】図１に示されるように、複数のＭＯＳＦＥ
Ｔ対１０は、第２方向Ｙに沿って配列している。センス
アンプがビットラインペアのセンシングに使用されると
き、ビットラインペアの数に等しい数のＭＯＳＦＥＴペ
アが、第２方向Ｙに沿って配列される。例えば、１０２
４個のビットラインペアに対して、１０２４個のＭＯＳ
ＦＥＴペアが配列される。この場合、活性領域２の第２
方向Ｙに沿った長さは、例えば、４μｍ×１０２４＝約
４ｍｍに達する。

【００４８】複数のＭＯＳＦＥＴ対１０の各々の間にあ
って第２方向Ｙに平行な軸に沿う領域には、複数のソー
スコンタクト４が形成されている。これらのソースコン
タクト４は、活性領域２内に形成されているソース領域
１１を、不図示の配線に電気的に接続するためのもので
ある。図１では、３個のソースコンタクト４だけ示され
ているが、本実施例では、ＭＯＳＦＥＴ対１０の数とほ
ぼ同じ数程度設けられている。ソースコンタクト４に接
続される配線の電位は、図１２の回路の端子１１０の電
位に対応する。本センスアンプにおいては、ソースコン
タクト４のサイズは、典型的には、０．６μｍ×０．６
μｍである。ソースコンタクト４間の距離は、約４μｍ
である。これは、１個のセンスアンプの第２方向に沿っ
て測ったイズが、約４μｍであることを意味している。

【００４９】図３は、本実施例のセンスアンプとビット
ラインペアとの配置関係を模式的に示している。ビット
ラインペアが存在するメモリセルアレイ部分の両サイド
にセンスアンプが配列される場合、図１に示されるセン
スアンプによれば、１μｍ間隔で配列されたビットライ
ンのセンシングを行うことが可能である。図１５に示さ
れる従来のセンスアンプによれば、ビットラインの配列
間隔は、２μｍ程度になってしまう。６４メガビットＤ
ＲＡＭでは、通常、１μｍ間隔でビットラインを配列す
る必要があるため、図１５のセンスアンプを６４メガビ
ットＤＲＡＭに適用するのこ困難である。本実施例のセ
ンスアンプは、そのような高集積半導体記憶装置に好適
である。なお、各ドレイン領域１２ａ、１２ｂと配線と
を接続するためのドレインコンタクト（不図示）は、対
応するドレイン領域１２ａ、１２ｂに１個づつ設けられ
ている。ドレイン領域１２ａ、１２ｂに設けられたドレ
インコンタクトは、本実施例では、図３に示されるビッ
トラインペアに接続される。

【００５０】本センスアンプによれば、複数のソースコ
ンタクト４のうちの何れかについて、コンタクト抵抗の
値が何等かの原因で他のソースコンタクト４のコンタク
ト抵抗よりも変化した場合でも、各対のＭＯＳＦＥＴ１
０ａ、１０ｂの電気的特性の対称性が維持される。コン
タクト抵抗の変化の影響が、左右のＭＯＳＦＥＴ１０
ａ、１０ｂに対して同じように寄与するからである。

【００５１】本実施例では、ソースコンタクト４が第２
方向Ｙに沿って１列に配列しているが、２列またはそれ
以上の列に配列していてもよい。また、ソースコンタク
ト４の数は、ＭＯＳＦＥＴ対１０の数の約半分であって
もよい。第１のＭＯＳＦＥＴ１０ａ及び第２のＭＯＳＦ
ＥＴ１０ｂの電気特性を等しくするには、ソースコンタ
クト４の配列は第２対称面に関して対称であることが好
ましい。ただし、２列のソースコンタクトを設けた場
合、対応する２個のソースコンタクトの一方が著しく大
きくなると、第１のＭＯＳＦＥＴ１０ａ及び第２のＭＯ
ＳＦＥＴ１０ｂのソース寄生抵抗が異なる結果、センス
アンプの特性が劣化してしまう。従って、ソースコンタ
クト４の列は、一列であることが最も好ましい。

【００５２】もし、ソースコンタクト４の列の位置が第
１方向Ｘにシフトすると、第１のＭＯＳＦＥＴ１０ａの
ソース抵抗と第２のＭＯＳＦＥＴ１０ｂのソース抵抗と
が相互にわずかに異なる値を持つ。図４は、第２対称面
の位置から距離ｘだけ、第１方向Ｘにシフトしたソース
コンタクト４を示している。図５は、そのシフト量ｘ
と、センスアンプのセンシング速度との関係を示してい
る。図４に示されるような位置に、ソースコンタクト４
を設けると、第１のＭＯＳＦＥＴ１０ａにおけるソース
寄生抵抗が、例えば１０Ωとなり、第２ＭＯＳＦＥＴ１
０ｂのソース寄生抵抗は例えば１ｋΩになってしまう。
そのような場合、センシング速度は２０パーセント程度
遅くなる。このため、ＭＯＳＦＥＴペア１０の対称性を
高く維持し、センシング速度低下を防止するために、ソ
ースコンタクト４の列の位置は、第２対称面に近い位置
にあることが好ましい。

【００５３】レイアウトの上で、ソースコンタクト４が
第２対称面上にあっても、フォトリソグラフィ工程での
アライメントズレにより、ソースコンタクト４の位置は
ある程度ずれるものである。しかし、そのようなシフト
は、通常、１μｍ程度以下であるため、ソース寄生抵抗
はわずかに変化するだけである。そのため、ソースコン
タクト４の製造工程による位置のシフトは、センスアン
プの特性にほとんど影響を与えない。

【００５４】ソース領域１１のシート抵抗が充分に小さ
い場合、ソースコンタクト４を、複数のＭＯＳＦＥＴ対
１０に対して１個の割合で設けてもよい。そうすること
により、ソースコンタクト４の数を低減するととも、第
２方向Ｙに沿って測ったセンスアンプのサイズを、更に
縮小することができる。ソースコンタクト４の数が低減
されても、各ＭＯＳＦＥＴペア１０における第１のＭＯ
ＳＦＥＴと第２のＭＯＳＦＥＴの対称性は維持される。
また、ソースコンタクト４の数が低減されると、半導体
装置全体として、コンタクト不良が生じる確率も減少す
るという利点がある。

【００５５】本実施例では、平面レイアウト上のゲート
電極形状は、実質的にＵ字型であるとしたが、レイアウ
ト上のゲート電極１４ａ、１４ｂの形状は、図６に示す
ように、Ｖ字型であってもよい。

【００５６】（実施例２）図７は、本発明による他のセ
ンスアンプの主要部の平面構造を模式的に示している。
本センスアンプも、活性領域２に形成された複数のＭＯ
ＳＦＥＴ対１０を備えている。複数のＭＯＳＦＥＴ対１
０の各々は、第１のＭＯＳＦＥＴ１０ａと第２のＭＯＳ
ＦＥＴ１０ｂとを備えている。図１のＭＯＳＦＥＴ対１
０と同様に、本センスアンプのＭＯＳＦＥＴ対１０は、
第１方向Ｘに平行な第１対称面に関して対称である。ま
た、ＭＯＳＦＥＴ対１０は、第２対称面に関しても、対
称である。第１のＭＯＳＦＥＴ１０ａ及び第２のＭＯＳ
ＦＥＴ１０ｂの各々は、活性領域２の表面に形成された
ソース領域１１、ドレイン領域１２ａ、１２ｂ及びチャ
ネル領域１３ａ、１３ｂを有している。ソース領域１１
は各ＭＯＳＦＥＴ１０ａ、１０ｂに共通している。しか
し、ドレイン領域１２ａ、１２ｂは、各々、対応するチ
ャネル領域１３ａ、１３ｂによって、ソース領域から分
離されている。

【００５７】各ＭＯＳＦＥＴ１０ａ、１０ｂのゲート電
極２４ａ、２４ｂは、第２対称面に対して実質的に平行
な第１部分及び第２部分を有している。各々ゲート電極
２４ａ、２４ｂは、第１部分の端部と第２部分の端部と
を電気的に接続する第３部分を有しており、第３部分
は、第２対称面に対して実質的に平行である。更に、各
ゲート電極２４ａ、２４ｂは、第１部分と第２部分とを
電気的に接続する第４部分を有しており、第４部分は、
第３部分と並列に第１部分と第２部分とを接続してい
る。このように、第１から第４部分によって、リング状
部分が形成されている。

【００５８】図７に示されるように、各ゲート電極２４
ａ、２４ｂのリング状部分によって、活性領域２がソー
ス領域１１と複数のドレイン領域１２ａ、１２ｂに分割
されている。図１のセンスアンプでは、ドレイン領域１
２ａ、１２ｂの境界の一部は、活性領域２の境界（分離
領域３）に接しているが、本センスアンプでは、ドレイ
ン領域１２ａ、１２ｂは、対応するゲート電極２４ａ、
２４ｂに完全に囲まれ、分離領域３に接していない。こ
のため、ゲート電極２４ａ、２４ｂを形成するためのフ
ォトリソグラフィ工程のマスク合わせズレ等を原因とし
て、ゲート電極２４ａ、２４ｂの位置が活性領域２の位
置に対して多少シフトしたとしても、ドレイン領域２４
ａ、２４ｂの面積は変化しない。

【００５９】例えば、リング状部分に囲まれる領域と、
分離領域との間隔が、１μｍ離れていると、１μｍだ
け、ゲート電極２４ａ、２４ｂが第１方向Ｘにシフトし
たとしても、ＭＯＳＦＥＴのゲート幅（Ｗ）は一定の値
に維持される。その結果、各ＭＯＳＦＥＴ対１０の電気
的特性に関して、対称性が維持される。ゲート電極２４
ａ、２４ｂのリング状部分と活性領域２の境界との間の
距離（マージン）が大きいほど、ゲート電極２４ａ、２
４ｂの大きな位置ズレに対して、ＭＯＳＦＥＴのゲート
幅（Ｗ）を一定に保つことができる。

【００６０】図７においては、各ゲート電極２４ａ、２
４ｂは、（すなわち、チャネル領域１３ａ、１３ｂも）
直線部分により構成されているが、ゲート電極２４ａ、
２４ｂのリング状部分は、リング形状とトポロジカルに
等価な形状、例えば、楕円形、三角形、多角形等でも良
い。一般に、半導体装置の製造工程では、パターンを規
定するフォトマスクを用いて、製造途中の半導体装置上
のフォトレジストにパターンの転写が行われる。フォト
マスク上のパターンが仮に図７に示すように直線部分か
ら構成されていても、フォトレジストに転写されたパタ
ーンは、曲線的な形状となることがある。本発明の前述
の効果は、ゲート電極２４ａ、２４ｂが直線的な構成部
分から形成されていることを全く必要としないことは明
かである。

【００６１】活性領域２において、ゲート電極２４ａ、
２４ｂのすぐ下方に位置する部分には、ＭＯＳＦＥＴの
チャネル領域１３ａ、１３ｂが形成されている。すなわ
ち、ゲート電極２４ａ、２４ｂの平面形状に実質的に対
応した平面形状の複数のチャネル領域１３ａ、１３ｂが
活性領域２に形成されている。本センスアンプでは、こ
れらのチャネル領域１３ａ、１３ｂのそれぞれは、リン
グ形状を有しており、各ＭＯＳＦＥＴ１０ａ、１０ｂに
共通する単一のソース領域１１と、ＭＯＳＦＥＴ１０
ａ、１０ｂ毎に設けられたドレイン領域１２ａ、１２ｂ
との間に存在している。各チャネル領域１３ａ、１３ｂ
のサイズは、ゲート電極２４ａ、２４ｂの形状（幅及び
長さ）を調節することにより、制御される。平面レイア
ウト上において、ゲート電極２４ａ、２４ｂのリング状
部分に囲まれた領域は、活性領域２内に完全に含まれて
いる。

【００６２】上述の構成によれば、活性領域２の位置に
対するゲート電極２４ａ、２４ｂの位置が、第１方向Ｘ
に多少シフトしたとしても、各ＭＯＳＦＥＴのゲート幅
（Ｗ）は不変である。その結果、対を構成する２つのＭ
ＯＳＦＥＴ１０ａ、１０ｂの電気的特性は対称性を維持
する。

【００６３】複数のＭＯＳＦＥＴ対１０は、第２方向Ｙ
に沿って配列しており、各々のＭＯＳＦＥＴ対１０は、
第２方向Ｙに平行な軸に対して対称である。また、各Ｍ
ＯＳＦＥＴ対１０の間にあって第２方向Ｙに平行な軸に
沿う領域には、複数のソースコンタクト４が形成されて
いる。

【００６４】上述の構成によれば、活性領域２の位置に
対するゲート電極２４ａ、２４ｂの位置が、第１方向Ｘ
及び第２方向Ｙに多少シフトしたとしても、各ＭＯＳＦ
ＥＴのゲート幅（Ｗ）は不変である。また、ソースコン
タクト４のコンタクト抵抗にバラツキが生じても、各Ｍ
ＯＳＦＥＴ対１０の対称性は維持される。

【００６５】（実施例３）図８は、本発明による他の半
導体装置の主要部の平面構造を模式的に示している。こ
の半導体装置は、基本的には、図１に示されている装置
の構造と同様の構造を有している。同様の部分の説明は
省略し、異なる部分を以下に説明する。

【００６６】本センスアンプのＭＯＳＦＥＴ対１０の各
ゲート電極１４ａ、１４ｂは、半導体層１の上面及び第
２対称面に対して実質的に平行な第１部分（ゲート長Ｌ
１、ゲート幅Ｗ１）、第１部分に対して実質的に平行な
第２部分（ゲート長Ｌ２、ゲート幅Ｗ２）、及び第１部
分の端部と第２部分の端部とを接続する第３部分（ゲー
ト長Ｌ３、ゲート幅Ｗ３）を有している。図１のゲート
電極１４ａ、１４ｂと図８のゲート電極１４ａ、１４ｂ
との相違点は、第１及び第２部分のゲート長Ｌ１及びＬ
２が、第３部分のゲート長Ｌ３より短いことにある。

【００６７】図８に示されているＭＯＳＦＥＴ１０ａ、
１０ｂは、各々、３つのサブＭＯＳＦＥＴがソース領域
１１及びドレイン領域１２ａ、１２ｂを共有している構
造を有しているものと考えることができる。すなわち、
ゲート電極１４ａ、１４ｂの第１部分に関するサブＭＯ
ＳＦＥＴ（Ｓ１）と、第２部分に関するサブＭＯＳＦＥ
Ｔ（Ｓ２）と、第３部分に関するＭＯＳＦＥＴ（Ｓ３）
とから、各ＭＯＳＦＥＴが構成されている。

【００６８】図８に示されるように、サブＭＯＳＦＥＴ
（Ｓ１）とサブＭＯＳＦＥＴ（Ｓ２）とは、互いに第１
対称面に関して対称な構造を有している。しかし、より
厳密には、サブＭＯＳＦＥＴ（Ｓ１）の電気特性とサブ
ＭＯＳＦＥＴ（Ｓ２）の電気特性との間には、わずな相
違が生じることがある。一般に、ゲート電極１４ａ、１
４ｂを形成した後、ソース領域１１及びドレイン領域１
２ａ、１２ｂを形成するためには、不純物のイオン注入
工程が行われる。単結晶の半導体基板にイオンを注入す
る際、イオンのチャネリングを防止する等の理由から、
半導体基板上面に垂直な方向からシフトした角度で、イ
オンを注入する。このような場合、ゲート電極１４ａ、
１４ｂに関して、ソース領域１１及びドレイン領域１２
ａ、１２ｂがわずかに非対称になる。しかし、各ＭＯＳ
ＦＥＴ１０ａ、１０ｂは、サブＭＯＳＦＥＴ（Ｓ１）と
サブＭＯＳＦＥＴ（Ｓ２）とを有しているため、各サブ
ＭＯＳＦＥＴ（Ｓ１及びＳ２）の持つ非対称性が、相互
に打ち消される。

【００６９】一方、サブＭＯＳＦＥＴ（Ｓ３）に関して
は、そのような非対称性の打ち消し効果が生じない。本
実施例によれば、サブＭＯＳＦＥＴ（Ｓ１及びＳ３）の
チャネル長を、サブＭＯＳＦＥＴ（Ｓ３）のチャネル長
よりも短くすることにより、サブＭＯＳＦＥＴ（Ｓ３）
がセンスアンプのセンシング感度に寄与する割合を低下
させている。これによって、サブＭＯＳＦＥＴ（Ｓ３）
についての非対称性は、センスアンプのセンシング速度
にほとんど影響を与えなくなる。

【００７０】本実施例において、ＭＯＳＦＥＴ１０ａ、
１０ｂの有する実効ゲート長をＬｅ、実効ゲート幅Ｗｅ
とすると、次の式が成立する。

【００７１】Ｗｅ／Ｌｅ＝（Ｗ１／Ｌ１＋Ｗ２／Ｌ２＋Ｗ３／Ｌ
３）／３ここで、Ｗ１＝Ｗ２＝Ｗ３＝１．３μｍ、Ｌ３＝０．８
μｍとして、Ｌ１＝Ｌ２として、センスアンプのセンシ
ング速度を計算すると、Ｌ１＝Ｌ２＝０．８μｍのとき
の速度に比較して、Ｌ１＝Ｌ２＝０．６μｍのときの速
度は、図９に示すように約１８パーセント速くなる。

【００７２】本実施例によれば、図８にしめされるよう
な構成を採用することにより、斜めイオン注入による非
対称化の影響を抑制しつつ、しかも、センシング速度を
増加させることができる。

【００７３】（実施例４）図１０は、本発明による他の
半導体装置の主要部の平面構造を模式的に示している。
この半導体装置は、基本的には、図７に示されている装
置の構造と同様の構造を有している。同様の部分の説明
は省略し、異なる部分を以下に説明する。

【００７４】本センスアンプのＭＯＳＦＥＴ１０ａ、１
０ｂの各ゲート電極２４ａ、２４ｂは、半導体層１の上
面及び第２対称面に対して実質的に平行な第１部分
（幅：０．６μｍ）、第１部分に対して実質的に平行な
第２部分（幅：０．６μｍ）、第１部分の端部と第２部
分の端部とを接続する第３部分（幅：０．８μｍ）、及
び第１部分と第２部分とを接続する第４部分（幅：０．
６μｍ以上）を有している。図２のゲート電極と図４の
ゲート電極との相違点は、第３及び４部分の幅が第１及
び第２部分の幅よりも広いことと、第４部分が分離領域
３と活性領域２との境界の一部を横切っていることにあ
る。

【００７５】このような構成により、図７のセンスアン
プから得られる効果に加えて、活性領域２の第１方向Ｘ
に沿った幅を短縮することができるという効果が得られ
る。集積度の高い半導体集積回路においては、センスア
ンプ等の占有面積（レイアウト面積）を縮小することが
極めて重要であるため、本実施例の構成は、高集積半導
体装置にとって特に好ましい。特に、本センスアンプ
は、６４メガビット以上の記憶容量を有するＤＲＡＭ等
を実用化するために好適である。

【００７６】以上、本発明をセンスアンプについて説明
してきたが、本発明は、センスアンプに限定されること
なく、一対のＭＯＳＦＥＴに関して高い対称性を有する
ことが要求される半導体装置のすべてに適用可能であ
る。言い換えれば、図１２に示される回路構成を有し、
そのＭＯＳＦＥＴ対に対称性が要求される全ての半導体
装置に適用可能である。

【００７７】

【発明の効果】本発明によれば、製造工程中にプロセス
パラメータが変動しても、ＭＯＳＦＥＴの電気特性につ
いて、対称性が劣化しにくい。また、レイアウトサイズ
が縮小され、高集積化に適する。また、ドレイン領域の
面積を縮小することができるため、ドレイン容量が低減
し、半導体装置の動作速度が向上する。

【図面の簡単な説明】

【図１】本発明による半導体装置のレイアウト図

【図２】図１のＡ−Ａ線断面図

【図３】本発明によるセンスアンプとビットラインペア
と配置を示す平面模式図

【図４】ソースコンタクトの位置シフトを示すための図

【図５】ソースコンタクトの位置シフトとセンシング速
度との関係を示すグラフ

【図６】Ｖ字型ゲート電極を示す平面図

【図７】本発明による他の半導体装置のレイアウト図

【図８】本発明による更に他の半導体装置のレイアウト
図

【図９】センス速度とゲート長との関係を示すグラフ

【図１０】本発明による更に他の半導体装置のレイアウ
ト図

【図１１】センスアンプの回路図

【図１２】センスアンプに含まれているＭＯＳＦＥＴ対
を示す回路

【図１３】従来のセンスアンプのレイアウト図

【図１４】図１３のＢ−Ｂ線断面図

【図１５】他の従来のセンスアンプのレイアウト図

【図１６】図１５のＣ−Ｃ線断面図

【図１７】ソースコンタクトの不良から生じる問題を説
明するためのセンスアンプの回路図

【符号の説明】

１半導体層２活性領域３分離領域４ソースコンタクト１０センスアンプ１０ａ、１０ｂＭＯＳＦＥＴ１１ソース領域１２ａ、１２ｂドレイン領域１４ａ、１４ｂ、２４ａ、２４ｂゲート電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ａ 27/088 27/10 ４７１ (56)参考文献特開平３−257861（ＪＰ，Ａ) 特開昭58−207677（ＪＰ，Ａ) 特開平５−13713（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】上面を有する半導体層と、該上面に形成された活性領域と、該上面に形成され、かつ該活性領域を囲む分離領域とを
備えた半導体装置であって、該装置は、該活性領域に形成された一対のＭＯＳＦＥＴを備えてお
り、該一対のＭＯＳＦＥＴは、該上面に実質的に垂直な第１対称面に関して対称であ
り、しかも、該上面及び該第１対称面の両方に対して垂
直な第２対称面に関しても対称である構造を有してお
り、該一対のＭＯＳＦＥＴのそれぞれは、該活性領域の表面
に形成されたソース領域、ドレイン領域及びチャネル領
域を有しており、該ソース領域は該一対のＭＯＳＦＥＴに共通し、かつ前
記半導体層の前記上面と前記第２対称面とが交差する軸
に沿う部分において、ソースコンタクト領域を有し、各
ドレイン領域は、該チャネル領域の各々によって、該ソ
ース領域から分離されている半導体装置。
【請求項２】前記一対のＭＯＳＦＥＴの前記チャネル領
域の各々は、実質的にＵ字型の形状を備えている請求項
１に記載の半導体装置。
【請求項３】前記一対のＭＯＳＦＥＴの前記チャネル領
域の各々は、実質的にＯ字型の形状を備えている請求項
１に記載の半導体装置。
【請求項４】前記一対のＭＯＳＦＥＴの各々は、前記チ
ャネル領域の上方に位置し、かつ該チャネル領域の形状
を規定するゲート電極を備えている請求項１に記載の半
導体装置。
【請求項５】前記ソース領域及び前記ドレイン領域は、
前記ゲート電極に対して自己整合している請求項１に記
載の半導体装置。
【請求項６】請求項１に記載の装置であって、更に、前記一対のＭＯＳＦＥＴと同様の構造を有する複数対の
ＭＯＳＦＥＴを備え、前記半導体層の前記上面と前記第２対称面とが交差する
軸に沿う部分において複数の前記ソースコンタクト領域
を有する半導体装置。
【請求項７】前記一対のＭＯＳＦＥＴの各々のゲート電
極は、前記上面及び前記第２対称面に対して実質的に平
行な第１部分、及び、該第１部分に電気的に接続され、
かつ該第１部分に平行な第２部分を有する請求項４に記
載の半導体装置。
【請求項８】前記一対のＭＯＳＦＥＴの各々のゲート電
極のうちの前記第１部分及び前記第２部分は、前記活性
領域と前記分離領域との境界の一部を横切る請求項７に
記載の半導体装置。
【請求項９】前記一対のＭＯＳＦＥＴの各々のゲート電
極は、前記第１部分の端部と前記第２部分の端部とを電
気的に接続する第３部分を有しており、該第３部分は、
前記第２対称面に対して実質的に平行である請求項８に
記載の半導体装置。
【請求項１０】前記一対のＭＯＳＦＥＴの各々のゲート
電極のうち、前記第１部分及び前記第２部分の幅は、前記第３部分の
幅よりも狭い請求項９に記載の半導体装置。
【請求項１１】前記一対のＭＯＳＦＥＴの各々のゲート
電極は、前記第１部分と前記第２部分とを電気的に接続
する第４部分を有しており、該第４部分は、前記第３部
分と並列に該第１部分と該第２部分とを接続している請
求項９に記載の半導体装置。
【請求項１２】前記一対のＭＯＳＦＥＴの各々のゲート
電極のうち、前記第４部分は、前記活性領域と前記分離
領域との境界の一部を横切る請求項１１に記載の半導体
装置。
【請求項１３】前記一対のＭＯＳＦＥＴの各々のゲート
電極は、リング状部分を有する請求項４に記載の半導体
装置。
【請求項１４】前記一対のＭＯＳＦＥＴの各々のゲート
電極の前記リング状部分は、前記活性領域と前記分離領
域との境界の一部を横切ることなく、前記活性領域上に
位置している請求項１３に記載の半導体装置。
【請求項１５】前記一対のＭＯＳＦＥＴの各々のゲート
電極の前記リング状部分は、前記活性領域と前記分離領
域との境界の一部を横切る請求項１３に記載の半導体装
置。
【請求項１６】前記一対のＭＯＳＦＥＴはゲート電極対
を備えており、該ゲート電極対は、該上面に実質的に垂直な第１対称面
に関して対称であり、かつ、該上面及び該第１対称面の両方に対して垂直な第
２対称面に関しても対称であり、該ゲート電極対の各々は、該第１対称面に沿って延びる第１部分と第２部分、該第
１部分の端部と該第２部分の端部とを電気的に接続する
第３部分、及び該第１部分と該第２部分とを電気的に接
続する第４部分を備えており、該第４部分は、該活性領域と該分離領域との境界上に位
置している請求項１に記載の半導体装置。
【請求項１７】前記ゲート電極の前記第１部分及び前記
第２部分の幅は、前記第３部分の幅よりも狭い請求項１
６に記載の半導体装置。