JP2710219B2 - DMA controller - Google Patents
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- JP2710219B2 JP2710219B2 JP29441094A JP29441094A JP2710219B2 JP 2710219 B2 JP2710219 B2 JP 2710219B2 JP 29441094 A JP29441094 A JP 29441094A JP 29441094 A JP29441094 A JP 29441094A JP 2710219 B2 JP2710219 B2 JP 2710219B2
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Description
【0001】[0001]
【産業上の利用分野】本発明はDMA制御装置に関し、
特に情報処理システムにおいて、ビットストリング転送
機能を備え、メモリ装置相互間のデータ転送制御用とし
て利用されるDMA制御装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a DMA controller,
In particular, the present invention relates to a DMA control device having a bit string transfer function and used for controlling data transfer between memory devices in an information processing system.
【0002】[0002]
【従来の技術】従来の、この種のDMA制御装置は、一
例として図6に示されるように、外部バス106、内部
バス107および108に対応して、ビットストリング
処理用レジスタ群(汎用レジスタ)2および演算処理回
路3を含むCPU部1と、転送元アドレスレジスタ1
2、転送先アドレスレジスタ13、カウントレジスタ1
4およびモードレジスタ15を含むDMA制御回路11
と、バスインタフェース/バスアービタ16とを備えて
構成されている。2. Description of the Related Art A conventional DMA controller of this type includes a bit string processing register group (general purpose register) corresponding to an external bus 106 and internal buses 107 and 108, as shown in FIG. 2 including a CPU 2 including an arithmetic processing circuit 3 and a transfer source address register 1
2, destination address register 13, count register 1
Control circuit 11 including mode register 4 and mode register 15
And a bus interface / bus arbiter 16.
【0003】図6において、転送元アドレス、転送先ア
ドレスおよび転送バイト数(カウント数)は、予め、そ
れぞれDMA制御回路11に含まれる転送元アドレスレ
ジスタ12、転送先アドレスレジスタ13およびカウン
トレジスタ14の対応する各レジスタに設定されてお
り、外部装置からのDMA要求信号101により、図7
(a)に示されるデータ形式の転送元メモリデータ70
1および転送先メモリデータ702により、メモリ装置
間におけるデータ転送が実行される。また、他方におい
て、メモリ装置間データ転送において、図7(b)に示
されるように、任意のビット長の転送元メモリデータ7
03を、特定アドレスの先頭ビットからのビットオフセ
ット704を指定して転送する場合には、転送先メモリ
データ705および転送元メモリデータ703により論
理演算を実行しないような場合を含めて、CPU部1に
具備されるソフトウェアによる処理作用に依存するビッ
トストンリング転送機能を必らず用いることによりデー
ト転送が実行される。[0003] In FIG 6, the transfer source address, transfer destination A <br/> drain scan and transfer byte number (count) in advance, the transfer source address register 12, respectively included in the DMA control circuit 11, the transfer destination address register 13 and the corresponding registers of the count register 14, and are set in response to a DMA request signal 101 from an external device.
The transfer source memory data 70 in the data format shown in FIG.
1 and the transfer destination memory data 702, data transfer between the memory devices is performed. On the other hand, in the data transfer between memory devices, as shown in FIG.
03 is transferred by designating the bit offset 704 from the first bit of the specific address, the CPU unit 1 includes the case where the logical operation is not executed by the transfer destination memory data 705 and the transfer source memory data 703. The date transfer is executed by necessarily using the bitstone ring transfer function that depends on the processing action of the software provided in the data transfer.
【0004】[0004]
【発明が解決しようとする課題】上述した従来のDMA
制御装置においては、メモリ装置間においてビットスト
リング転送を実行する際には、CPU部におけるソフト
ウェアによる処理作用に依存して行う以外に方法がな
く、従って、外部装置から入力されるDMA要求信号に
よる非同期要求に対しては、当該ビットストリング転送
に対応することができず、従って、データ転送運用時に
おいては、ビットストリング転送に対応するためには、
常時前記CPU部のプログラム上において当該データ転
送動作の管理を行うことが必要になるという運用上の欠
点がある。SUMMARY OF THE INVENTION The above-described conventional DMA
In the control device, there is no other way to execute the bit string transfer between the memory devices except depending on the processing operation by the software in the CPU unit, and therefore, the asynchronous operation is performed by the DMA request signal input from the external device. The request cannot respond to the bit string transfer. Therefore, in the data transfer operation, in order to support the bit string transfer,
There is an operational disadvantage that it is necessary to always manage the data transfer operation on the program of the CPU unit.
【0005】本発明は、上記の欠点を解決し、外部から
のDMA要求信号による非同期的なデータ転送要求に対
しても、プログラム運用管理を必要とすることなく、ビ
ットストリング転送機能の実行を可能とするDMA制御
装置を提供することにある。The present invention solves the above-mentioned drawbacks, and can execute a bit string transfer function without requiring program operation management even for an asynchronous data transfer request by an external DMA request signal. And to provide a DMA controller.
【0006】[0006]
【課題を解決するための手段】本発明のDMA制御装置
は、外部からDMA要求信号を入力し、他のDMAチャ
ネルおよび他のCPU部等を含む他バスマスタとの間の
バス使用権の調停を行うバスインタフェース/アービタ
と、前記バスインタフェース/バスアービタから出力さ
れるDMA要求信号を入力して、指定された所定の方式
によりDMA転送を行うDMA制御部と、前記DMA制
御部より出力される演算指示を介して、任意のビット長
のデータを、前記CPU部のデータ転送命令により転送
元メモリと転送先メモリ間においてデータ転送を行うビ
ットストリング機能を備えるCPU部と、を少なくとも
備えて構成されることを特徴としている。A DMA controller according to the present invention receives a DMA request signal from the outside and arbitrates the right to use a bus with another bus master including another DMA channel and another CPU unit. A bus interface / arbiter to be performed, a DMA control unit that inputs a DMA request signal output from the bus interface / arbiter, and performs a DMA transfer according to a specified predetermined method; and a calculation instruction output from the DMA control unit via the transfer, the data of an arbitrary bit length, the data transfer instruction of the CPU unit
It is characterized by comprising at least a CPU unit having a bit string function of performing data transfer between a source memory and a destination memory.
【0007】なお、前記DMA制御部内には、前記バス
インタフェース/バスアービタより出力されるDMA要
求信号を入力してDMA転送を行う際に、該当チャネル
のDMA転送データ長がバイト/ワード単位ではなく端
数ビットを生じる場合に、当該データを一旦前記DMA
制御装置内に取り込み、前記端数ビットの転送を実施し
た後に、通常のDMA転送処理を実行するビットストリ
ング制御回路を併せて備えてもよく、或はまた、当該D
MA制御部内に、前記バスインタフェース/バスアービ
タより出力されるDMA要求信号を入力してDMA転送
を行う際に、該当チャネルのDMA転送データ長がバイ
ト/ワード単位ではなく端数ビットを生じる場合に、当
該データを一旦前記DMA制御装置内に取り込み、前記
端数ビットの転送を実施した後に、通常のDMA転送処
理を実行するビットストリング制御回路を併せて備える
とともに、当該ビットストリング制御回路内に、前記転
送元メモリ内のデータと前記転送先メモリ内のデータと
の間において行われるビットストリング機能にかかわる
論理演算処理を、前記CPU部に代行して実行する演算
処理回路を少なくとも備えるようにしてもよい。When a DMA request signal output from the bus interface / bus arbiter is input into the DMA control unit to perform a DMA transfer, the DMA transfer data length of the corresponding channel is not a byte / word unit but a fraction. When the bit is generated, the data is temporarily stored in the DMA.
A bit string control circuit for executing a normal DMA transfer process after capturing the data in the control device and performing the transfer of the fractional bits may be additionally provided.
When a DMA request signal output from the bus interface / bus arbiter is input into the MA control unit to perform a DMA transfer, if the DMA transfer data length of the corresponding channel is not a byte / word unit but a fraction bit, data temporarily taken into the DMA control unit and after performing the transfer of the fraction bits, together comprise together bit string control circuit performs normal DMA transfer process, to the bit string control circuit, the rolling < the br /><br/> logic operation according to the bit string functions performed between the data in Okumoto memory and data of the transfer destination memory, the arithmetic processing circuit that executes on behalf of the CPU unit At least it may be provided.
【0008】[0008]
【実施例】次に、本発明について図面を参照して説明す
る。Next, the present invention will be described with reference to the drawings.
【0009】図1は本発明の第1の実施例を示すブロッ
ク図である。図1に示されるように、本実施例は、外部
バス106、内部バス107および108に対応して、
ビットストリング処理用レジスタ群(汎用レジスタ)2
および演算処理回路3を含むCPU部1と、ビットスト
リング制御回路5、処理選択用レジスタ10およびDM
A制御回路11を含むDMA制御部4と、バスインタフ
ェース/バスアービタ16とを備えて構成されており、
なお且つ前記ビットストリング制御回路5は、演算選択
レジスタ6、ビット長設定レジスタ7、転送元ビットオ
フセットレジスタ8および転送先ビットオフセットレジ
スタ9により形成され、前記DMA制御回路11は、転
送元アドレスレジスタ12、転送先アドレスレジスタ1
3、カウントレジスタ14およびモードレジスタ15に
より形成されている。また、図2は、本実施例におい
て、外部からのDMA要求信号入力時における処理手順
を示すフローチャートである。以下、図1および図2を
参照して、本実施例の動作について説明する。FIG. 1 is a block diagram showing a first embodiment of the present invention. As shown in FIG. 1, this embodiment corresponds to the external bus 106, the internal buses 107 and 108,
Bit string processing registers (general purpose registers) 2
And a CPU section 1 including an arithmetic processing circuit 3, a bit string control circuit 5, a processing selection register 10 and a DM
A DMA control unit 4 including an A control circuit 11 and a bus interface / bus arbiter 16 are provided.
Note and the bit string control circuit 5 includes an operational selection register 6, the bit length setting register 7, is formed by the source bit offset register 8 and the destination bit offset register 9, before Symbol DMA control circuit 11, the transfer source address register 12. Transfer destination address register 1
3, a count register 14 and a mode register 15. FIG. 2 is a flowchart illustrating a processing procedure when a DMA request signal is input from the outside in the present embodiment. Hereinafter, the operation of the present embodiment will be described with reference to FIGS.
【0010】図1において、外部装置からDMA要求信
号101が入力されて、DMA転送要求が発生した場合
に(ステップ201)、マイクロプロセッサ内のバスイ
ンタフェース/バスアービタ16により他のDMAチャ
ネルとの調停が行われて、当該チャネルが最高優先順位
のチャネルであるか否かの判定が行われて(ステップ2
02)、最高優先順位のチャネルであると判定される場
合には、バスインタフェース/バスアービタ16より、
CPU部1に対してホールド要求信号103が出力さ
れ、このホールド要求信号103の入力に対応して、C
PU部1よりはアクノリッジ信号104が出力されて、
バスインタフェース/バスアービタ16に返信される。
このアクノリッジ信号104がバスインタフェース/バ
スアービタ16に返信されてくる時点において、バスイ
ンタフェース/バスアービタ16よりは所定の制御信号
105が出力されて、DMA制御回路11に入力され
る。そして、この制御信号105によりDMA制御部4
における制御作用が開始される(ステップ203)。ま
た、前記ステップ202において、当該チャネルが最高
優先順位でない場合には、再度ステップ202に戻り、
判定処理が継続して行われる。Referring to FIG. 1, when a DMA request signal 101 is input from an external device and a DMA transfer request occurs (step 201), arbitration with another DMA channel is performed by the bus interface / bus arbiter 16 in the microprocessor. It is determined whether the channel is the highest priority channel (step 2).
02) If the channel is determined to be the highest priority channel, the bus interface / bus arbiter 16
A hold request signal 103 is output to the CPU unit 1, and in response to the input of the hold request signal 103, C
An acknowledgment signal 104 is output from the PU unit 1,
This is returned to the bus interface / bus arbiter 16.
When the acknowledge signal 104 is returned to the bus interface / bus arbiter 16, a predetermined control signal 105 is output from the bus interface / bus arbiter 16 and is input to the DMA control circuit 11. Then, the DMA control unit 4 is controlled by the control signal 105.
Is started (step 203). If the channel is not the highest priority in step 202, the process returns to step 202 again.
The determination process is continuously performed.
【0011】前記ステップ203に次いで、DMA制御
回路11に含まれるモードレジスタ15においては、デ
ータ転送の対象が、メモリ装置同士の間、またはメモリ
装置とI/O装置の間の何れに指定されているかが判定
される(ステップ204)。この場合に、メモリ同士間
のデータ転送であると予め指定されている場合には、対
応する処理ステップとして演算処理の有無が判定される
(ステップ205)。ステップ205において演算処理
が必要ないと判定される場合には、ビットオフセット付
きのデータ転送であるか否かが判定されて(ステップ2
08)、ビットオフセットなし(演算なし)のデータ転
送であると設定されている場合には、速かにDMA制御
回路11に処理が戻されて、DMAデータ転送が最優先
であるか否かが判定され(ステップ212)、次いで、
CPU部1のデータ転送命令により、通常のDMAデー
タ転送が実行される(ステップ213)。また、前記ス
テップ208においてビットオフセット有り(演算あ
り)のデータ転送であると設定されている場合には、転
送元ビットオフセットレジスタ8の内容を参照して、C
PU部1のデータ転送命令により、先頭データにおける
1バイトからオフセット分を差し引いたビットの転送処
理が行われ(ステップ209)、その後に処理がDMA
制御回路11に戻されて、当該DMA処理回路11によ
り、ビット長設定レジスタ7に設定されている所定のデ
ータ長から、オフセット分を除いたバイト/ワード数の
データがDMA転送される(ステップ210)。その
際、最後の1バイト/ワード転送においては、転送開始
時の場合と同様に不要なビットは廃棄処理される(ステ
ップ211)。After the step 203, in the mode register 15 included in the DMA control circuit 11, the data transfer target is specified to be between the memory devices or between the memory device and the I / O device. Is determined (step 204). In this case, if the data transfer between the memories is specified in advance, the presence or absence of the arithmetic processing is determined as the corresponding processing step (step 205). If it is determined in step 205 that the arithmetic processing is not required, it is determined whether or not the data transfer is a data transfer with a bit offset (step 2).
08) If it is set that the data transfer has no bit offset (no operation), the process is immediately returned to the DMA control circuit 11 to determine whether or not the DMA data transfer has the highest priority. is determined (step 212), then,
Normal DMA data transfer is executed by the data transfer command of the CPU unit 1 (step 213). Also, there bit offset in step 208 (calculating Ah
The If set as a data transfer Ri), by referring to the contents of the source bit offset register 8, C
The data transfer instruction of the PU unit 1, transfer processing of bits deducting offset of one byte in the leading data is performed (step 209), after which the processing DMA
Returning to the control circuit 11, the DMA processing circuit 11 DMA-transfers data of the number of bytes / words excluding the offset from the predetermined data length set in the bit length setting register 7 (step 210). ). At this time, in the last 1-byte / word transfer, unnecessary bits are discarded as in the case of the start of transfer (step 211).
【0012】また、前記ステップ205において演算処
理を必要とするものと判定される場合には、更に、処理
選択用レジスタ10に保持されている処理内容が参照さ
れる。処理選択用レジスタ10の構成は、図3(a)お
よび(b)に示されるように、レジスタ構成301が、
各チャネル(本実施例においては4チャネルを想定して
いる)ごとにビット構成302により形成されており、
それぞれ3種類の処理内容が選択することができるよう
になっている。処理選択用レジスタ10において、所定
の演算処理の実行が指定されている場合には、上記ビッ
トストリング転送処理に加えて、演算選択レジスタ6の
内容が参照され(ステップ206)、当該演算選択レジ
スタ6の指定により、CPU部1に含まれる演算処理回
路3に対して論理演算の実行が指示される。これを受け
て、CPU1に含まれている演算処理回路3において、
ビットストリング処理が実行される(ステップ20
7)。なお、演算選択レジスタ10の構成例が、図3
(b)においてレジスタ構成303として示される。If it is determined in step 205 that an operation is required, the processing contents held in the processing selection register 10 are further referred to. As shown in FIGS. 3A and 3B, the configuration of the processing selection register 10 is such that
Each channel (in this embodiment, four channels are assumed) is formed by the bit structure 302,
Each of the three types of processing contents can be selected. When the execution of the predetermined arithmetic processing is designated in the processing selection register 10, the contents of the arithmetic selection register 6 are referred to in addition to the bit string transfer processing (step 206). Is instructed to execute a logical operation to the arithmetic processing circuit 3 included in the CPU unit 1. In response, the arithmetic processing circuit 3 included in the CPU 1
Bit string processing is executed (step 20).
7). Note that an example of the configuration of the operation selection register 10 is shown in FIG.
This is shown as a register configuration 303 in FIG.
【0013】次に、本発明の第2の実施例について説明
する。図4は当該第2の実施例を示すブロック図であ
る。図4に示されるように、本実施例は、外部バス10
6、内部バス107および108に対応して、ビットス
トリング処理用レジスタ群(汎用レジスタ)2および演
算処理回路3を含むCPU部1と、ビットストリング制
御回路5、処理選択用レジスタ10およびDMA制御回
路11を含むDMA制御部4と、バスインタフェース/
バスアービタ16とを備えて構成されており、且つ前記
ビットストリング制御回路5は、演算選択レジスタ6、
ビット長設定レジスタ7、転送元ビットオフセットレジ
スタ8、転送先ビットオフセットレジスタ9および演算
処理回路17により形成され、DMA制御回路11は、
第1の実施例の場合と同様に、転送元アドレスレジスタ
12、転送先アドレスレジスタ13、カウントレジスタ
14およびモードレジスタ15により形成されている。
また、図5は、本実施例において、外部からのDMA要
求信号入力時における処理手順を示すフローチャートで
ある。Next, a second embodiment of the present invention will be described. FIG. 4 is a block diagram showing the second embodiment. As shown in FIG. 4, the present embodiment employs an external bus 10
6. CPU unit 1 including bit string processing register group (general purpose register) 2 and arithmetic processing circuit 3 corresponding to internal buses 107 and 108, bit string control circuit 5, processing selection register 10, and DMA control circuit 11 and a bus interface /
A bus arbiter 16, and the bit string control circuit 5 includes an operation selection register 6,
The DMA control circuit 11 is formed by a bit length setting register 7, a transfer source bit offset register 8, a transfer destination bit offset register 9, and an arithmetic processing circuit 17.
As in the case of the first embodiment, a transfer source address register 12, a transfer destination address register 13, a count register 14, and a mode register 15 are formed.
FIG. 5 is a flowchart showing a processing procedure when a DMA request signal is input from the outside in this embodiment.
【0014】図4と図1との対比による明らかなよう
に、本実施例の第1の実施例との相違点は、本実施例に
おいては、DMA制御部4に含まれるビットストリング
制御回路5に、新たに演算処理回路17が付加されてい
ることである。この演算処理回路17の付加により、前
述の第1の実施例においては、CPU部1に含まれる演
算処理回路3において行われていた演算処理およびビッ
トストリング処理等の処理制御作用が、当該演算処理回
路17のみにおいて実行される。このことにより、図5
のフローチャートにおいても、図2に示される第1の実
施例におけるフローチャートとの間に差異があり、図5
において、ステップ507においては、ステップ506
の処理手順を受けて、DMA制御部4に含まれる演算処
理回路17においてビットストリング処理が実行され
る。このステップ507以外の処理手順については、図
2の第1の実施例のフローチャートと同様であり、重複
するためにその説明は省略する。この第2の実施例にお
いては、CPU1の内部におけるビットストリング機能
のサポートの有無に関係なく、当該ビットストリング機
能を実現することができるという利点がある。As is clear from the comparison between FIG. 4 and FIG. 1, the difference between the first embodiment and the first embodiment is that the bit string control circuit 5 included in the DMA control unit 4 in the present embodiment. And that an arithmetic processing circuit 17 is newly added. By the addition of the arithmetic processing circuit 17, in the first embodiment described above, the processing control operations such as the arithmetic processing and the bit string processing performed in the arithmetic processing circuit 3 included in the CPU unit 1 are reduced. This is performed only in the circuit 17. As a result, FIG.
5 is different from the flowchart in the first embodiment shown in FIG.
In step 507, step 506
, A bit string process is executed in the arithmetic processing circuit 17 included in the DMA control unit 4. The processing procedure other than step 507 is the same as the flowchart of the first embodiment in FIG. The second embodiment has an advantage that the bit string function can be realized regardless of whether the bit string function is supported inside the CPU 1.
【0015】[0015]
【発明の効果】以上説明したように、本発明は、情報処
理システムにおけるメモリ装置間のデータ転送制御する
DMA制御装置に適用されて、従来は、ソフトウェアに
より実現されていたビットストリング転送機能を、当該
ソフトウェアの代りに前記DMA制御装置に含まれる制
御部自体により実現することが可能となり、これによ
り、各種画像処理システムおよびデータ処理システム等
において、ハードウェアによる非同期処理を実現する
ことができるとともに、CPU介入時間の削減によ
り、データ転送性能を向上させることができるという効
果がある。As described above, the present invention is applied to a DMA controller for controlling data transfer between memory devices in an information processing system, and provides a bit string transfer function conventionally realized by software. This can be realized by the control unit itself included in the DMA control device instead of the software, and thereby, in various image processing systems and data processing systems, it is possible to realize asynchronous processing by hardware, There is an effect that the data transfer performance can be improved by reducing the CPU intervention time.
【0016】また、更に、第2の実施例においては、C
PU内のビットストリング機能のサポートの有無によら
ず、ビットストリング機能を実現することができるとい
う効果がある。Further, in the second embodiment, C
There is an effect that the bit string function can be realized regardless of whether the bit string function in the PU is supported.
【図1】本発明の第1の実施例を示すブロック図であ
る。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図2】第1の実施例における処理手順のフローチャー
トを示す図である。FIG. 2 is a diagram illustrating a flowchart of a processing procedure in the first embodiment.
【図3】前記実施例に含まれる処理選択用レジスタおよ
び演算選択レジスタの構成を示す図である。FIG. 3 is a diagram showing a configuration of a process selection register and an operation selection register included in the embodiment.
【図4】本発明の第2の実施例を示すブロック図であ
る。FIG. 4 is a block diagram showing a second embodiment of the present invention.
【図5】第2の実施例における処理手順のフローチャー
トを示す図である。FIG. 5 is a diagram illustrating a flowchart of a processing procedure in the second embodiment.
【図6】従来例を示すブロック図である。FIG. 6 is a block diagram showing a conventional example.
【図7】転送データ形式を示す図である。FIG. 7 is a diagram showing a transfer data format.
1 CPU部 2 ビットストリング処理用レジスタ群(汎用レジス
タ) 3、17 演算処理回路 4 DMA制御部 5 ビットストリング制御回路 6 演算選択レジスタ 7 ビット長設定レジスタ 8 転送元ビットオフセットレジスタ 9 転送先ビットオフセットレジスタ 10 処理選択用レジスタ 11 DMA制御回路 12 転送元アドレスレジスタ 13 転送先アドレスレジスタ 14 カウントレジスタ 15 モードレジスタ 16 バスインタフェース/バスアービタ 101 DMA要求信号 102 DMA許可信号 103 ホールド要求信号 104 ホールド許可信号 105 DMA許可信号 106 外部バス 107、108 内部バス 201〜213、501〜513 ステップ 301、303 レジスタ構成 302 ビット構成 701、703、707 転送元メモリデータ 702、705、709 転送先メモリデータ 704、708 転送元ビットオフセット 706、710 転送先ビットオフセットDESCRIPTION OF SYMBOLS 1 CPU part 2 Bit string processing register group (general purpose register) 3, 17 Operation processing circuit 4 DMA control part 5 Bit string control circuit 6 Operation selection register 7 Bit length setting register 8 Source bit offset register 9 Destination bit offset register 10 Processing Selection Register 11 DMA Control Circuit 12 Source Address Register 13 Destination Address Register 14 Count Register 15 Mode Register 16 Bus Interface / Arbiter 101 DMA Request Signal 102 DMA Permit Signal 103 Hold Request Signal 104 Hold Permit Signal 105 DMA Permit Signal 106 External bus 107, 108 Internal bus 201-213, 501-513 Step 301, 303 Register configuration 302 Bit configuration 701, 703, 707 Source memory data 702, 705, 709 Destination memory data 704, 708 Source bit offset 706, 710 Destination bit offset
Claims (3)
DMAチャネルおよび他のCPU部等を含む他バスマス
タとの間のバス使用権の調停を行うバスインタフェース
/アービタと、 前記バスインタフェース/バスアービタから出力される
DMA要求信号を入力して、指定された所定の方式によ
りDMA転送を行うDMA制御部と、 前記DMA制御部より出力される演算指示を介して、任
意のビット長のデータを、前記CPU部のデータ転送命
令により転送元メモリと転送先メモリ間においてデータ
転送を行うビットストリング機能を備えるCPU部と、 を少なくとも備えて構成されることを特徴とするDMA
制御装置。A bus interface / arbiter for inputting a DMA request signal from outside and arbitrating a right to use a bus with another bus master including another DMA channel and another CPU unit; and the bus interface / bus arbiter A DMA control unit that receives a DMA request signal output from the controller and performs a DMA transfer according to a specified predetermined method. Through a calculation instruction output from the DMA control unit, data of an arbitrary bit length is transmitted. A CPU unit having a bit string function of performing data transfer between a transfer source memory and a transfer destination memory in accordance with a data transfer instruction of the CPU unit.
Control device.
DMA要求信号を入力してDMA転送を行う際に、該当
チャネルのDMA転送データ長がバイト/ワード単位で
はなく端数ビットを生じる場合に、当該データを一旦前
記DMA制御装置内に取り込み、前記端数ビットの転送
を実施した後に、通常のDMA転送処理を実行するビッ
トストリング制御回路を併せて備えることを特徴とする
請求項1記載のDMA制御装置。2. When the DMA control unit performs a DMA transfer by inputting a DMA request signal output from the bus interface / bus arbiter, the DMA transfer data length of the corresponding channel is not a byte / word unit but a fraction bit. In the case where the error occurs, a bit string control circuit for executing a normal DMA transfer process after temporarily taking the data into the DMA control device and performing the transfer of the fraction bits is further provided. 2. The DMA control device according to 1.
DMA要求信号を入力してDMA転送を行う際に、該当
チャネルのDMA転送データ長がバイト/ワード単位で
はなく端数ビットを生じる場合に、当該データを一旦前
記DMA制御装置内に取り込み、前記端数ビットの転送
を実施した後に、通常のDMA転送処理を実行するビッ
トストリング制御回路を併せて備えるとともに、 当該ビットストリング制御回路内に、前記転送元メモリ
内のデータと前記転送先メモリ内のデータとの間におい
て行われるビットストリング機能にかかわる論理演算処
理を、前記CPU部に代行して実行する演算処理回路を
少なくとも備えることを特徴とする請求項1記載のDM
A制御装置。3. When the DMA controller inputs a DMA request signal output from the bus interface / arbiter and performs a DMA transfer, the DMA transfer data length of the corresponding channel is not a byte / word unit but a fraction bit. Is generated, the data is once taken into the DMA controller, the fractional bits are transferred, and then a bit string control circuit for executing a normal DMA transfer process is additionally provided. within, the transfer source memory
The logical operation according to a bit string functions performed between the data of the internal data of the transfer destination memory, characterized in that it comprises at least an arithmetic processing circuit that executes on behalf of the CPU unit according to claim 1 DM described
A control device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29441094A JP2710219B2 (en) | 1994-11-29 | 1994-11-29 | DMA controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29441094A JP2710219B2 (en) | 1994-11-29 | 1994-11-29 | DMA controller |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08153061A JPH08153061A (en) | 1996-06-11 |
JP2710219B2 true JP2710219B2 (en) | 1998-02-10 |
Family
ID=17807394
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29441094A Expired - Lifetime JP2710219B2 (en) | 1994-11-29 | 1994-11-29 | DMA controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2710219B2 (en) |
-
1994
- 1994-11-29 JP JP29441094A patent/JP2710219B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH08153061A (en) | 1996-06-11 |
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Legal Events
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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