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JP2705709B2 - データの時分割転送装置 - Google Patents

データの時分割転送装置

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Publication number
JP2705709B2
JP2705709B2 JP3173222A JP17322291A JP2705709B2 JP 2705709 B2 JP2705709 B2 JP 2705709B2 JP 3173222 A JP3173222 A JP 3173222A JP 17322291 A JP17322291 A JP 17322291A JP 2705709 B2 JP2705709 B2 JP 2705709B2
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JP
Japan
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bus
data
slot
transfer
slots
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Expired - Lifetime
Application number
JP3173222A
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English (en)
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JPH04369066A (ja
Inventor
秀明 北村
俊文 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Screen Holdings Co Ltd
Dainippon Screen Manufacturing Co Ltd
Original Assignee
Screen Holdings Co Ltd
Dainippon Screen Manufacturing Co Ltd
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Filing date
Publication date
Application filed by Screen Holdings Co Ltd, Dainippon Screen Manufacturing Co Ltd filed Critical Screen Holdings Co Ltd
Priority to JP3173222A priority Critical patent/JP2705709B2/ja
Priority to US07/896,635 priority patent/US5280482A/en
Priority to EP92109942A priority patent/EP0519350B1/en
Priority to DE69227148T priority patent/DE69227148T2/de
Publication of JPH04369066A publication Critical patent/JPH04369066A/ja
Application granted granted Critical
Publication of JP2705709B2 publication Critical patent/JP2705709B2/ja
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Expired - Lifetime legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/36Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/3625Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using a time dependent access

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Information Transfer Systems (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、データ処理システムを
構成する各モジュール間を共通のデータバスで接続し、
このデータバスを各モジュールが時分割で利用すること
によって、各モジュール間でデータを転送するデータの
時分割転送装置に関する。
【0002】
【従来の技術】従来、共通のデータバスを時分割で利用
して、システムを構成する各モジュール間でデータ転送
を行う方式として、次のようなものが提案されている。 (1)例えば特公平1−33860号公報に記載された
データ転送制御方法は、一連の演算処理に含まれる単位
処理をそれぞれ分担して処理し、かつ、1回線のデータ
バスラインを共有する複数の演算モジュールを、1回路
のハンドシェイクラインで連結し、該ハンドシェイクラ
インを介して前記複数の演算モジュール間にゲート回路
を形成するとともに、各演算モジュールにそれぞれ固有
の送信及び受信のタイミングを設定し、ハンドシェイク
用クロックパルスに同期させて時分割で割り当てた各演
算モジュール間のデータ授受に係るデータバスの使用タ
イミングで、データバスにデータを送り出し又はデータ
バスからデータを受け取る演算モジュール相互における
データ授受の準備完了の一致状態を、前記ゲート回路に
より得ることにより、データ転送を行うものである。
【0003】(2)また、特開昭59−176838号
公報に記載された画像演算処理方法は、それぞれ固有の
演算手順で画像データを処理する複数の演算モジュール
と、これら演算モジュールに画像データを供給する共通
のデータバスラインと、前記演算モジュールとデータバ
スラインとの間でデータ転送を制御するバスサイクル内
を分割したうちの特定タイミングで、データ入力/出力
信号を発生するクロック発生手段とを備え、各演算モジ
ュールが、任意順序で画像データを処理するようにした
ものである。
【0004】
【発明が解決しようとする課題】上述した従来例はいず
れも、データの処理順序が固定的に定まっている演算モ
ジュール間のデータ転送、あるいは、任意に指定した順
序でデータ処理を行う演算モジュール間のデータ転送に
適用されるものであり、データの処理順序をプリセット
データとして予め各演算モジュールに与えることによっ
て、所望順序のデータ処理を達成している。そのため、
システムを構成する演算モジュールの数に応じて設定さ
れた1バスサイクルの長さは固定であり、また、1バス
サイクルを構成する複数の時分割部分(以下、バススロ
ットという)を、各々何れの演算モジュールに割り当て
るかということも予め定まっている。
【0005】しかしながら、データ処理システムを構成
する各モジュールが各々独立したデータ処理を行うもの
である場合に、1バスサイクルの長さや、各バススロッ
トのモジュールへの割り当てが固定している従来方式を
適用するのはデータ転送効率の点で好ましくない。なぜ
なら、システムを構成する各モジュールのうち、一部の
モジュールのみがデータ転送を必要としている場合に
は、データ転送効率の点から、1バスサイクルの長さ
は、データ転送を要求しているモジュールの数に応じて
短くすべきであるし、逆に、データ転送を必要としてい
るモジュールの個数が増えれば、それに応じてバスサイ
クルも長くすべきだからである。また、あるモジュール
が他のモジュールよりも多くのデータを要求している場
合には、当該モジュールに割り当てる1バスサイル中の
バススロットの数を、他のモジュールに割り当てるスロ
ットの数よりも多くするのが効率的である。
【0006】本発明は、このような事情に鑑みてなされ
たものであって、複数のモジュール間で共通のデータバ
スを利用して時分割でデータ転送を行うにあたり、1バ
スサイルを構成するバススロットの数を、各モジュール
からの要求に応じて任意に増減して、効率のよいデータ
転送を行うことができるデータの時分割転送装置を提供
することを目的としている。
【0007】
【課題を解決するための手段】本発明は、上記目的を達
成するために、次のような構成をとる。すなわち、請求
項1記載の発明は、データ転送の最小時間単位であるバ
ススロットを設定し、データ転送の要求数に応じた複数
のバススロットで構成されたバスサイクルを繰り返すこ
とによって、データを時分割転送する装置であって、共
通のデータバスに接続され、前記データバスを通じてデ
ータの授受を行う複数のモジュールと、前記データ授受
の時分割転送を制御するバス制御手段と、前記各モジュ
ールおよび前記バス制御手段に関連して設けられたシス
テム制御手段とを含み、前記システム制御手段は、各モ
ジュールからデータ転送の要求を受けることにより、前
記バス制御手段に対して、現在使用されていないバスス
ロットの内から当該データ転送に必要なバススロットの
設定指令を出し、また特定のモジュール間でデータ転送
を行なう場合には1バスサイクル中に同一のバススロッ
トを複数個設定する指令を出すとともに、データ転送に
係るモジュールにデータ転送に使用するスロット番号を
知らせ、また、各モジュールからデータ転送の完了通知
を受けたときは、前記バス制御手段に対して、当該使用
スロットの消滅指令を出し、前記バス制御手段は、前記
システム制御手段からスロット設定指令を受けたとき
は、現在、転送に使用している一群のバススロットから
なるバスサイクルに新たなバススロットを、指令を受け
た個数だけ設定してバススロットの数を増やし、前記各
バススロットに固有のスロットイネーブル信号を繰り返
し送出し、また、前記システム制御手段からスロット消
滅指令を受けたときは、現在、転送に使用している一群
のバススロットからなるバスサイクルから指定のバスス
ロットを削除してバススロットの数を減らし、残りの各
バススロットに固有のスロットイネーブル信号を繰り返
し送出し、前記各モジュールは、前記バス制御手段から
送られてくる一連のスロットイネーブル信号を、前記シ
ステム制御手段によって予め与えられたスロット番号と
逐次比較し、両者が一致したことに基づいて、データバ
スに対してデータの授受を行う。また、請求項2記載の
発明は、上記の請求項1記載の発明の構成に加えて、前
記各モジュールが、各々のモジュールに備えられた第1
ハンドシェイク処理部の出力線である1本のデータバリ
ッドラインを介して相互に接続されており、かつ、前記
バス制御手段から送られてくる一連のスロットイネーブ
ル信号を、前記システム制御手段によって予め与えられ
たスロット番号と逐次比較し、両者が一致したこと、お
よびデータバリッドラインがイネーブルであることに基
づいて、データバスに対してデータの授受を行うことを
特徴としている。
【0008】
【作用】請求項1記載の発明の作用は次のとおりであ
る。各モジュールからデータ転送の要求があると、シス
テム制御手段は、現在使用されていないバススロットの
内から適当なバススロットを指定して、そのバススロッ
トの設定指令をバス制御手段に出すとともに、データ転
送に係るモジュールに当該スロットのスロット番号を知
らせる。なお、システム制御手段は、そのデータ転送を
高速で行う必要がある場合には、1バスサイクル中に同
じスロットを複数回発生させるように、バス制御手段に
指令する。バススロットの設定指令を受けたバス制御手
段は、現在、転送に使用しているバススロットからなる
バスサイクルに、指定された新たなバススロットを、指
令を受けた個数だけ設定してバススロットの数を増や
し、これらのスロットに固有のスロットイネーブル信号
を繰り返し送出する。一方、データ転送に係るモジュー
ルは、バス制御手段から送られてくる一連のスロットイ
ネーブル信号を、システム制御手段によって予め設定さ
れたスロット番号と比較し、両者が一致したことに基づ
いて、データバスに対してデータの授受を行う。
【0009】あるモジュール間のデータ転送の完了通知
を受け取ると、システム制御部は、そのデータ転送に使
用していたスロットを消滅させるための指令をバス制御
手段に出す。これによりバス制御手段は、現在、転送に
使用している一群のバススロットからなるバスサイクル
から、指定のスロットを削除してスロットの数を減ら
し、残りの各スロットに固有のスロットイネーブル信号
を繰り返し送出する。また、請求項2記載の発明によれ
ば、各モジュール間でデータ転送を行なう場合に、スロ
ット番号の一致の有無を判別する他に、各モジュール間
を接続している1本のデータバリッドラインがイネーブ
ルになっていることを確認することにより、データ転送
の同期を確保する。例えば、あるモジュールから、他の
2つのモジュールA,Bへデータを転送する場合に、受
信側の1つのモジュールAの受信準備ができていても、
他のモジュールBの受信準備ができていない場合は、デ
ータバリッドラインはイネーブルにならないので、送信
側のモジュールは、割り当てスロットが来てもデータ転
送を行なわない。つまり、送信側モジュールあるいは受
信側モジュールの中のいずれか1つのモジュールの処理
速度が遅い場合には、そのモジュールの処理速度に合わ
せてデータ転送が行なわれる。
【0010】
【実施例】以下、図面を参照して本発明に係るデータの
時分割転送装置の一実施例を説明する。図1は、データ
の時分割転送装置の概略構成を示したブロック図であ
る。本実施例に係る装置は、次のような各要素によって
構成されている。
【0011】バスライン1は、複数個の外部データ処理
装置2(21 ,…,2i ,…,2n)に対応して設けら
れた各インターフェース回路3(31 ,…,3i ,…,
n)間でデータ転送を時分割で行うことによって、各
インターフェース回路3が共通使用するものである。本
実施例において、バスライン1は、32本の信号線から
なるデータバスと、7本の信号線からなる制御バスとか
ら構成されている。それぞれ対になっている外部データ
処理装置2およびインターフェース回路3は、本発明に
おけるモジュールに相当している。
【0012】外部データ処理装置2の種類は特に限定し
ないが、例えば製版工程で使用される電子集版システム
の場合、原画像を読み取るための読み取り用スキャナ
や、前記スキャナで読み取られた画像データを格納する
ための光ディスク等の外部画像記憶装置や、前記外部記
憶装置から読み出した画像データから特定の絵柄を切り
抜いたり、各絵柄をレイアウト処理したりする画像処理
装置や、レイアウト処理された画像を表示するモニタ
や、レイアウト処理済みの画像をフィルムに露光記録す
る記録用スキャナ等である。
【0013】インターフェース回路3は、それに接続さ
れる外部データ処理装置2の機能との関連で、バスライ
ン1に対してデータを出力する機能だけを持つものや、
データを入力する機能だけを持つものや、前記両機能を
もつものがある。外部データ処理装置2とインターフェ
ース回路3とは、32本のデータラインと2本のハンド
シェイクラインとからなる外部接続ライン6によって接
続されている。
【0014】バスコントローラ4は、バスライン1に接
続された各インターフェース回路3の相互間で、データ
を時分割転送するのに必要なバス制御データを出力す
る。バス制御データの詳細は後述するとして、ここでは
データの時分割転送のためにバスコントローラ4によっ
て設定される『バスサイクル』および『バススロット』
の概念を、図2および図3を参照して説明する。
【0015】図2は、バスライン1に接続された外部デ
ータ処理装置2の一例であり、同図ではインターフェー
ス回路3やバスコントローラ4を省略して示してある。
図3は、バススロットとバスサイクルの関係を示してい
る。バスコントローラ4は、バスライン1中の32ビッ
トのデータバスによる転送時間軸を、予め定められたデ
ータ転送の最小時間単位(例えば、200nsec )で時
分割する機能をもつている。本明細書では、この最小時
間単位を『バススロット』、あるいは単に『スロット』
と呼ぶ。一つのバススロットにより、所定の外部データ
処理装置2の相互間で1回のデータ転送が行われる。
【0016】バススロットは、データバスに対するデー
タ転送の要求数と同じ数だけ発生される。例えば、図2
に示すように、外部データ処理装置2としてのディスク
1から画像処理装置22 へのデータ転送Aの要求と、
画像処理装置22 からカラーモニタ23 へのデータ転送
Bの要求と、スキャナ25 からディスク24 へのデータ
転送Cの要求とが同時に存在していたとすると、バスコ
ントローラ4は、図3の(a)に示すように、3つのバ
ススロット1,2,3を設定し、例えば、前記転
送Aはバススロット1により、転送Bはバススロット
2により、転送Cはバススロット3により行われ
る。これらのバススロット1〜3は、データ転送が
完了するまで繰り返し生成される。このようなバススロ
ットの繰り返しを、本明細書では『バスサイクル』と呼
ぶ。
【0017】したがって、バスサイクルは、データ転送
の要求数に応じて増減する。上記の例で言えば、転送B
が先に終了すれば、バスサイクルは図3の(b)に示す
ように、スロット1と3とで構成される。また、別
のデータ転送の要求があれば、図3の(c)に示すよう
に、4つ以上のバススロットでバスサイクルが構成され
ることもある。さらに、バスサイクルは、必ずしも異な
るバススロットのみで構成されるものではない。例え
ば、図2の例で、データ転送Bが他のデータ転送A,C
よりも高速のデータ転送を必要とする場合、図3の
(d)に示すように、1バスサイクル中に同じバススロ
ット(同図ではバススロット2)が複数回にわたって
生成されることもある。後に詳述するように、バスコン
トローラ4は、このようなバススロットの生成処理を行
う。
【0018】具体的には、バスコントローラ4は、生成
したバススロットに対応した信号(以下、『スロットイ
ネーブル信号』という)をバスライン1中の制御バスに
出力することによって、時分割転送のタイミングを各イ
ンターフェース回路3に知らせる。
【0019】図1に戻って、システム制御部5は、デー
タの時分割転送装置全体の制御を司るもので、双方向の
コマンドライン7を介して、各インターフェース回路3
およびバスコントローラ4に接続されている。システム
制御部5は、バスコントローラ4が発生しているバスス
ロットの番号(以下、『スロット番号』という)を監視
している。そして、インターフェース回路3を介して外
部データ処理装置2からデータ転送要求を受け取ること
により、バスコントローラ4に対して、現在使用されて
いないバススロットの内から適当なスロット番号を指定
して、そのバススロットを生成するように要求を出すと
ともに、そのスロット番号をデータ転送に係る外部デー
タ処理装置2の各インターフェース回路3へ送る。詳細
な動作は後述するが、インターフェース回路3は、シス
テム制御部5から送られきたスロット番号と、バスコン
トローラ4によって制御バスを介して順に転送されてく
る各スロットイネーブル信号とを逐次比較し、両者が一
致したことに基づいて、データ授受のタイミングを知
る。
【0020】次に、図4を参照して、バスライン1とイ
ンターフェース回路3との接続構造、およびインターフ
ェース回路3と外部データ処理装置2との接続構造を説
明する。バスライン1とインターフェース回路3とは、
32本の信号線からなるデータバスDBと、7本の信号
線からなる制御バスとで接続されている。制御バスの構
成は次のとおりである。 基本クロックライン:バスの基本クロックCLを伝
送するための一本の信号線である。この基本クロックC
Lはバスコントローラ4から送られる。 バスクロックライン:前記基本クロックの2倍の周
期をもつバスクロックBCLを伝送するための一本の信
号線である。このバスクロックBCLはバスコントロー
ラ4から送られる。 スロットイネーブルライン:バスコントローラ4で
発生させたスロットイネーブル信号SEを伝送するため
のもので、本実施例では4本の信号線から構成されてい
る。スロットイネーブル信号SEは4ビットで構成され
ているので、バスコントローラ4は16種類のバススロ
ット1〜16を発生させることができる。なお、ス
ロットイネーブル信号SEを構成するビット数を増やす
ことにより、さらに多くのバススロットを発生させるこ
とが可能である。 データバリッドライン:データを転送するインター
フェース回路3の間でハンドシェイクをとるための1本
の信号線である。このデータバリッドラインは、そのラ
イン上の1箇所で図示しないプルアップ抵抗を介して論
理〔1〕(通常、5V)にプルアップされることによ
り、このライン自身がワイアードアンド(Wired-AND )
を形成している。以下、データバリッドライン上の信号
をデータバリッド(DV)信号という。
【0021】上述したように、図4に示したデータ受信
専用のインターフェース回路3aと外部データ処理装置
2aとは、データ転送用の32本のデータラインと、ハ
ンドシェイク用の2本のハンドシェイクラインとで接続
されている。ハンドシェイク用の信号としては、データ
転送ができる状態になったときにインターフェース回路
3aから外部データ処理装置2aへ送られるデータ出力
準備完了信号ORと、外部データ処理装置2aがデータ
を受け取る際にインターフェース回路3aへ送られるデ
ータ受取信号DGとがある。データ送信専用のインター
フェース回路3bと外部データ処理装置2bとの間も、
同様にデータ転送用の32本のデータラインと、2本の
ハンドシェイクラインとで接続されている。ハンドシェ
イク用の信号としては、データを受け入れできる状態に
なったときにインターフェース回路3bから外部データ
処理装置2bへ送られるデータ入力準備完了信号IR
と、外部データ処理装置2bがデータを転送するときに
インターフェース回路3bへ送られるデータ転送信号D
Tとがある。
【0022】次に、図5を参照してバスコントローラ4
に備えられたスロットイネーブル信号出力部の構成を説
明する。バスコントローラ4は、システム制御部5から
のスロット発生要求に基づきスロット番号等を発生する
ためのCPU41と、スロット番号をラッチするための
ラッチ回路L15a,L14a,L13a,…,L0a
と、これらのラッチ回路L15a〜L0aにそれぞれ対
応したラッチ回路L15b,L14b,L13b,…,
L0b(2系統のラッチ回路を設定する理由は後述す
る)と、現在発生しているスロットの数をラッチするた
めのラッチ回路LN1 およびLN2 と、ラッチ回路L1
5b〜L0bのいずれかの出力を選択するための選択回
路42と、選択回路42へ選択信号を与えるカウンタ4
3と、バッファ44と、基本クロック発生回路45と、
バスクロック発生回路46と、基準パルス発生回路47
と、ゲート回路48と、SRフリップ・フロップ49
と、単安定マルチバイブレータ50と、ラッチ回路51
とを備えている。
【0023】基本クロック発生回路45、バスクロック
発生回路46、および基準パルス発生回路47は、図6
に示したような基本クロックCL、この基本クロックC
Lの2倍の周期をもったバスクロックBCL、および基
準パルスP1〜P4を発生する。このうち、基本クロッ
クCLとバスクロックBCLは、上述したように、バス
ライン1を介して各インターフェース回路3にも送られ
る。
【0024】以下、バスコントローラ4におけるスロッ
ト発生(あるいは消去)の動作を順に説明する。
【0025】(A)任意個数のスロットを発生させる場
合 図7のタイミングチャートを参照する。例えば、システ
ム制御部5から二つのバススロット1,2を設定す
る要求がバスコントローラ4へ出されたとする。この要
求に基づき、バスコントローラ4のCPU41は、その
スロットセット出力ポート<15>にデータ出力パルス
を発すると同時に、CPUバスにスロット1に対応し
た4ビットデータ〔0001〕を出力する。このデータ
は、出力ポート<15>に出力されたデータ出力パルス
の立ち上がりのタイミング(図7のタイミングT1 )で
ラッチ回路L15aにラッチされる。
【0026】続いて、CPU41は、スロットセット出
力ポート<14>にデータ出力パルスを発するととも
に、CPUバスにスロット2に対応したデータ〔00
10〕を出力する。このデータは、出力ポート<14>
に前記と同様に出力されたデータ出力パルス(図示せ
ず)の立ち上がりのタイミング(図7のタイミング
2 )でラッチ回路L14aにラッチされる。
【0027】スロット1,2に対応したデータがラ
ッチされると、CPU41は、スロット番号セット出力
ポート<N>にデータ出力パルスを発すると同時に、現
在発生しているスロットの数値の、4ビット構成におけ
る2の補数値をCPUバスに出力する。例えば、1バス
サイクルにおけるスロットの数が『1』であれば『1
5』、『2』であれば『14』、『3』であれば『1
3』、……、『15』であれば『1』、『16』であれ
ば『0』を出力する。ここでは、設定スロット数は
『2』であるから、CPUバス上には『14』(すなわ
ち、4ビットデータ〔1110〕)が出力される。この
データは、出力ポート<N>に出力されたデータ出力パ
ルスの立ち上がりのタイミング(図7のタイミング
3 )でラッチ回路LN1 にラッチされる。このデータ
は次の基準パルスP3の立ち上がりでラッチ回路LN2
にラッチされる。
【0028】全てのラッチ回路LXXa (添字XXは『1
5』〜『0』を表す)へのデータ設定が終了すると、C
PU41はこれらのデータを対応するラッチ回路LXXb
に移すために、出力ポート<L-end>に制御パルスを発
行する。これはRSフリップ・フロップ49へのリセッ
ト信号となり、そのQ端子出力信号LEを『L』レベル
に設定する(図7のタイミングT4 に対応する)。RS
フリップ・フロップ49の『L』レベルの出力信号LE
はラッチ回路51のD入力端子に与えられる。その結
果、ラッチ回路51のクロック端子CKに入力する基準
パルスP2の立ち上がりタイミングで、ラッチ回路51
のQバー端子出力信号LE’が『H』レベルになること
により、ゲート回路48のゲートが解除され、基準パル
スP4の発生時点でカウンタ43のキャリー端子信号C
を出力側信号Load−bとして通過させる状態とする。
【0029】カウンタ43は、入力されるクロックCK
が立ち上がる毎に出力データ(4ビット)がカウントア
ップされる。一方、ロード・クロック端子LDCが
『H』レベルであるとき、クロックCKの立ち上がり
で、ロード・データ端子LDDに入力しているデータを
プリセットするように構成されている。キャリー端子C
は、カウンタ43の計数値が『15』になったときに
『H』レベルを出力するものである。カウンタ43に
『14』がプリセットされると同時に、キャリー端子C
は『L』レベルになる。
【0030】図7のタイミング図の初期状態において、
ラッチ回路LN2 に値『12』が設定されていたと仮定
する。このときカウンタ43は、タイミングT5 でキャ
リー端子Cを『H』レベルにすることにより、ゲート回
路48を介して、そのキャリー端子信号Cを出力側信号
Load−bとして通過させる。そして、出力信号Load−b
の立ち上がりタイミングT6 で、ラッチ回路LXXa の内
容をラッチ回路LXXbに移すとともに、単安定マルチバ
イブレータ50にトリガを与える。単安定マルチバイブ
レータ50は、このトリガ信号により一定時間幅(例え
ば、200nsec )のパルスを発生する。このパルス
(SET信号)によりRSフリップ・フロップ49がセ
ットされ、その結果、ラッチ回路51のQバー端子出力
信号LE’が『L』レベルになってゲート回路48がゲ
ートされることにより、以後に発生するカウンタ43の
キャリー信号によってラッチ回路LXXa の出力データが
ラッチ回路LXXb へラッチされないようにしている。
【0031】これにより、選択回路42の入力端子
に4ビットデータ〔0001〕が、入力端子14
に4ビットデータ〔0010〕がそれぞれ入力され
る。一方、同じタイミングT6 の時点でカウンタ43は
ラッチ回路LN2 のデータ(ここでは『14』)をLD
D入力端子より取り込み、プリセットデータとする。
【0032】このときのカウンタ43の計数値は『1
4』であり、この出力データが選択回路42の選択端子
SELに与えられることにより、選択回路42の入力端
子<14>に入力している4ビットデータ〔0010〕
が選択され、バッファ44を介して、バスライン1中の
スロットイネーブルラインに出力される。この4ビット
データが、スロット2に対応したスロットイネーブル
信号SE2である。
【0033】そして、次の基準パルスP1(図7のタイ
ミングT7 )により、カウンタ43がインクリメントさ
れて、その計数値が『15』になる。この出力データが
選択回路42の選択端子SELに与えられることによ
り、選択回路42の入力端子<15>に入力している4
ビットデータ〔0001〕が選択され、スロットイネー
ブルラインに出力される。この出力データが、スロット
1に対応したスロットイネーブル信号SE1であ
る。
【0034】カウンタ43の計数値が『15』になると
同時に、キャリー端子Cから再び『H』レベルが出力さ
れる。そして、次の基準パルスP1 の立ち上がりのタイ
ミング(図7のタイミングT8 )で、ラッチ回路LN2
のデータ『14』がカウンタ43に再びプリセットされ
る。これにより、カウンタ43の出力データが『14』
になり、選択回路42からスロット2に対応したスロ
ットイネーブル信号SE2が出力される。
【0035】さらに次の基準パルスP1(図7のタイミ
ング 9 )によりカウンタ43がインクリメントされ
て、その出力データが『15』になると、選択回路42
からスロットイネーブル信号SE1が出力される。
【0036】以下、同様に、基準パルスP1の立ち上が
りのタイミングに同期して、スロットイネーブル信号S
1,2で構成されたバスサイクルが繰り返され
る。なお、このように、CPU41と選択回路42との
間に、2段のラッチ回路LXXaおよびラッチ回路LXXb
を設けているのは、一般にCPU41の動作が外部の被
制御回路である選択回路42等と同期していないので、
両者のタイミングの調整を図るためである。
【0037】(B)スロットの数を増やす場合 次に、図8のタイミングチャートを参照して、例えば使
用スロットを2つから3つに増加する場合の動作につい
て説明する。ここでは、現在の使用スロットが1,
2であるとする。外部データ処理装置2からの要求に基
づき、システム制御部5は現在使用されていない空きス
ロットの内から番号順にスロットを指定して、そのスロ
ットの発生要求をバスコントローラ4に出す。ここで
は、スロット3の要求が出される。
【0038】バスコントローラ4のCPU41は、シス
テム制御部5からのスロット3の設定要求に基づき、
スロットセット出力ポート<13>(図示せず)にデー
タ出力パルスを発すると同時に、CPUバスにスロット
3に対応した4ビットデータ〔0011〕を出力す
る。この出力データは、図8のタイミングT1 でラッチ
回路L13a(図示せず)にラッチされる。
【0039】ラッチ回路L13aに設定されたデータを
ラッチ回路L13b(図示せず)に移すために、CPU
41は出力ポート<L-end>に制御パルスを発行する
(図8のタイミングT 2 。これにより、次に来るカウ
ンタ43のキャリー信号Cの立ち下がりで、ラッチ回路
L13aの内容はラッチ回路L13bに設定される(図
8のタイミングT3 )。
【0040】次に、CPU41は、バス上のスロット数
を増加するために、スロット番号セット出力ポート<N
>にデータ出力パルスを発するとともに、現在発生して
いるスロットの数値『3』の、4ビット構成における2
の補数値『13』をCPUバスに出力する。このデータ
『13』は図8のタイミングT4 でラッチ回路LN1
ラッチされるとともに、基準パルスP3の次の立ち上が
り(図8のタイミングT5 )でラッチ回路LN2 にラッ
チされる。
【0041】ラッチ回路LN2 の出力データ『13』
は、次の基準パルスP1の立ち上がりのタイミング(図
8のタイミングT6 )でカウンタ43にプリセットされ
る。このとき、カウンタ43の計数値は『13』である
ので、この出力データを与えられた選択回路42は、入
力端子<13>に入力しているラッチ回路L13bのデ
ータ〔0011〕を出力する。このデータがスロット
3に対応したスロットイネーブル信号SE3である。
【0042】そして、次の基準パルスP1により(図8
のタイミングT7 )、カウンタ43がインクリメントさ
れて計数値『14』が出力され、選択回路42からスロ
ットイネーブル信号SE2が出力される。その次の基
準パルスP1では(図8のタイミングT8 )では、カウ
ンタ43から計数値『15』が出力され、選択回路42
からスロットイネーブル信号SE1が出力される。カ
ウンタ43の計数値が『15』になると、次の基準パル
スP1のタイミング(図8のタイミングT9 )で、ラッ
チ回路LN 2 の出力データ『13』がカウンタ43に再
びプリセットされ、選択回路42からスロットイネーブ
ル信号SE3が出力され、その後に続く基準パルスP
1に同期してスロットイネーブル信号SE2,SE
1が出力される。このようにして、スロットイネーブル
信号SE1〜SE3からなるバスサイクルが繰り返
される。
【0043】(C)スロットを消滅させる場合 ある外部データ処理装置2の間でのデータ転送が完了す
ると、システム制御部5は、それらの外部データ処理装
置2からデータ転送完了の通知を受ける。これにより、
システム制御部5はバスコントローラ4に対して、前記
データ転送に使用していたスロットを消滅させるための
指令を出す。ここでは、スロット1〜♯4を使ってい
た状態から、スロット2を消滅させる場合を例にとっ
て説明する。以下、図9のタイミングチャートを参照す
る。
【0044】バスコントローラ4のCPU41は、シス
テム制御部5からスロット2の消滅指令を受けると、
まず図5のスロット2に対応するラッチ回路L14a
に、バスサイクルを短くすることによって欠落するスロ
ット4の値を設定する(図9のタイミングT1 )。次
に、このデータを出力側ラッチ回路L14bに移すため
に、出力ポート<L-end>に制御パルスを発行する(図
9のタイミングT2 )。この制御パルスにより、次に発
生するカウンタ43のキャリー信号Cの立ち下がり(図
9のタイミングT3 )でラッチ回路L14bにスロット
4の値がラッチされる。これ以後では、バスに発生さ
れるスロットは、スロット2は消滅する代わりに、ス
ロット4が1バスサイクル中に2回出現している。
【0045】次に、1バスサイクル中の出現スロットを
適正に設定するために、CPU41は図5のラッチ回路
LN1 に、バスサイクル内の適正スロット数『3』の2
の補数値『13』を設定する。この値は、次の基準パル
スP3の立ち上がり(図9のタイミングT4 )でラッチ
回路LN2 にラッチされる。そして、その次に来るキャ
リー信号Cの立ち下がり(図9のタイミングT5 )で、
カウンタ43にプリセットされる結果、選択回路42の
入力端子<13>のデータが選択され、選択回路42か
らスロットイネーブル信号SE♯3が出力される。
【0046】次の基準パルスP1によりカウンタ43が
インクリメントされると(図9のタイミングT6 )、カ
ウンタ43は計数値『14』を出力する。その結果、選
択回路42は入力端子<14>のデータを選択し、選択
回路42からスロットイネーブル信号SE4が出力さ
れる。更に次の基準パルスP1では(図9のタイミング
7 )では、カウンタ43が計数値『15』を出力する
ことにより、選択回路42からスロットイネーブル信号
SE1が出力される。また、カウンタ43の計数値が
『15』になることにより、次の基準パルスP1の立ち
上がりのタイミング(図9のタイミングT8 )で、ラッ
チ回路LN 2 の出力データ『13』が再びカウンタ43
にプリセットされ、以下、上述の動作と同様に、基準パ
ルスP1に同期して、スロットイネーブル信号SE
3,SE4,SE1からなるバスサイクルが繰り返
される。 (D)その他のスロット発生動作 例えば、図3の(d)に示したように、特定の外部デー
タ処理装置2の間のデータ転送を、他の外部データ処理
装置2の間のデータ転送よりも高速に行う必要がある場
合、システム制御部5は、必要なデータ転送速度に応じ
て、特定のスロットを1バスサイクル中で複数回発生さ
せるようにバスコントローラ4へ指令を出す。
【0047】例えば、スロット1〜6を使ってデー
タ転送を行う場合に、スロット4を1バスサイクル中
に4回発生させるとする。この場合、1バスサイルは9
個のスロットで構成されるから、CPU41はラッチ回
路LN1 に『7』を設定することになる。その結果、カ
ウンタ43は基準パルスP1に同期して、『7』から
『15』までの計数値を選択回路42に出力することに
なる。
【0048】一方、CPU41はラッチ回路L15a〜
L7aに、使用スロット1〜6のデータを設定す
る。この場合、1バスサイクル中にスロット4が4回
現れるので、スロット4のデータが4つのラッチ回路
に設定される。本実施例では、ラッチ回路L15a〜L
7aに、1,4,2,4,3,4,5,
4,6の順に各スロットを設定している。ここで、
同じスロットが隣接しないようにしたのは、インターフ
ェース回路3の構成上、同じインターフェース回路3が
隣接するスロットを使って連続的にデータを入出力する
のを禁止しているからである。
【0049】上記のラッチ回路L15a〜L7aの各デ
ータは、カウンタ43のキャリー信号Cの出力の立ち下
がりごとに、ラッチ回路L15b〜L7bにラッチされ
る。それ以後、基準パルスP1に同期してカウンタ43
の計数値が順に変化するごとに、スロットイネーブル信
号SE1,SE4,SE2,SE4,SE
3,SE4,SE5,SE4,SE6が順に出
力されることになる。
【0050】なお、上記の例では1バスサイル中にスロ
ット4を複数回出現させたが、異なる種類のスロット
を複数回それぞれ発生させることも可能である。
【0051】以上で、バスコントローラ4の動作説明を
終り、次に、図4に示したデータ受信専用のインターフ
ェース回路3aおよびデータ送信専用のインターフェー
ス回路3bの具体的な構成を説明する。なお、データの
送受信が可能なインターフェース回路3の場合は、後述
するインターフェース回路3aおよび3bの各構成を兼
ね備える構成であるので、その説明は省略する。まず、
図10を参照して送信専用のインターフェース回路3b
の構成を説明する。
【0052】インターフェース回路3bは、システム制
御部5からコマンドライン7を介してスロット設定指令
を受けてスロット番号(SL0T)を設定する制御コ
マンド処理部31と、前記スロット番号とバスコントロ
ーラ4から順に送られてくるスロットイネーブル信号S
とを比較する比較器32と、バスライン1のデータ
バリッドラインを介した送信先との間のハンドシェイク
に基づき比較器32の出力を有効なものにする第1ハン
ドシェイク処理部33と、外部データ処理装置2bとの
間でハンドシェイクをとるための第2ハンドシェイク処
理部34と、外部データ処理装置2bから送られてきた
データをラッチするためのラッチ回路35等を備えてい
る。なお、図示していないが、インターフェース回路3
bはバスコントローラ4から送られてきた基準クロック
CKおよびバスクロックBCKに基づいて、図6に示し
たような基準パルスP1〜P4を生成する内部回路をも
備えている。
【0053】以下、図11のタイミングチャートを参照
して、インターフェース回路3bの動作を説明する。な
お、図中の斜線領域は、そのデータあるいはレベルがど
のような状態であってもよいことを意味する。ここで
は、スロット1を使ってデータを転送するものとす
る。制御コマンド処理部31は、システム制御部5から
スロット1の設定指令を受けることにより、スロット
1に対応したデータ(ここでは、4ビットデータ〔0
001〕)を生成して、これを比較器32の一方への入
力として与える。比較器32は、制御コマンド処理部3
1で設定されたスロット番号と、バスコントローラ4か
ら順に送られてくるスロットイネーブル信号SEとを
比較し、スロット1に対応したスロットイネーブル信
号SE1が送られてきたときに、一致信号EQを第1
ハンドシェイク処理部33に出力する(図11のタイミ
ングT1 )。
【0054】このとき、送信先のインターフェース回路
3がデータを受け入れられる状態であって、データバリ
ッドライン上に『H』レベルのDVOUT 信号が乗ってい
ると、このDVOUT 信号がバッファB1を介してAND
ゲートG1の一方への入力として与えられている。その
結果、比較器32の一致信号EQがANDゲートG1を
通過して、フリップ・フロップFF1のD端子に入力す
る。この一致信号EQは、フリップ・フロップFF1の
T端子に与えられた基準パルスP4の立ち上がりのタイ
ミング(図11のタイミングT2 )でラッチされる。
【0055】フリップ・フロップFF1の出力信号SL
TEは、NANDゲートG2およびANDゲートG3の
それぞれ一方への入力として与えられる。いま、ラッチ
回路35に転送されるデータがラッチされているとす
る。そうすると、ANDゲートG3の出力が、基準パル
スP4が出ていない期間(すなわち、基準パルスP1か
らP3までの期間)、『H』レベルになることによっ
て、バッファB3が開かれ、ラッチ回路35の出力デー
タがデータバスに出力される。ここで、基準パルスP4
の期間を避けてデータを転送するのは、隣接するバスロ
ットで転送されるデータ同士がデータバス上で緩衝する
のを防止するためである。
【0056】一方、NANDゲートG2は、フリップ・
フロップFF1の出力信号SLTEが与えられている状
態で、他方入力として次の基準パルスP3を与えられる
と(図11のタイミングT3 )、NANDゲートG2の
出力が立ち下がり、第2ハンドシェイク処理部34のフ
リップ・フロップFF2のリセット端子RSバーをアク
ティブにする。その結果、フリップ・フロップFF2の
Qバー出力が『H』レベルになり、この出力が外部デー
タ処理装置2bにデータ入力準備完了信号IRとして与
えられる。なお、このときフリップ・フロップFF2の
Q端子の出力信号DVINが『L』レベルになる。この出
力信号DVINは、第1ハンドシェイク処理部33のバッ
ファB2を介してデータバリッドラインを出力され、転
送先のインターフェース回路3にデータが出力されない
状態であることを知らせる。
【0057】外部データ処理装置2bの図示しないCP
Uが、前記データ入力準備完了信号IRが『H』レベル
になったことを確認すると、インターフェース回路3b
のフリップ・フロップFF3にデータ転送信号DTを出
力する(図11のタイミングT4 )。これにより、第2
ハンドシェイク処理部34のフリップ・フロップFF3
は、次の基準パルスP1の立ち上がりタイミング(図1
1のタイミングT5 )で、前記データ転送信号DTをラ
ッチし、『H』レベルを出力する。この出力信号IDG
がラッチ回路35に与えられることにより、外部データ
処理装置2B内のラッチ回路21から出力されている次
の転送データが、ラッチ回路35にラッチされる。な
お、この例では、データ転送信号DTのパルス幅は基準
パルスP1の周期よりも長いものとし、ラッチ回路35
に入力されるデータも充分安定に確定しているものとす
る。
【0058】IDG信号が『H』レベルになると、フリ
ップ・フロップFF2の出力が反転し、ハンドシェイク
用のDVIN信号が『H』レベルになり、データを送信で
きる状態であることを転送先に知らせる。
【0059】以下、上述したと同様に、バスコントロー
ラ4からスロットイネーブル信号SE1が転送される
とともに、ハンドシェイク用のDVOUT 信号が『H』レ
ベルになることに基づき、ラッチ回路35のデータが転
送される。
【0060】次に、図4に示した受信専用のインターフ
ェース回路3aの構成を図12を参照して説明する。受
信専用のインターフェース回路3aも、上述した送信専
用のインターフェース回路3bと同様の制御コマンド処
理部31、比較器32、第1ハンドシェイク処理部33
と、インターフェース回路3a固有の第2ハンドシェイ
ク処理部36を備えている。
【0061】以下、図13のタイミングチャートを参照
してインターフェース回路3aの動作を説明する。ここ
ではスロット1を使ってデータ転送を行う場合を説明
する。
【0062】上述したインターフェース回路3bの場合
と同様に、バスライン1内のデータバリットラインのD
OUT 信号が『H』レベルになっている状態で、バスコ
ントローラ4からスロットイネーブル信号SE1が送
られてくると、比較器32が一致信号EQを出力するこ
とにより、第1ハンドシェイク処理部33から『H』レ
ベルのSLTE信号が出力される(図13のタイミング
1 )。このSLTE信号が第2ハンドシェイク処理部
36のフリップ・フロップFF4のD端子に入力され
る。
【0063】フリップ・フロップFF4のQ端子の出力
信号(BDG信号)は、T端子に入力する基準パルスP
3の立ち上がりのタイミング(図13のタイミング
2 )で、『H』レベルになる。このBDG信号により
バスライン1上の転送データがラッチ回路35にラッチ
される。
【0064】BDG信号が『H』レベルになるととも
に、フリップ・フロップFF5のQ端子の出力が『H』
レベルに、Qバー端子の出力が『L』レベルに反転す
る。Q出力はデータ出力準備完了信号ORとして、外部
データ処理装置2aの図示しないCPUに送られる。ま
た、Qバー出力(DVIN信号)は第1ハンドシェイク処
理部33のバッファB2を介してデータバリッドライン
に出力され、このデータバリッドラインを『L』レベル
にすることにより、データが受け入れられない状態であ
ることを送信先に知らせる。
【0065】前記データ出力準備完了信号ORを受け取
った外部データ処理装置2aのCPUは、データ受取信
号DGを第2ハンドシェイク処理部36へ返送するとと
もに(図13のタイミングT3 )、外部データ処理装置
2内のラッチ回路21にラッチ回路35の出力データを
ラッチする。ここで、DG信号のパルス幅は基準パルス
P1の周期よりも長いものと仮定する。
【0066】DG信号を受け取った第2ハンドシェイク
処理部36のフリップ・フロップFF6は、次の基準パ
ルスP1の立ち上がりのタイミング(図13のタイミン
グT4 )で、そのQ出力が『H』レベルに反転し、この
Q出力がNANDゲートG4の一方入力として与えられ
る。そして、さらに次の基準パルスP1の立ち上がりの
タイミング(図13のタイミングT5 )でNANDゲー
トG4の出力がアクティブになることにより、フリップ
・フロップFF5がリセットされてQ,Qバー出力が反
転し、データ出力準備完了信号ORが立ち下がるととも
に、DVIN信号が立ち上がる。データ出力準備完了信号
ORが『L』レベルになることによって、外部データ処
理装置2aへデータ出力の準備が完了してないこを知ら
せる。また、DVIN信号が立ち上がることにより、デー
タの受け入れ準備が完了したことを転送先に知らせる。
【0067】以下、上述したと同様にバスライン1のデ
ータバリッドラインのDVOUT 信号が『H』レベルの状
態でスロットイネーブル信号SE1が送られてくる
と、比較器32が一致信号EQを出力することにより、
第1ハンドシェイク処理部33からSLTE信号が出さ
れ、データバス上のデータがラッチ回路35にラッチさ
れる。そして、外部データ処理装置2aとの間でハンド
シェイクを取ることによって、ラッチ回路35のデータ
が外部データ処理装置2aに転送される。
【0068】なお、バス制御手段としてのバスコントロ
ーラ4や、モジュールとしてのインターフェース回路3
a,3bの構成は、上述した実施例のものに限定され
ず、適宜に変更実施することが可能である。要するに、
バスコントローラ4は、システム制御部5からの指令に
基づき、各外部データ処理装置2の間でデータ転送する
のに必要にして十分なバススロットを発生させることが
できればよい。また、インターフェース回路3は、バス
コントローラ4から送られてくる一連のスロットイネー
ブル信号と、システム制御部5によって予め与えられた
スロット番号とを比較し、両者が一致したことに基づい
て、データバスに対してデータの授受を行うようなもの
であればよい。
【0069】
【発明の効果】以上の説明から明らかなように、請求項
1記載の発明に係るデータの時分割転送装置によれば、
現に存在しているデータ転送の要求数に応じて、1バス
サイクルを構成するスロットの数を増減し、また、ある
データ転送を高速で行う必要がある場合には、1バスサ
イクル中に同じスロットを複数回にわたって生成してい
るので、複数のモジュール間で共通のデータバスを使用
しながらも、効率のよいデータ転送を行うことができ
る。また、請求項2記載の発明に係るデータの時分割転
送装置によれば、各モジュ ール間を接続している1本の
データバリッドラインがイネーブル状態のときにだけデ
ータ転送を行なうようにしているので、送信側または受
信側のいずれかのモジュールの処理速度が遅い場合や、
あるいは、1つの送信データを処理速度の異なる複数の
モジュールに送る場合でも、モジュール間の同期を確保
しながらデータ転送を行なうことができる。
【図面の簡単な説明】
【図1】本発明に係るデータの時分割転送装置の一実施
例の概略構成を示したブロック図である。
【図2】外部データ処理装置間の転送例の説明図であ
る。
【図3】複数のバススロットから構成されるバスサイク
ルの説明図である。
【図4】インターフェース回路の接続構造の説明図であ
る。
【図5】バスコントローラの具体構成を示したブロック
図である。
【図6】時分割伝送の制御のために使用されるパルスの
波形図である。
【図7】複数のバススロットを発生させる場合のバスコ
ントローラの動作に係るタイミングチャートである。
【図8】バススロットを増加させる場合のバスコントロ
ーラの動作に係るタイミングチャートである。
【図9】バススロットを減少させる場合のバスコントロ
ーラの動作に係るタイミングチャートである。
【図10】データ送信専用のインターフェース回路の具
体的構成を示したブロック図である。
【図11】データ送信専用のインターフェース回路の動
作説明に係るタイミングチャートである。
【図12】データ受信専用のインターフェース回路の具
体的構成を示したブロック図である。
【図13】データ受信専用のインターフェース回路の動
作説明に係るタイミングチャートである。
【符号の説明】
1…バスライン 2…外部データ処理装置 3(31 ,…,3i ,…,3n )…インターフェース回
路 3a…データ受信専用インターフェース回路 3b…データ送信専用インターフェース回路 (2,3…モジュール) 4…バスコントローラ(バス制御手段) 5…システム制御部(システム制御手段)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 データ転送の最小時間単位であるバスス
    ロットを設定し、データ転送の要求数に応じた複数のバ
    ススロットで構成されたバスサイクルを繰り返すことに
    よって、データを時分割転送する装置であって、 共通のデータバスに接続され、前記データバスを通じて
    データの授受を行う複数のモジュールと、前記データ授
    受の時分割転送を制御するバス制御手段と、前記各モジ
    ュールおよび前記バス制御手段に関連して設けられたシ
    ステム制御手段とを含み、 前記システム制御手段は、各モジュールからデータ転送
    の要求を受けることにより、前記バス制御手段に対し
    て、現在使用されていないバススロットの内から当該デ
    ータ転送に必要なバススロットの設定指令を出し、また
    特定のモジュール間でデータ転送を行なう場合には1バ
    スサイクル中に同一のバススロットを複数個設定する指
    令を出すとともに、データ転送に係るモジュールにデー
    タ転送に使用するスロット番号を知らせ、また、各モジ
    ュールからデータ転送の完了通知を受けたときは、前記
    バス制御手段に対して、当該使用スロットの消滅指令を
    出し、 前記バス制御手段は、前記システム制御手段からスロッ
    ト設定指令を受けたときは、現在、転送に使用している
    一群のバススロットからなるバスサイクルに新たなバス
    スロットを、指令を受けた個数だけ設定してバススロッ
    トの数を増やし、前記各バススロットに固有のスロット
    イネーブル信号を繰り返し送出し、また、前記システム
    制御手段からスロット消滅指令を受けたときは、現在、
    転送に使用している一群のバススロットからなるバスサ
    イクルから指定のバススロットを削除してバススロット
    の数を減らし、残りの各バススロットに固有のスロット
    イネーブル信号を繰り返し送出し、 前記各モジュールは、前記バス制御手段から送られてく
    る一連のスロットイネーブル信号を、前記システム制御
    手段によって予め与えられたスロット番号と逐次比較
    し、両者が一致したことに基づいて、データバスに対し
    てデータの授受を行うこと、 を特徴とするデータの時分割転送装置。
  2. 【請求項2】 データ転送の最小時間単位であるバスス
    ロットを設定し、データ転送の要求数に応じた複数のバ
    ススロットで構成されたバスサイクルを繰り返すことに
    よって、データを時分割転送する装置であって、 共通のデータバスに接続され、前記データバスを通じて
    データの授受を行う複数のモジュールと、前記データ授
    受の時分割転送を制御するバス制御手段と、前記各モジ
    ュールおよび前記バス制御手段に関連して設けられたシ
    ステム制御手段とを含み、 前記システム制御手段は、各モジュールからデータ転送
    の要求を受けることにより、前記バス制御手段に対し
    て、現在使用されていないバススロットの内から当該デ
    ータ転送に必要なバススロットの設定指令を出し、また
    特定のモジュール間でデータ転送を行なう場合には1バ
    スサイクル中に同一のバススロットを複数個設定する指
    令を出すとともに、データ転送に係るモジュールにデー
    タ転送に使用するスロット番号を知らせ、また、各モジ
    ュールからデータ転送の完了通知を受けたときは、前記
    バス制御手段に対して、当該使用スロットの消滅指令を
    出し、 前記バス制御手段は、前記システム制御手段からスロッ
    ト設定指令を受けたときは、現在、転送に使用している
    一群のバススロットからなるバスサイクルに新たなバス
    スロットを、指令を受けた個数だけ設定してバススロッ
    トの数を増やし、前記各バススロットに固有のスロット
    イネーブル信号を繰り返し送出し、また、前記システム
    制御手段からスロット消滅指令を受けたときは、現在、
    転送に使用している一群のバススロットからなるバスサ
    イクルから指定のバススロットを削除してバススロット
    の数を減らし、残りの各バススロットに固有のスロット
    イネーブル信号を繰り返し送出し、 前記各モジュールは、各々のモジュールに備えられた第
    1ハンドシェイク処理部の出力線である1本のデータバ
    リッドラインを介して相互に接続されており、かつ、前
    記バス制御手段から送られてくる一連のスロットイネー
    ブル信号を、前記システム制御手段によって予め与えら
    れたスロット番号と逐次比較し、両者が 一致したこと、
    およびデータバリッドラインがイネーブルであることに
    基づいて、データバスに対してデータの授受を行うこ
    と、 を特徴とするデータの時分割転送装置。
JP3173222A 1991-06-17 1991-06-17 データの時分割転送装置 Expired - Lifetime JP2705709B2 (ja)

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