JP2701753B2 - LSI failure location estimation method - Google Patents
LSI failure location estimation methodInfo
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- JP2701753B2 JP2701753B2 JP6233353A JP23335394A JP2701753B2 JP 2701753 B2 JP2701753 B2 JP 2701753B2 JP 6233353 A JP6233353 A JP 6233353A JP 23335394 A JP23335394 A JP 23335394A JP 2701753 B2 JP2701753 B2 JP 2701753B2
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Description
【0001】[0001]
【産業上の利用分野】本発明はLSIの故障箇所推定方
法に係わり、特に論理回路の故障箇所を推定する手法に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for estimating a fault location of an LSI, and more particularly to a technique for estimating a fault location of a logic circuit.
【0002】[0002]
【従来の技術】従来の故障箇所推定手法は、図5に示す
様に故障シミュレータを用いて予め故障辞書を作成する
手順19と、実際にLSIのテストを行ってフェイル情
報を得る手順20と、テスト結果のフェイル情報から前
記故障辞書を検索する手順21と、故障箇所を推定する
手順22とで構成されている。2. Description of the Related Art As shown in FIG. 5, a conventional fault location estimating method includes a procedure 19 for preparing a fault dictionary in advance using a fault simulator, a procedure 20 for actually performing an LSI test and obtaining fail information, and The procedure includes a procedure 21 for searching the failure dictionary from the fail information of the test result and a procedure 22 for estimating a failure location.
【0003】故障シミュレータは、LSI内部に故障を
仮定して論理シミュレーションを行い、論理シミュレー
ションの結果と期待値との照合を行い、仮定した故障箇
所とその故障を検出したテストベクタを対応付けた故障
辞書を作成する。実際にLSIをテストした結果のフェ
イル情報から、前記故障辞書を検索し仮定故障箇所を求
め、複数のフェイル情報並びにパス情報を用いて、複数
得られる仮定故障の中から優先順位付けを行い、故障箇
所の推定を行うものである。The fault simulator performs a logic simulation assuming a fault inside the LSI, compares the result of the logic simulation with an expected value, and associates the assumed fault location with a test vector that has detected the fault. Create a dictionary. From the fail information obtained by actually testing the LSI, the fault dictionary is searched to find a hypothetical fault location, and a plurality of fail information and path information are used to prioritize a plurality of hypothetical faults obtained. This is to estimate the location.
【0004】また、他の手法としては、前記手順を階層
的に行い、かつ電子ビームテスタでの内部観測手順を有
するものがある。上の階層から順に前記手順にて故障箇
所の推定を行い、その階層の境界で電子ビームテスタを
用いて内部観測を行い、下の階層へと故障箇所を絞り込
んでいくものである。As another method, there is a method in which the above procedure is performed hierarchically and an internal observation procedure is performed using an electron beam tester. The fault location is estimated in order from the upper hierarchy, the internal observation is performed using the electron beam tester at the boundary of the hierarchy, and the failure location is narrowed down to the lower hierarchy.
【0005】[0005]
【発明が解決しようとする課題】これら従来の故障箇所
推定手法では故障辞書を予め作成しておく必要がある
が、故障辞書の作成は多大な故障シミュレーション時間
を要するため、LSIが大規模化すればするほど計算時
間も膨大となり、また、故障辞書のファイルも非常に大
きくなるという問題点があった。In these conventional fault location estimation methods, it is necessary to create a fault dictionary in advance. However, since the creation of a fault dictionary requires a great deal of fault simulation time, the scale of an LSI becomes larger. The more time is required, the longer the calculation time becomes, and the size of the failure dictionary file becomes very large.
【0006】さらに故障シミュレーションで用いる故障
モデルは単一縮退故障が一般的であるため、ブリッジ故
障等の多重故障では実際と一致しないこともあり、故障
シミュレーションモデルを多重故障に拡張すると故障シ
ミュレーションの処理時間の点で実用的でないという問
題点があげられる。Further, since a single stuck-at fault is generally used as a fault model used in the fault simulation, the fault model may not coincide with an actual fault in a multiple fault such as a bridge fault. The problem is that it is not practical in terms of time.
【0007】また、階層的な故障シミュレーションと電
子ビームテスタ併用の場合は、推定箇所を逐次観測しな
がら絞り込んでいくため有効な手段であるが、LSIが
大規模化し、多層配線となると下層の電位の観測が不可
能となるという問題点がある。Further, in the case of using both the hierarchical failure simulation and the electron beam tester, this is an effective means for narrowing down while sequentially observing the estimated location. There is a problem that observation of is impossible.
【0008】[0008]
【課題を解決するための手段】本発明の故障箇所推定方
法は、ネットリストからフリップフロップを抽出する手
順と、LSI全体の論理シミュレーションにより抽出し
た全フリップフロップの全期待値を計算する手段と、実
際にLSIのテストをして全テストベクタに対するパス
/フェイルピン,フェイルベクタ情報を取得する手順
と、LSI全体のネットリストを用い、フェイルピンか
らのバックトラックとネットの分岐点からフォワードト
ラックにより、複数の出力ピンもしくはフリップフロッ
プ出力を入力とし、かつ複数の出力ピンもしくはフリッ
プフロップ入力を出力とする組合せ回路を抽出する手順
と、前記フリップフロップの全期待値を用いて前記抽出
した組合せ回路の全ノードの全期待値を論理シミュレー
ションにより求める手順と、フェイルピンからバックト
ラックし前記組合せ回路の各ノードの期待値と比較し、
フェイルが伝搬しているネットを推定し、ネットの分岐
点からフォワードトラックした出力の結果によりノード
の値を判定する手順により故障箇所の推定を行う。According to the present invention, there is provided a fault location estimating method comprising the steps of: extracting a flip-flop from a netlist; calculating all expected values of all flip-flops extracted by logic simulation of an entire LSI; A procedure of actually performing an LSI test to obtain pass / fail pin and fail vector information for all test vectors, and using a netlist of the entire LSI, a backtrack from the failpin and a forward track from a branch point of the net by a forward track. Extracting a combinational circuit having a plurality of output pins or flip-flop outputs as inputs and outputting a plurality of output pins or flip-flop inputs; and Find all expected values of nodes by logic simulation Compares the sequence, the expected value of each node of the combinational circuit backtrack from the fail pin,
A fault location is estimated by a procedure of estimating a net on which a failure has propagated and determining a node value based on an output result of forward tracking from a branch point of the net.
【0009】[0009]
【作用】したがって故障シミュレーションによる故障辞
書作成が不要となり、処理時間の大幅削減を図ることが
可能となる。Therefore, it is not necessary to create a failure dictionary by failure simulation, and it is possible to greatly reduce the processing time.
【0010】[0010]
【実施例】次に本発明について図面を参照して説明す
る。図1乃至図3は本発明の推定手順を示すフローチャ
ートである。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings. 1 to 3 are flowcharts showing an estimation procedure according to the present invention.
【0011】まず一実施例を示す図1から説明する。手
順1はテスタで実際のLSIのテストを行い、全てのパ
ス/フェイル(pass/fail)情報を取得する。
パス/フェイル情報とは各ピンの判定/非判定を含めた
情報で、フェイルピン番号や、フェイルベクタ番号を同
時に格納する。手順2は、手順1で得られたフェイルピ
ンを始点としネットリストからバックトラックを行い、
またネットが分岐している場合はフォワードトラック,
バックトラックを行うことにより、入力ピンもしくはフ
リップフロップの出力を入力とし、かつ出力ピンもしく
はフリップフロップの入力を出力とするような複数の入
力と出力を有する組合せ回路を抽出する。First, an embodiment will be described with reference to FIG. In the procedure 1, an actual LSI test is performed by a tester, and all pass / fail information is obtained.
The pass / fail information is information including determination / non-determination of each pin, and simultaneously stores a fail pin number and a fail vector number. Step 2 is to backtrack from the netlist with the fail pin obtained in step 1 as the starting point,
If the net branches, the forward track,
By performing backtracking, a combinational circuit having a plurality of inputs and outputs whose input is an input pin or an output of a flip-flop and whose output is an output pin or an input of a flip-flop is extracted.
【0012】他方、手順3ではLSIのネットリストか
ら含まれる全フリップフロップを抽出し、手順4でその
全フリップフロップの各ベクタ毎の全期待値を得るべ
く、論理シミュレーションを実行する。On the other hand, in step 3, all flip-flops included in the LSI netlist are extracted, and in step 4, logic simulation is executed to obtain all expected values of all the flip-flops for each vector.
【0013】手順5は手順2で得られた部分的でかつフ
ェイルを伝搬していると思われる組合せ回路に対し、手
順4で得られた全フリップフロップの期待値を用いて前
記組合せ回路の論理シミュレーションを実行し、前記組
合せ回路の全ノードに対する各ベクタ毎の全期待値を得
る。In step 5, the combinational circuit obtained in step 2 which is considered to be partially and fail-propagating is used, by using the expected values of all the flip-flops obtained in step 4, A simulation is performed to obtain all expected values for each vector for all nodes of the combinational circuit.
【0014】手順6では手順5で求めた組合せ回路の各
ノードの期待値と手順1のパス/フェイル情報を基に各
ノードのフェイル推定を順次繰り返して組合せ回路内で
の故障の絞り込みを行う。In step 6, the failure estimation in each of the nodes is narrowed down by sequentially repeating the fail estimation of each node based on the expected value of each node of the combinational circuit obtained in step 5 and the pass / failure information in step 1.
【0015】図3に手順6の詳細手順を示し、図4を用
いて説明する。FIG. 3 shows a detailed procedure of the procedure 6, which will be described with reference to FIG.
【0016】図4は組合せ回路の1部を示したものであ
り、X,Y,Zは論理ブロック,a〜gはネットであ
る。今、bのネットがフェイルしていると仮定すると手
順14により、ネットbの分岐がないため、手順16の
バックトラック継続判定を行う。手順16ではネットが
入力ピンもしくはフリップフロップの出力に達するかも
しくは手順15でネットの推定値が正常とならない限
り、バックトラックが継続される。従って、ネットbで
はバックトラックし、ブロックYに到達する。手順17
はブロックYの真理値表を用いて、ネットd,e,bの
期待値とネットbの出力先のパス/フェイルを比較し、
ブロックYが故障しているか否かを判定する。手順18
ではブロックYの真理値表とネットd,e,bの期待値
とネットbのフェイル推定値を用いて、ブロックYのフ
ェイル伝搬入力を推定する。そこでdのネットがフェイ
ル推定されたと仮定する。すると手順14に戻るが、ネ
ットdは分岐点があるため、手順15に移る。手順15
はネットdをブロックX,ネットaという様に順次フォ
ワードトラックし、出力ピンもしくはフリップフロップ
に達するまで、フォワードトラックを繰り返す。そして
出力ピンのパス/フェイル情報もしくはフリップフロッ
プのパス/フェイル推定値と、ネットbのバックトラッ
クの始点の結果と比較することによりネットdの分岐点
の前が故障か、分岐点の後ろのブロックY入力側が故障
かを判定する。手順16で分岐点の後ろが故障、即ちブ
ロックZの出力が正常となればバックトラックは終了
し、分岐点の前が故障となればバックトラックを行い、
手順17によりブロックZの良/否判定を行う。FIG. 4 shows a part of the combinational circuit, where X, Y and Z are logic blocks, and a to g are nets. Assuming that the net b has failed, the backtrack continuation determination in the procedure 16 is performed in the procedure 14 because there is no branch of the net b in the procedure 14. In step 16, backtracking is continued unless the net reaches the input pin or the output of the flip-flop or the estimated value of the net is not normal in step 15. Therefore, backtracking is performed on the net b, and the block b is reached. Step 17
Compares the expected value of nets d, e, and b with the output path / fail of net b using the truth table of block Y,
It is determined whether or not the block Y has failed. Step 18
Then, the fail propagation input of the block Y is estimated using the truth table of the block Y, the expected values of the nets d, e, and b, and the fail estimated value of the net b. Then, it is assumed that the net of d has been failed-estimated. Then, the procedure returns to the procedure 14. However, since the net d has a branch point, the procedure proceeds to the procedure 15. Step 15
Forward-tracks the net d sequentially as a block X and a net a, and repeats the forward track until reaching the output pin or flip-flop. Then, by comparing the pass / fail information of the output pin or the pass / fail estimated value of the flip-flop with the result of the start point of the back track of the net b, the failure before the branch point of the net d or the block behind the branch point is determined. It is determined whether the Y input side is faulty. In step 16, if the failure after the branch point occurs, that is, if the output of the block Z becomes normal, the backtracking ends. If the failure occurs before the branch point, the backtracking is performed.
In step 17, pass / fail judgment of the block Z is performed.
【0017】この様にして組合せ回路の故障推定を行っ
た後、図1の手順7で絞り込み完了か否かを判定し、も
しバックトラックがフリップフロップに達してしまった
場合は絞り込みは完了していないため、手順8で組合せ
回路の入力フェイル推定、即ち、フリップフロップのフ
ェイル推定を行う。そして手順2に戻り、フェイルが伝
搬してきているフリップフロップを起点として、再度バ
ックトラック,分岐点のフォワードトラックにより、組
合せ回路を抽出し、推定を行う。もし、手順6でバック
トラックが終了となれば手順7で絞り込みが完了された
と判断し、それまでに得られたすべての故障推定箇所に
対し、手順9で重み付けを行う。手順10ではその重み
付けをもとに故障推定の優先度順にリスト出力をする。After estimating the failure of the combinational circuit in this way, it is determined in step 7 in FIG. 1 whether or not the narrowing is completed. If the backtrack reaches the flip-flop, the narrowing is completed. Therefore, in step 8, input failure estimation of the combinational circuit, that is, failure estimation of the flip-flop is performed. Then, returning to the procedure 2, the combinational circuit is extracted again by the backtrack and the forward track at the branch point, starting from the flip-flop where the fail has propagated, and estimation is performed. If the backtrack is completed in step 6, it is determined in step 7 that the narrowing has been completed, and weighting is performed in step 9 on all the estimated failure locations obtained so far. In step 10, a list is output in the order of the priority of failure estimation based on the weight.
【0018】他の実施例を示す図2において、手順1は
図1と同様に、テスタで実際のLSIのテストを行い全
てのパス/フェイル情報を取得する。手順11は手順1
で得られたフェイルピンを始点としてネットリストから
バックトラックを行い、ネットが分岐している場合はフ
ォワードトラック,バックトラックを行うことにより、
入力ピンもしくはフリップフロップの出力を入力とし、
かつ出力ピンもしくはフリップフロップの入力を出力と
する様な複数の入力と出力を有する組合せ回路と、それ
らの入出力となるフリップフロップを抽出する。手順1
2は手順11で抽出したフリップフロップの各ベクタ毎
の全期待値を求めるべく、論理シミュレーションを実行
する。手順13は手順11で得られた部分的かつフェイ
ルを伝搬していると思われる組合せ回路に対し、手順1
2で得られたフリップフロップの期待値を用いて、前記
組合せ回路の論理シミュレーションを実行し、前記組合
せ回路の全ノードに対する各ベクタ毎の全期待値を得
る。In FIG. 2 showing another embodiment, in procedure 1, as in FIG. 1, an actual LSI test is performed by a tester to acquire all the pass / fail information. Step 11 is Step 1
Backtracking is performed from the net list with the fail pin obtained in the above as the starting point, and when the net is branched, the forward track and the backtrack are performed.
Input pin or output of flip-flop as input,
In addition, a combinational circuit having a plurality of inputs and outputs such that an output of an output pin or an input of a flip-flop is used as an output and a flip-flop serving as an input / output of the combinational circuit are extracted. Step 1
2 executes a logic simulation to obtain all expected values of the flip-flops extracted in step 11 for each vector. Step 13 is to apply the partial circuit obtained in step 11 to the combinational circuit which is considered to have propagated the failure.
Using the expected values of the flip-flops obtained in step 2, the logic simulation of the combinational circuit is executed, and all the expected values of each vector for all the nodes of the combinational circuit are obtained.
【0019】図1と同様の手順6では手順13で求めた
組合せ回路の各ノードの期待値と手順1のパス/フェイ
ル情報を基に各ノードのフェイル推定を順次繰り返して
組合わせ回路内での故障の絞り込みを行う。In step 6 similar to FIG. 1, the fail estimation of each node is sequentially repeated based on the expected value of each node of the combinational circuit obtained in step 13 and the pass / failure information of step 1 in the combinational circuit. Narrow down failures.
【0020】手順7では手順6での絞り込みの結果、バ
ックトラックがフリップフロップに達してしまった場
合、絞り込みは完了していないと判定し、手順8の組合
せ回路の入力フェイル推定、即ち、フリップフロップの
フェイル推定を行う。そして手順11に戻り、フェイル
が伝搬してきているフリップフロップを起点として、再
度、バックトラック,分岐点のフォワードトラックを行
い、組合せ回路及びそれらの入出力にあたるフリップフ
ロップを抽出し、判定を行う。もし、手順13でバック
トラックが終了となれば、手順7で絞り込みは完了と判
定し、それまで得られた全ての故障推定箇所に対し、手
順9で重み付けを行う。手順10ではその重み付けをも
とに故障推定の優先度順にリスト出力する。In step 7, when the backtrack reaches the flip-flop as a result of the narrowing down in step 6, it is determined that the narrowing has not been completed, and the input failure estimation of the combinational circuit in step 8, ie, the flip-flop Is performed. Then, returning to the procedure 11, the backtracking and the forwardtracking of the branch point are performed again starting from the flip-flop to which the fail has propagated, and the combinational circuits and the flip-flops corresponding to their inputs and outputs are extracted and determined. If the backtrack is completed in the procedure 13, the narrowing-down is determined to be completed in the procedure 7, and weighting is performed in the procedure 9 on all the estimated fault locations obtained so far. In step 10, a list is output in the order of priority of failure estimation based on the weight.
【0021】[0021]
【発明の効果】以上説明した様に本発明は、フリップフ
ロップの全期待値の論理シミュレーションと、バックト
ラック,フォワードトラックによる部分的な組合せ回路
抽出及びフリップフロップの期待値を用いての組合せ回
路の論理シミュレーションとその結果を用いてバックト
ラックし故障推定する手法であるため、故障シミュレー
ションによる故障辞書作成の必要がなく、処理時間が大
幅に短縮できるという効果を有する。この効果と同時
に、容量の大きな故障辞書を予め用意し、保存している
という手間も省ける利点もあげられる。これらの効果は
LSIが大規模化してノードが増加すればする程大きく
なる。また単一縮退故障でない場合も故障箇所が推定で
きるという利点もある。As described above, according to the present invention, a logic simulation of all expected values of a flip-flop, a partial combination circuit extraction by a back track and a forward track, and a combination circuit using an expected value of a flip-flop are performed. Since this is a method of backtracking and fault estimation using the logic simulation and its result, there is no need to create a fault dictionary by fault simulation, and the processing time can be greatly reduced. At the same time as this effect, there is an advantage that the trouble of preparing and storing a large-capacity failure dictionary in advance can be omitted. These effects become larger as the scale of the LSI increases and the number of nodes increases. In addition, there is an advantage that a fault location can be estimated even if the fault is not a single stuck-at fault.
【0022】EBテスタでの観測を併用する場合と比較
しても、多層配線の場合、EBテスタではすぐには観測
不可能であるのに対し、処理のみで故障箇所が推定でき
るという利点もあげられる。Compared to the case where the observation using the EB tester is also used, in the case of the multilayer wiring, it is impossible to observe immediately with the EB tester. Can be
【図1】本発明の一実施例の処理手順を示すフローチャ
ートである。FIG. 1 is a flowchart illustrating a processing procedure according to an embodiment of the present invention.
【図2】本発明の他の実施例の処理手順を示すフローチ
ャートである。FIG. 2 is a flowchart illustrating a processing procedure according to another embodiment of the present invention.
【図3】組合せ回路の各期待値からバックトラックによ
る推定を行う処理手順を示すフローチャートである。FIG. 3 is a flowchart illustrating a processing procedure for performing estimation by backtracking from each expected value of the combinational circuit;
【図4】組合せ回路の一部分を例示して示したブロック
図である。FIG. 4 is a block diagram illustrating a part of a combinational circuit;
【図5】従来技術の処理手順を示すフローチャートであ
る。FIG. 5 is a flowchart illustrating a processing procedure according to the related art.
1〜22 処理手順 X,Y,Z 論理ゲート等のブロック a〜g ネットのノード名 1-22 Processing procedure X, Y, Z Blocks such as logic gates ag Node names of nets
Claims (3)
パス/フェイル情報並びにテスト時の各ピンの判定/非
判定情報を取得する手順と、フェイルピンもしくはフェ
イル推定フリップフロップを起点としネットリストから
バックトラックを行い、またネットが分岐している場合
はフォワードトラック,バックトラックを行うことによ
り、入力ピンもしくはフリップフロップの出力を入力と
し、かつ出力ピンもしくはフリップフロップの入力を出
力とする複数の入力と出力を有する組合せ回路を抽出す
る手順と、ネットリストから含まれる全フリップフロッ
プを抽出する手順と、前記全フリップフロップの各ベク
タ毎の全期待値を得るための論理シミュレーション手順
と、前記抽出した組合せ回路と前記フリップフロップの
全期待値により組合せ回路の全ノードの全期待値を得る
論理シミュレーション手順と、前記組合せ回路の全ノー
ドの全期待値と前記取得したパス/フェイル情報を用い
てバックトラックを行い故障推定を行う手順と、絞り込
み完了によるバックトラック終了判定を行う手順と、前
記組合せ回路の故障推定手順により得られた結果より、
組合せ回路の入力となるフリップフロップ出力のフェイ
ルを推定する手順と、バックトラック終了時、上記全て
の手順により得られた故障推定箇所の重み付けする手順
と、その重み付けにより優先度順にリスト出力する手順
とにより故障箇所を推定することを特徴とするLSIの
故障箇所推定方法。1. A procedure for performing an LSI test with a tester to obtain all pass / fail information and determination / non-determination information of each pin at the time of testing, and from a netlist starting from a fail pin or a fail estimation flip-flop. performs backtrack, also forward track if the net is branched by performing a backtracking, receives the output of the input pins or flip-flop, and a plurality of inputs and outputs the input of the output pins or flip-flop Extracting a combinational circuit having an output from the netlist, extracting all the flip-flops included in the netlist, performing a logic simulation to obtain all expected values for each vector of the flip-flops, Combined with the combination circuit and all expected values of the flip-flop A logic simulation procedure for obtaining all expected values of all nodes of the combinational circuit, a procedure of performing backtracking by using all expected values of all nodes of the combinational circuit and the obtained path / failure information, and completion of narrowing down. From the result obtained by the procedure for determining the end of the backtrack by and the failure estimation procedure of the combinational circuit,
A step of estimating the type comprising a fail of the flip-flop output of the combinational circuit, backtracking the end, the all
A fault location estimation method for an LSI, comprising: estimating a failure location by a procedure for weighting a failure estimation location obtained by the above procedure and a procedure for outputting a list in priority order based on the weighting.
ップフロップの全期待値の論理シミュレーション手順を
用いるかわりに、バックトラック,フォワードトラック
による組合せ回路抽出並びにその組合せ回路の入出力と
なるフリップフロップ抽出手順と、前記抽出フリップフ
ロップの各ベクタ毎の全期待値を得るための論理シミュ
レーション手順を用い、抽出した組合せ回路の論理シミ
ュレーション,故障箇所推定を行うことを可能にするこ
とを特徴とする請求項1記載のLSIの故障箇所推定方
法。2. Instead of using all flip-flop extraction procedures and logic simulation procedures of all expected values of all flip-flops, extraction of combinational circuits by backtrack and forward track and extraction of flip-flops as inputs and outputs of the combinational circuits are performed. 2. A logic simulation procedure for obtaining all expected values of each vector of the extracted flip-flops, wherein a logic simulation of the extracted combinational circuit and a fault location estimation can be performed. A method for estimating a failure location of the described LSI.
したパス/フェイル情報を用いてバックトラックを行い
故障推定を行う手順において、ネットの分岐の有無を判
定する手順と、分岐がある場合、順次フォワードトラッ
クを行い、出力ピンもしくはフリップフロップを検出
し、出力ピンのパス/フェイル推定値とバックトラック
の起点のパス/フェイル情報もしくは推定値と比較し、
故障が分岐点の前か後ろかを判定する手順と、前記分岐
点前後の故障推定結果及び組合せ回路の入力か否かの判
定によるバックトラック継続判定を行う手順と、さらに
バックトラックしてブロックの真理値表や機能記述と、
ネットのフェイル推定値,ブロック入出力の期待値から
ブロック良否判定する手順と、ブロックの真理値表や機
能記述と、ネットのフェイル推定値ブロックの入力期待
値を用いてブロックのフェイル伝搬入力を推定する手順
とを用いて組合せ回路の故障推定を行うことを特徴とす
る請求項1記載のLSIの故障箇所推定方法。3. A procedure for performing a backtrack using all expected values of all nodes of a combinational circuit and acquired path / failure information and estimating a fault, a procedure for determining whether or not there is a branch of a net, and a procedure for when there is a branch. Sequentially performing forward track, detecting an output pin or flip-flop, comparing the pass / fail estimated value of the output pin with the pass / fail information or estimated value of the starting point of the back track,
A procedure for determining whether the fault is before or after the branch point, a procedure for performing a backtrack continuation determination by determining whether or not the failure estimation result before and after the branch point is an input of a combinational circuit; Truth tables and function descriptions,
Estimation of block failure using the net failure estimation value and expected block input / output value, block truth table and function description, and net failure estimation block input expected value 2. A fault location estimation method for an LSI according to claim 1, wherein the fault estimation of the combinational circuit is performed by using the following procedure.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6233353A JP2701753B2 (en) | 1994-09-28 | 1994-09-28 | LSI failure location estimation method |
US08/535,383 US5640403A (en) | 1994-09-28 | 1995-09-28 | Fault diagnosis method for a sequential circuit |
DE19536203A DE19536203A1 (en) | 1994-09-28 | 1995-09-28 | Fault diagnosis method for locating error in LSI logic circuit |
KR1019950032517A KR0180327B1 (en) | 1994-09-28 | 1995-09-28 | Fault diagnosis method for a sequential circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6233353A JP2701753B2 (en) | 1994-09-28 | 1994-09-28 | LSI failure location estimation method |
Publications (2)
Publication Number | Publication Date |
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JPH0894714A JPH0894714A (en) | 1996-04-12 |
JP2701753B2 true JP2701753B2 (en) | 1998-01-21 |
Family
ID=16953825
Family Applications (1)
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