JP2790084B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にＤＲＡＭなどＭＯＳトランジスタを用い
られ、基板上に素子分離酸化膜、ゲート酸化膜、ポリシ
リコンとシリサイドの２層からなるゲート電極を有する
半導体装置のゲート電極の形成方法に関する。
法に関し、特にＤＲＡＭなどＭＯＳトランジスタを用い
られ、基板上に素子分離酸化膜、ゲート酸化膜、ポリシ
リコンとシリサイドの２層からなるゲート電極を有する
半導体装置のゲート電極の形成方法に関する。
【０００２】
【従来の技術】現在のＭＯＳトランジスタを用いた半導
体装置では、選択した領域を熱酸化して素子分離酸化膜
を形成し、ポリシリコンとタングステンシリサイドなど
のシリサイド膜とを２層にしたポリサイドゲート電極を
用いることが一般的に行われている。
体装置では、選択した領域を熱酸化して素子分離酸化膜
を形成し、ポリシリコンとタングステンシリサイドなど
のシリサイド膜とを２層にしたポリサイドゲート電極を
用いることが一般的に行われている。
【０００３】そのなかでも、高度に微細化・集積化の進
んだ２５６ＭｂＤＲＡＭでは、素子分離幅が０．２５μ
ｍ、素子領域幅が０．２５μｍ、素子分離酸化膜厚が
０．３μｍ、ゲート電極幅が０．２５μｍの超微細構造
を形成する。このような微細なパターンを形成するため
には、ＫｒＦエキシマレーザーなどの短波長光を光源と
するフォトリソグラフィーが用いられる。
んだ２５６ＭｂＤＲＡＭでは、素子分離幅が０．２５μ
ｍ、素子領域幅が０．２５μｍ、素子分離酸化膜厚が
０．３μｍ、ゲート電極幅が０．２５μｍの超微細構造
を形成する。このような微細なパターンを形成するため
には、ＫｒＦエキシマレーザーなどの短波長光を光源と
するフォトリソグラフィーが用いられる。
【０００４】図６（ａ）に示したのは、ゲート電極のレ
ジストマスク７−１を形成しているところを表してい
る。ゲートポリシリコン５とゲートシリサイド６は、素
子分離酸化膜３の段差を反映して、その表面は凸凹して
いる。
ジストマスク７−１を形成しているところを表してい
る。ゲートポリシリコン５とゲートシリサイド６は、素
子分離酸化膜３の段差を反映して、その表面は凸凹して
いる。
【０００５】このようなところに、ゲート電極のレジス
トマスクを形成しようとすると、ゲートシリサイド６表
面の角部で反射された入射光が遮光マスク１８に侵入
し、素子領域上でフォトレジスト７−１がマスク寸法に
比べて細くなるという現象が起きてしまう（図６
（ｂ））。
トマスクを形成しようとすると、ゲートシリサイド６表
面の角部で反射された入射光が遮光マスク１８に侵入
し、素子領域上でフォトレジスト７−１がマスク寸法に
比べて細くなるという現象が起きてしまう（図６
（ｂ））。
【０００６】その問題を解決する方法として、ＵＳＰ−
５３４６５８７に示されている方法がある。
５３４６５８７に示されている方法がある。
【０００７】図７は、その方法を説明するための半導体
装置の略断面図である。図７（ａ）のように、基板１に
既知の方法により、素子分離酸化膜３、ゲート酸化膜２
を形成し、ゲートポリシリコン５を厚く堆積する。ポリ
シリコンは、通常、減圧化学気相成長法によることが多
く、段差被覆性に優れているため、その表面形状は、素
子分離酸化膜３の段差をそのまま反映する。
装置の略断面図である。図７（ａ）のように、基板１に
既知の方法により、素子分離酸化膜３、ゲート酸化膜２
を形成し、ゲートポリシリコン５を厚く堆積する。ポリ
シリコンは、通常、減圧化学気相成長法によることが多
く、段差被覆性に優れているため、その表面形状は、素
子分離酸化膜３の段差をそのまま反映する。
【０００８】続いて、図７（ｂ）のように、ポリシリコ
ン５−１を平坦にし、タングステンシリサイドなどのゲ
ートシリサイド６を堆積する。ゲートシリサイド６の表
面は、下層のポリシリコン５−１表面のように平坦とな
る。その後、ＫｒＦエキシマレーザー光などにより、ゲ
ート電極８のパターンをフォトレジスト７−２で形成す
る。
ン５−１を平坦にし、タングステンシリサイドなどのゲ
ートシリサイド６を堆積する。ゲートシリサイド６の表
面は、下層のポリシリコン５−１表面のように平坦とな
る。その後、ＫｒＦエキシマレーザー光などにより、ゲ
ート電極８のパターンをフォトレジスト７−２で形成す
る。
【０００９】エキシマレーザー光の反射は、ゲートシリ
サイド６表面でおこるが、このような平坦な表面におけ
る露光では、図６（ａ）に示したような乱反射がない。
したがって、マスク寸法通りのフォトレジスト７−２を
形成することができる。
サイド６表面でおこるが、このような平坦な表面におけ
る露光では、図６（ａ）に示したような乱反射がない。
したがって、マスク寸法通りのフォトレジスト７−２を
形成することができる。
【００１０】
【発明が解決しようとする課題】上述した従来の方法
は、以下のような問題がある。すなわち、ポリシリコン
を平坦化する際、そのエッチング量は経験的時間制御に
よるものであり、ゲートポリシリコン膜厚のその場観察
は困難である。ポリシリコンを過剰にエッチングしてし
まうと、図７（ｄ）に示したように、ゲート酸化膜２や
基板１が露出してしまう。
は、以下のような問題がある。すなわち、ポリシリコン
を平坦化する際、そのエッチング量は経験的時間制御に
よるものであり、ゲートポリシリコン膜厚のその場観察
は困難である。ポリシリコンを過剰にエッチングしてし
まうと、図７（ｄ）に示したように、ゲート酸化膜２や
基板１が露出してしまう。
【００１１】ゲート酸化膜２が露出したところにシリサ
イド膜が直接接触すると、シリサイドと基板１の仕事関
数差によりトランジスタのしきい値が変動する。また、
ゲート電極を加工する際、ゲートポリシリコン５の膜厚
が薄いと、上層のゲートシリサイド６をエッチングして
いる時に、ゲート酸化膜２がエッチングされてしまい、
基板１までエッチングされてしまう可能性がある。
イド膜が直接接触すると、シリサイドと基板１の仕事関
数差によりトランジスタのしきい値が変動する。また、
ゲート電極を加工する際、ゲートポリシリコン５の膜厚
が薄いと、上層のゲートシリサイド６をエッチングして
いる時に、ゲート酸化膜２がエッチングされてしまい、
基板１までエッチングされてしまう可能性がある。
【００１２】そこで、ポリシリコンの過剰エッチングを
防ぐため、エッチング終点検出マークを設ける方法が考
えられる。しかしながら、終点検出マークを別工程で形
成するのは、製造工程数が大幅に増加するため好ましく
ない。
防ぐため、エッチング終点検出マークを設ける方法が考
えられる。しかしながら、終点検出マークを別工程で形
成するのは、製造工程数が大幅に増加するため好ましく
ない。
【００１３】本発明の目的は、工程数を大幅に増加させ
ることなく、マスク寸法通りのゲート電極を安定して得
られる半導体装置の製造方法を提供することにある。
ることなく、マスク寸法通りのゲート電極を安定して得
られる半導体装置の製造方法を提供することにある。
【００１４】
【００１５】
【課題を解決するための手段】 本発明の半導体装置の製
造方法は、基板のデバイス領域を掘り下げる工程と、デ
バイス領域に選択的に素子分離酸化膜を形成するととも
に、周辺領域に素子分離酸化膜を形成する工程と、ゲー
ト酸化膜を形成し、ポリシリコンを堆積する工程と、周
辺領域の素子分離酸化膜表面が露出するまでポリシリコ
ンの表面を平坦化する工程と、平坦になったポリシリコ
ン膜上にシリサイド膜を堆積する工程を有する。
造方法は、基板のデバイス領域を掘り下げる工程と、デ
バイス領域に選択的に素子分離酸化膜を形成するととも
に、周辺領域に素子分離酸化膜を形成する工程と、ゲー
ト酸化膜を形成し、ポリシリコンを堆積する工程と、周
辺領域の素子分離酸化膜表面が露出するまでポリシリコ
ンの表面を平坦化する工程と、平坦になったポリシリコ
ン膜上にシリサイド膜を堆積する工程を有する。
【００１６】本発明の他の、半導体装置の製造方法は、
基板上に酸化膜、ポリシリコン、シリコン窒化膜を順次
堆積する工程と、デバイスを形成するところ以外のシリ
コン窒化膜をエッチングする工程と、周辺領域以外のポ
リシリコン、酸化膜を除去し、基板をエッチングする工
程と、残留したポリシリコンと前記基板を酸化すること
により、周辺領域の素子分離酸化膜が、デバイスのの領
域における素子分離酸化膜より高くなるようにする工程
と、ゲート酸化膜を形成し、ポリシリコンを堆積する工
程と、周辺領域の素子分離酸化膜表面が露出するまでポ
リシリコンの表面を平坦化する工程と、平坦になったポ
リシリコン膜上にシリサイド膜を堆積する工程を有す
る。
基板上に酸化膜、ポリシリコン、シリコン窒化膜を順次
堆積する工程と、デバイスを形成するところ以外のシリ
コン窒化膜をエッチングする工程と、周辺領域以外のポ
リシリコン、酸化膜を除去し、基板をエッチングする工
程と、残留したポリシリコンと前記基板を酸化すること
により、周辺領域の素子分離酸化膜が、デバイスのの領
域における素子分離酸化膜より高くなるようにする工程
と、ゲート酸化膜を形成し、ポリシリコンを堆積する工
程と、周辺領域の素子分離酸化膜表面が露出するまでポ
リシリコンの表面を平坦化する工程と、平坦になったポ
リシリコン膜上にシリサイド膜を堆積する工程を有す
る。
【００１７】周辺領域の素子分離酸化膜はデバイス領域
の素子分離酸化膜より高いので、デバイス領域のポリシ
リコンの過剰エッチングを防止することができる。ま
た、ゲートポリシリコン平坦化時の周辺領域の素子分離
酸化膜の形成をデバイス領域の素子分離酸化膜形成時に
行うので、製造工程数が増加することがない。
の素子分離酸化膜より高いので、デバイス領域のポリシ
リコンの過剰エッチングを防止することができる。ま
た、ゲートポリシリコン平坦化時の周辺領域の素子分離
酸化膜の形成をデバイス領域の素子分離酸化膜形成時に
行うので、製造工程数が増加することがない。
【００１８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。 （第１の実施形態） 図１は本発明の第１の実施形態の半導体装置の製造方法
を説明するための略断面図である。図１（ａ）は基板１
上に素子分離酸化膜３、ゲート酸化膜２を形成し、ゲー
トポリシリコン５を厚く堆積したところを表している。
て図面を参照して説明する。 （第１の実施形態） 図１は本発明の第１の実施形態の半導体装置の製造方法
を説明するための略断面図である。図１（ａ）は基板１
上に素子分離酸化膜３、ゲート酸化膜２を形成し、ゲー
トポリシリコン５を厚く堆積したところを表している。
【００１９】本実施形態では、デバイス領域周辺部に素
子分離酸化膜３より基板表面からの高さがＨだけ高い終
点検出用酸化膜４を設けることを特徴とする。この段階
では、ゲートポリシリコン５の表面形状は、素子分離酸
化膜３の段差により、表面が凸凹になる。次に、図１
（ｂ）に示したように、ゲートポリシリコン５−１の表
面を平坦にする。平坦化する方法は、等方性のエッチン
グや化学機械的研磨（ＣＭＰ）法などを用いる。平坦化
は、終点検出用酸化膜４の表面が露出した段階で終了さ
せる。終点は、等方性のドライエッチングを用いる場合
には、酸化膜が露出することによるプラズマ発光の違い
により検出できる。また、ＣＭＰを用いる場合には、酸
化膜が露出することによる摩擦係数の違いなどを検出す
る。
子分離酸化膜３より基板表面からの高さがＨだけ高い終
点検出用酸化膜４を設けることを特徴とする。この段階
では、ゲートポリシリコン５の表面形状は、素子分離酸
化膜３の段差により、表面が凸凹になる。次に、図１
（ｂ）に示したように、ゲートポリシリコン５−１の表
面を平坦にする。平坦化する方法は、等方性のエッチン
グや化学機械的研磨（ＣＭＰ）法などを用いる。平坦化
は、終点検出用酸化膜４の表面が露出した段階で終了さ
せる。終点は、等方性のドライエッチングを用いる場合
には、酸化膜が露出することによるプラズマ発光の違い
により検出できる。また、ＣＭＰを用いる場合には、酸
化膜が露出することによる摩擦係数の違いなどを検出す
る。
【００２０】終点検出用酸化膜４は素子分離酸化膜３よ
り高いので、デバイス領域のポリシリコン５−１の過剰
エッチングを防止することができる。その後、図１
（ｃ）に示したように、ゲートシリサイド６を堆積し、
ゲートパターンのフォトレジスト７−２を形成する。エ
キシマレーザー光の反射は、ゲートシリサイド６表面で
おこるが、このような平坦な表面における露光では、図
６（ａ）に示したような乱反射がない。したがって、マ
スク寸法通りのフォトレジストマスクを形成することが
できる。続いて、既知の方法により、ゲートシリサイド
６とゲートポリシリコン５をエッチングし、ゲート電極
８を形成する（図１（ｄ））。
り高いので、デバイス領域のポリシリコン５−１の過剰
エッチングを防止することができる。その後、図１
（ｃ）に示したように、ゲートシリサイド６を堆積し、
ゲートパターンのフォトレジスト７−２を形成する。エ
キシマレーザー光の反射は、ゲートシリサイド６表面で
おこるが、このような平坦な表面における露光では、図
６（ａ）に示したような乱反射がない。したがって、マ
スク寸法通りのフォトレジストマスクを形成することが
できる。続いて、既知の方法により、ゲートシリサイド
６とゲートポリシリコン５をエッチングし、ゲート電極
８を形成する（図１（ｄ））。
【００２１】先にも述べたように、終点検出酸化膜４を
全く別工程で形成することは、製造工程数が大幅に増加
するため好ましくない。
全く別工程で形成することは、製造工程数が大幅に増加
するため好ましくない。
【００２２】終点検出酸化膜４の形成方法については、
第２、３の実施形態で詳しく説明する。 （第２の実施形態） 図２、図３は終点検出用酸化膜４の形成方法の一例につ
いて説明するための略断面図である。第２の実施形態で
は、デバイス領域を掘り下げることにより、周辺領域の
素子分離酸化膜表面が高くなるようにし、それをゲート
ポリシリコン平坦化時の終点検出用酸化膜とすることを
特徴とする。
第２、３の実施形態で詳しく説明する。 （第２の実施形態） 図２、図３は終点検出用酸化膜４の形成方法の一例につ
いて説明するための略断面図である。第２の実施形態で
は、デバイス領域を掘り下げることにより、周辺領域の
素子分離酸化膜表面が高くなるようにし、それをゲート
ポリシリコン平坦化時の終点検出用酸化膜とすることを
特徴とする。
【００２３】図２（ａ）に示したように、基板１上にパ
ッド酸化膜９、窒化膜１０を形成し、デバイス領域の窒
化膜１０をエッチングする。次に、図２（ｂ）に示した
ように、基板１を酸化する。周辺領域には、窒化膜１０
が残っているので、基板１の酸化はデバイス領域でのみ
進行する。続いて、窒化膜１０と酸化膜１２を除去す
る。
ッド酸化膜９、窒化膜１０を形成し、デバイス領域の窒
化膜１０をエッチングする。次に、図２（ｂ）に示した
ように、基板１を酸化する。周辺領域には、窒化膜１０
が残っているので、基板１の酸化はデバイス領域でのみ
進行する。続いて、窒化膜１０と酸化膜１２を除去す
る。
【００２４】以上のプロセスにより、デバイス領域を掘
り下げた形を形成することができる。デバイス領域の窒
化膜１０を除去するリソグラフィーは、基板１へのイオ
ン注入のリソグラフィーと兼用すれば、製造工程数の大
幅増加にはならない。
り下げた形を形成することができる。デバイス領域の窒
化膜１０を除去するリソグラフィーは、基板１へのイオ
ン注入のリソグラフィーと兼用すれば、製造工程数の大
幅増加にはならない。
【００２５】また、ＤＲＡＭなどの記憶素子の場合、素
子分離間隔の狭いメモリセル部のみ掘り下げればよい。
子分離間隔の狭いメモリセル部のみ掘り下げればよい。
【００２６】ＤＲＡＭにおいて、メモリセル部だけ掘り
下げ、蓄積容量部などの段差を緩和する方法が、’８８
ＶＬＳＩシンポジウム・ダイジェスト ｐｐ．１７−
１８などに記載されている。この場合、蓄積容量部の段
差を緩和することが目的であるので、掘り下げ量は、５
０００Å程度必要となる。
下げ、蓄積容量部などの段差を緩和する方法が、’８８
ＶＬＳＩシンポジウム・ダイジェスト ｐｐ．１７−
１８などに記載されている。この場合、蓄積容量部の段
差を緩和することが目的であるので、掘り下げ量は、５
０００Å程度必要となる。
【００２７】しかしながら、本発明の目的は、ゲートポ
リシリコンの平坦化にあるので、掘り下げ量Ｈは、ゲー
トポリシリコン膜厚分の５００〜１５００Å程度でよ
い。
リシリコンの平坦化にあるので、掘り下げ量Ｈは、ゲー
トポリシリコン膜厚分の５００〜１５００Å程度でよ
い。
【００２８】本実施形態では、選択的に酸化することに
より、デバイス領域を掘り下げたが、レジスト１１をマ
スクにし、直接基板１をエッチングすることにより掘り
下げてもよい。
より、デバイス領域を掘り下げたが、レジスト１１をマ
スクにし、直接基板１をエッチングすることにより掘り
下げてもよい。
【００２９】続いて、図２（ｃ），（ｄ）に示したよう
に、既知の選択酸化法により、素子分離酸化膜３を形成
する。素子分離酸化膜３を形成した段階で、周辺領域と
デバイス領域の素子分離表面の段差Ｈが最終的なゲート
ポリシリコン膜５−１厚程度（５００〜１５００Å）に
なるようにする。次に、図３（ａ）のように、ゲートポ
リシリコン５を厚く堆積し、図３（ｂ）のように平坦化
する。平坦化の終点検出は、周辺部の素子分離酸化膜３
が露出した時点で行うことができる。平坦になったゲー
トポリシリコン５−１に図３（ｃ）のようにゲートシリ
サイド６を堆積する。
に、既知の選択酸化法により、素子分離酸化膜３を形成
する。素子分離酸化膜３を形成した段階で、周辺領域と
デバイス領域の素子分離表面の段差Ｈが最終的なゲート
ポリシリコン膜５−１厚程度（５００〜１５００Å）に
なるようにする。次に、図３（ａ）のように、ゲートポ
リシリコン５を厚く堆積し、図３（ｂ）のように平坦化
する。平坦化の終点検出は、周辺部の素子分離酸化膜３
が露出した時点で行うことができる。平坦になったゲー
トポリシリコン５−１に図３（ｃ）のようにゲートシリ
サイド６を堆積する。
【００３０】ＤＲＡＭのメモリセル部だけ掘り下げるよ
うな場合、周辺回路部では、素子分離酸化膜の表面が露
出しているので、周辺回路部における素子間のゲート電
極８の接続は、このゲートシリサイド６単層で行う。
うな場合、周辺回路部では、素子分離酸化膜の表面が露
出しているので、周辺回路部における素子間のゲート電
極８の接続は、このゲートシリサイド６単層で行う。
【００３１】ゲート電極８の形成は、ゲートシリサイド
６が平坦であるので、入射光の乱反射もなく、マスク寸
法通りにレジストマスク７を形成することができる。
６が平坦であるので、入射光の乱反射もなく、マスク寸
法通りにレジストマスク７を形成することができる。
【００３２】本実施形態によれば、ゲートポリシリコン
平坦化時の終点検出用酸化膜４の形成を素子分離酸化膜
３の形成時に行うので、終点検出用酸化膜を別工程で形
成する必要はない。
平坦化時の終点検出用酸化膜４の形成を素子分離酸化膜
３の形成時に行うので、終点検出用酸化膜を別工程で形
成する必要はない。
【００３３】また、デバイス領域を掘り下げるためのリ
ソグラフィーをｎ型やｐ型のウェルを形成するためのリ
ソグラフィーと兼用することにより、製造工程数が大幅
に増加することはない。 （第３の実施形態） 図４、図５は終点検出用酸化膜形成方法の一例について
説明するための略断面図である。第３の実施形態では、
素子分離酸化膜形成方法を変化させることにより、周辺
部の素子分離酸化膜をデバイス領域より高くし、それを
ポリシリコン平坦化時の終点検出用酸化膜として用いる
ことを特徴とする。
ソグラフィーをｎ型やｐ型のウェルを形成するためのリ
ソグラフィーと兼用することにより、製造工程数が大幅
に増加することはない。 （第３の実施形態） 図４、図５は終点検出用酸化膜形成方法の一例について
説明するための略断面図である。第３の実施形態では、
素子分離酸化膜形成方法を変化させることにより、周辺
部の素子分離酸化膜をデバイス領域より高くし、それを
ポリシリコン平坦化時の終点検出用酸化膜として用いる
ことを特徴とする。
【００３４】図４（ａ）のように、基板１に酸化膜１
５、ポリシリコン１６、窒化膜１７を堆積する。それぞ
れの膜厚は、酸化膜１５が５０〜３００Å、ポリシリコ
ン１６が５００〜１０００Å、窒化膜１７が１５００〜
２５００Å程度とする。続いて、図４（ｂ）のように、
素子領域を形成する部分にだけ窒化膜１７−１を残留さ
せる。次に、デバイス領域のポリシリコン１６と酸化膜
１５をエッチングし、それをマスクに基板１をエッチン
グする。基板１のエッチング量は、２００〜８００Åと
する。レジスト１１を剥離し、酸化することにより素子
分離酸化膜３を形成する。このとき、基板１をエッチン
グした領域では、基板１の酸化が進行し、ポリシリコン
１６を残留した領域では、ポリシリコン１６から酸化が
進行するので、両者の素子分離酸化膜３の表面高さは異
なる。
５、ポリシリコン１６、窒化膜１７を堆積する。それぞ
れの膜厚は、酸化膜１５が５０〜３００Å、ポリシリコ
ン１６が５００〜１０００Å、窒化膜１７が１５００〜
２５００Å程度とする。続いて、図４（ｂ）のように、
素子領域を形成する部分にだけ窒化膜１７−１を残留さ
せる。次に、デバイス領域のポリシリコン１６と酸化膜
１５をエッチングし、それをマスクに基板１をエッチン
グする。基板１のエッチング量は、２００〜８００Åと
する。レジスト１１を剥離し、酸化することにより素子
分離酸化膜３を形成する。このとき、基板１をエッチン
グした領域では、基板１の酸化が進行し、ポリシリコン
１６を残留した領域では、ポリシリコン１６から酸化が
進行するので、両者の素子分離酸化膜３の表面高さは異
なる。
【００３５】この高さの差Ｈは、基板１のエッチング量
とポリシリコン１６の膜厚、酸化量によって変化するこ
とが知られている。本実施形態の場合、Ｈがゲートポリ
シリコン膜厚程度（５００〜１５００Å）になるよう設
定する。
とポリシリコン１６の膜厚、酸化量によって変化するこ
とが知られている。本実施形態の場合、Ｈがゲートポリ
シリコン膜厚程度（５００〜１５００Å）になるよう設
定する。
【００３６】次に、図５（ａ）のように、ゲートポリシ
リコン５を厚く堆積し、図５（ｂ）のように平坦化す
る。平坦化の終点検出は、周辺部の素子分離酸化膜３が
露出した時点で行うことができる。
リコン５を厚く堆積し、図５（ｂ）のように平坦化す
る。平坦化の終点検出は、周辺部の素子分離酸化膜３が
露出した時点で行うことができる。
【００３７】平坦になったポリシリコン５−１にゲート
シリサイド６を堆積し、ゲート電極８を形成する方法
は、第２の実施形態と同じである。
シリサイド６を堆積し、ゲート電極８を形成する方法
は、第２の実施形態と同じである。
【００３８】本実施形態によれば、第２の実施形態と同
様に、ゲートポリシリコン平坦化時の終点検出用酸化膜
形成を素子分離酸化膜３の形成時に行うので、終点検出
用酸化膜を別工程で形成する必要はない。さらに、デバ
イス領域だけのポリシリコン１６、酸化膜１５、基板１
をエッチングするためのリソグラフィーをｎ型やｐ型の
ウェルを形成するためのリソグラフィーと兼用すること
により、製造工程数が大幅に増加することはない。
様に、ゲートポリシリコン平坦化時の終点検出用酸化膜
形成を素子分離酸化膜３の形成時に行うので、終点検出
用酸化膜を別工程で形成する必要はない。さらに、デバ
イス領域だけのポリシリコン１６、酸化膜１５、基板１
をエッチングするためのリソグラフィーをｎ型やｐ型の
ウェルを形成するためのリソグラフィーと兼用すること
により、製造工程数が大幅に増加することはない。
【００３９】また、基板１をエッチングして形成された
素子分離酸化膜３−１は、表面形状が比較的平坦であ
り、ゲート電極８の形成は、さらに容易になる。
素子分離酸化膜３−１は、表面形状が比較的平坦であ
り、ゲート電極８の形成は、さらに容易になる。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
製造工程数を大幅に増大させることなくマスク寸法通り
の微細なゲート電極を安定して得ることができる。
製造工程数を大幅に増大させることなくマスク寸法通り
の微細なゲート電極を安定して得ることができる。
【図１】本発明の第１の実施例を説明するための略断面
図である。
図である。
【図２】本発明の第２の実施例を説明するための略断面
図である。
図である。
【図３】本発明の第２の実施例を説明するための略断面
図である。
図である。
【図４】本発明の第３の実施例を説明するための略断面
図である。
図である。
【図５】本発明の第３の実施例を説明するための略断面
図である。
図である。
【図６】従来の方法を説明した略断面図と平面図であ
る。
る。
【図７】従来の方法を工程順に説明した略断面図であ
る。
る。
１ 基板 ２ ゲート酸化膜 ３，３−１ 素子分離酸化膜 ４ 終点検出用酸化膜 ５，５−１ ゲートポリシリコン ６ ゲートシリサイド ７，７−１ フォトレジスト ８ ゲート電極 ９ パッド酸化膜 １０ 窒化膜 １１ レジスト １２ 酸化膜 １３ 酸化膜 １４ 窒化膜 １５ 酸化膜 １６ ポリシリコン １７ 窒化膜 １８ 遮光マスク
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１Ｇ ３０１Ｍ (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/306 H01L 21/3205 H01L 21/3213 H01L 21/768
Claims (2)
- 【請求項１】 基板のデバイス領域を掘り下げる工程
と、デバイス領域に選択的に素子分離酸化膜を形成する
とともに、周辺領域に素子分離酸化膜を形成する工程
と、ゲート酸化膜を形成し、ポリシリコンを堆積する工
程と、周辺領域の素子分離酸化膜の表面が露出するまで
ポリシリコンの表面を平坦化する工程と、平坦になった
ポリシリコン膜上にシリサイド膜を堆積する工程を有す
る、半導体装置の製造方法。 - 【請求項２】 基板上に酸化膜、ポリシリコン、シリコ
ン窒化膜を順次堆積する工程と、デバイスを形成すると
ころ以外の前記シリコン窒化膜をエッチングする工程
と、周辺領域以外の前記ポリシリコン、前記酸化膜を除
去し、前記基板をエッチングする工程と、残留した前記
ポリシリコンと前記基板を酸化することにより、周辺領
域の前記素子分離酸化膜が、デバイス領域における素子
分離酸化膜より高くなるようにする工程と、ゲート酸化
膜を形成し、ポリシリコンを堆積する工程と、周辺領域
の素子分離酸化膜表面が露出するまで前記ポリシリコン
の表面を平坦化する工程と、平坦になったポリシリコン
膜上にシリサイド膜を堆積する工程を有する半導体装置
の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7208690A JP2790084B2 (ja) | 1995-08-16 | 1995-08-16 | 半導体装置の製造方法 |
| KR1019960032773A KR100215524B1 (ko) | 1995-08-16 | 1996-08-06 | 반도체장치 및 그의 제조방법 |
| CN96109306A CN1088913C (zh) | 1995-08-16 | 1996-08-16 | 半导体器件及其制造方法 |
| US09/292,020 US6133115A (en) | 1995-08-16 | 1999-04-15 | Formation of gate electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7208690A JP2790084B2 (ja) | 1995-08-16 | 1995-08-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0955359A JPH0955359A (ja) | 1997-02-25 |
| JP2790084B2 true JP2790084B2 (ja) | 1998-08-27 |
Family
ID=16560467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7208690A Expired - Fee Related JP2790084B2 (ja) | 1995-08-16 | 1995-08-16 | 半導体装置の製造方法 |
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| US (1) | US6133115A (ja) |
| JP (1) | JP2790084B2 (ja) |
| KR (1) | KR100215524B1 (ja) |
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|---|---|---|---|---|
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| WO2003038893A2 (de) * | 2001-10-26 | 2003-05-08 | Infineon Technologies Ag | Halbleiterstruktur und verfahren zum herstellen derselben |
| US6627510B1 (en) * | 2002-03-29 | 2003-09-30 | Sharp Laboratories Of America, Inc. | Method of making self-aligned shallow trench isolation |
| CN101202247A (zh) | 2006-12-14 | 2008-06-18 | 中芯国际集成电路制造(上海)有限公司 | Mos器件结构及其制造方法 |
| US8211786B2 (en) | 2008-02-28 | 2012-07-03 | International Business Machines Corporation | CMOS structure including non-planar hybrid orientation substrate with planar gate electrodes and method for fabrication |
| US8872339B2 (en) * | 2012-02-10 | 2014-10-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductors structure with elements having different widths and methods of making the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4671851A (en) * | 1985-10-28 | 1987-06-09 | International Business Machines Corporation | Method for removing protuberances at the surface of a semiconductor wafer using a chem-mech polishing technique |
| US4800171A (en) * | 1987-10-02 | 1989-01-24 | Advanced Micro Devices, Inc. | Method for making bipolar and CMOS integrated circuit structures |
| SE461428B (sv) * | 1988-06-16 | 1990-02-12 | Ericsson Telefon Ab L M | Foerfarande foer att paa ett underlag av halvledarmaterial framstaella en bipolaer transistor eller en bipolaer transistor och en faelteffekttransistor eller en bipolaer transistor och en faelteffekttransistor med en komplementaer faelteffekttransistor och anordningar framstaellda enligt foerfarandena |
| KR910009739B1 (ko) * | 1988-07-13 | 1991-11-29 | 삼성전자 주식회사 | 반도체장치의 제조방법 |
| US4868135A (en) * | 1988-12-21 | 1989-09-19 | International Business Machines Corporation | Method for manufacturing a Bi-CMOS device |
| JP3015540B2 (ja) * | 1991-09-26 | 2000-03-06 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH06204414A (ja) * | 1991-07-31 | 1994-07-22 | Texas Instr Inc <Ti> | Ｃｍｏｓ集積回路のチャネルストップ構造 |
| US5134085A (en) * | 1991-11-21 | 1992-07-28 | Micron Technology, Inc. | Reduced-mask, split-polysilicon CMOS process, incorporating stacked-capacitor cells, for fabricating multi-megabit dynamic random access memories |
| JPH05226334A (ja) * | 1992-02-13 | 1993-09-03 | Mitsubishi Electric Corp | 半導体装置，およびその製造方法 |
| US5258096A (en) * | 1992-08-20 | 1993-11-02 | Micron Semiconductor, Inc. | Method of forming local etch stop landing pads for simultaneous, self-aligned dry etching of contact vias with various depths |
| US5346587A (en) * | 1993-08-12 | 1994-09-13 | Micron Semiconductor, Inc. | Planarization of a gate electrode for improved gate patterning over non-planar active area isolation |
| US5405790A (en) * | 1993-11-23 | 1995-04-11 | Motorola, Inc. | Method of forming a semiconductor structure having MOS, bipolar, and varactor devices |
| JP2959412B2 (ja) * | 1994-09-28 | 1999-10-06 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| US5471416A (en) * | 1994-11-14 | 1995-11-28 | National Semiconductor Corporation | Method of programming a CMOS read only memory at the second metal layer in a two-metal process |
-
1995
- 1995-08-16 JP JP7208690A patent/JP2790084B2/ja not_active Expired - Fee Related
-
1996
- 1996-08-06 KR KR1019960032773A patent/KR100215524B1/ko not_active IP Right Cessation
- 1996-08-16 CN CN96109306A patent/CN1088913C/zh not_active Expired - Fee Related
-
1999
- 1999-04-15 US US09/292,020 patent/US6133115A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0955359A (ja) | 1997-02-25 |
| CN1147691A (zh) | 1997-04-16 |
| US6133115A (en) | 2000-10-17 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |