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JP2787639B2 - パルス信号発生回路および半導体記憶装置 - Google Patents

パルス信号発生回路および半導体記憶装置

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Publication number
JP2787639B2
JP2787639B2 JP4211678A JP21167892A JP2787639B2 JP 2787639 B2 JP2787639 B2 JP 2787639B2 JP 4211678 A JP4211678 A JP 4211678A JP 21167892 A JP21167892 A JP 21167892A JP 2787639 B2 JP2787639 B2 JP 2787639B2
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pulse signal
power supply
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voltage
internal
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達哉 福田
茂 森
正紀 林越
誠二 澤田
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Priority to KR1019930014033A priority patent/KR0165755B1/ko
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    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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    • H03K3/027Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03Astable circuits
    • H03K3/0315Ring oscillators

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明はパルス信号発生回路お
よび半導体記憶装置に関し、特にリフレッシュ動作を制
御するために用いられるパルス信号発生回路に関する。
【0002】
【従来の技術】図9は、一般的なダイナミックランダム
アクセスメモリ(以下、DRAMと呼ぶ)の構成を示す
ブロック図である。このDRAMは半導体チップCH上
に形成される。
【0003】メモリセルアレイ1は、複数のワード線、
複数のワード線に交差する複数のビット線、およびこれ
らの交点に接続される複数のメモリセルを含む。各メモ
リセルは、データを記憶するキャパシタおよびNチャネ
ルトランジスタを含む。Nチャネルトランジスタは、キ
ャパシタとビット線との間に接続され、そのゲートはワ
ード線に接続される。
【0004】RASバッファ2は、外部ロウアドレスス
トローブ信号/RASを受け、内部ロウアドレスストロ
ーブ信号/RASIを発生する。CASバッファ3は、
外部コラムアドレスストローブ信号CASを受け、内部
コラムアドレスストローブ信号/CASIを発生する。
WEバッファ4は、外部ライトイネーブル信号/Wを受
け、内部ライトイネーブル信号/WIを発生する。
【0005】通常動作時には、ロウアドレスバッファ5
は、スイッチ17を介して外部アドレス信号ADDを受
け、内部ロウアドレスストローブ信号/RASIに応答
してロウアドレス信号を発生する。ロウデコーダ6は、
ロウアドレス信号に応答して、メモリセルアレイ1内の
複数のワード線のいずれか1つを選択する。ワードドラ
イバ7は、ロウデコーダ6により選択されたワード線を
所定の電圧に駆動する。それにより、選択されたワード
線に接続された複数のメモリセルからそれぞれ対応する
ビット線対にデータが読出される。各ビット線対に読出
されたデータはセンスアンプ8により増幅される。
【0006】コラムアドレスバッファ9は、外部アドレ
ス信号ADDを受け、内部コラムアドレスストローブ信
号/CASIに応答してコラムアドレス信号を発生す
る。コラムデコーダ10は、コラムアドレス信号に応答
して複数のビット線対のうちいずれかを選択する。それ
により、選択されたビット線対が入出力線対に接続され
る。
【0007】書込動作時には、外部から与えられる入力
データDがI/O回路11を介して入出力線対に与えら
れる。読出動作時には、入出力線対上のデータがI/O
回路11を介して出力データDとしてチップ外部に出力
される。
【0008】制御回路12は、内部ロウアドレスストロ
ーブ信号/RASI、内部コラムアドレスストローブ信
号/CASIおよび内部ライトイネーブル信号/WIに
応答して、各部分を制御するための種々の制御信号を発
生する。
【0009】セルフリフレッシュ切替回路13、内部ア
ドレス発生回路14、パルス信号発生回路15およびタ
イマー16はリフレッシュ制御回路を構成する。
【0010】タイマー16から出力されるリフレッシュ
イネーブル信号REFEが活性状態(たとえばハイレベ
ル)になると、リフレッシュ動作が行なわれる。リフレ
ッシュ動作時には、ロウデコーダ6が、ロウアドレス信
号に応答して、メモリセルアレイ1内の複数のワード線
のいずれかを選択する。ワードドライバ7は、ロウデコ
ーダ6により選択されたワード線を所定の電圧に駆動す
る。それにより、選択されたワード線に接続された複数
のメモリセルからそれぞれ対応するビット線対にデータ
が読出される。各ビット線対に読出されたデータはセン
スアンプ8により増幅される。
【0011】その後、ワード線の電圧が接地電圧に戻さ
れる。それにより、センスアンプ8により増幅された複
数のビット線対上のデータが、そのワード線に接続され
た複数のメモリセルにそれぞれ書込まれる。このように
して、選択されたワード線に接続された複数のメモリセ
ル内のデータがリフレッシュされる。
【0012】次に、図10のタイミングチャートを参照
しながら図9のDRAMのセルフリフレッシュ動作を説
明する。
【0013】セルフリフレッシュ切替回路13には、制
御回路12からクロック信号φE が与えられる。セルフ
リフレッシュ切替回路13は、内部アドレス発生回路1
4、パルス信号発生回路15、タイマー16およびスイ
ッチ17にセルフリフレッシュ制御信号SREFを与え
る。
【0014】図10において、外部コラムアドレススト
ローブ信号/CASがローレベルに立下がった後外部ロ
ウアドレスストローブ信号/RASが時刻t1でローレ
ベルに立下がると(CASビフォアRASサイクル)、
タイマー16から出力されるリフレッシュイネーブル信
号REFEがハイレベルに立上がる。それにより上記の
リフレッシュ動作が行なわれる。
【0015】セルフリフレッシュ切替回路13は、クロ
ック信号φE をカウントし、時刻t1から一定時間経過
後の時刻t2で、セルフリフレッシュ制御信号SREF
を活性状態(ハイレベル)にする。それにより、内部ア
ドレス発生回路14およびパルス信号発生回路15が活
性化される。その結果、セルフリフレッシュ動作が開始
される。
【0016】内部アドレス発生回路14は、リフレッシ
ュアドレスを示すリフレッシュアドレス信号を順次発生
する。また、パルス信号発生回路15は、一定周期のパ
ルス信号φを発生する。タイマー16は、パルス信号φ
のパルスをカウントする。
【0017】タイマー16は、所定の数のパルスをカウ
ントすると、リフレッシュイネーブル信号REFEをハ
イレベルに立上げ、さらに、所定の数をパルスをカウン
トすると、リフレッシュイネーブル信号REFEをロー
レベルに立下げる。このように、タイマー16は、パル
ス信号φに応答して、一定周期T3でリフレッシュイネ
ーブル信号REFEをハイレベルおよびローレベルに繰
返し変化させる。
【0018】RASバッファ2は、リフレッシュイネー
ブル信号REFEに応答して、内部ロウアドレスストロ
ーブ信号/RASIをハイレベルおよびロウアドレスに
交互に変化させる。
【0019】ロウアドレスバッファ5は、内部ロウアド
レスストローブ信号/RASIの立下がりに応答して、
内部アドレス発生回路14により与えられるリフレッシ
ュアドレス信号をロウデコーダ6に順次与える。ロウデ
コーダ6は、リフレッシュアドレス信号に応答してメモ
リセルアレイ1内のワード線を順次選択する。それによ
り、選択されたワード線に接続されたメモリセルのデー
タがリフレッシュされる。
【0020】上記の動作が、外部ロウアドレスストロー
ブ信号/RASがハイレベルに立上がるまで繰返され
る。
【0021】図10において、時刻t1と時刻t2との
間の期間T1においてリフレッシュ動作が行なわれ、時
刻t2と時刻t3との間の期間T2においてセルフリフ
レッシュ動作が行なわれる。
【0022】このように、セルフリフレッシュ動作にお
けるリフレッシュ周期T3は、タイマー16によるパル
ス信号φのカウント回数により決定される。
【0023】図11は、パルス信号発生回路15の構成
を示す図である。パルス信号発生回路15は、リング状
に接続された複数のインバータG1を含む。複数のイン
バータG1がリングオシレータを構成する。このリング
オシレータの2つのインバータG1間のノードn1から
パルス信号φが発生される。
【0024】図12は、1つのインバータの構成を示す
回路図である。インバータG1は、PチャネルMOSト
ランジスタP1およびNチャネルMOSトランジスタN
1を含む。トランジスタP1はノードn2とノードn5
との間に接続され、そのゲートはノードn4に接続され
る。トランジスタN1はノードn5とノードn3との間
に接続され、そのゲートはノードn4に接続される。ノ
ードn2は電源電圧Vccを受ける電源端子に接続さ
れ、ノードn3は接地電圧(0V)を受ける接地端子に
接続される。
【0025】インバータG1をセルフリフレッシュ制御
信号SREFに応答して活性状態および非活性状態にす
る場合には、電源端子とノードn2との間あるいは接地
端子とノードn3との間にトランジスタが接続される。
そのトランジスタのゲートにはセルフリフレッシュ制御
信号SREFが与えられる。
【0026】
【発明が解決しようとする課題】上記のように、DRA
Mでは、パルス信号発生回路15から発生されるパルス
信号φのカウント回数により、セルフリフレッシュ動作
におけるリフレッシュ周期T3が決定されている。DR
AMの動作温度が高い場合には、メモリセルの記憶保持
時間が短くなる。そのため、高温時には、リフレッシュ
周期T3を短く設定する必要がある。
【0027】従来のDRAMにおいては、高温時の最悪
状態を想定して、タイマー16によるパルス信号φのカ
ウント回数を少なく設定している。すなわち、常温時に
おいても高温においても、短い周期でリフレッシュ動作
が行なわれる。
【0028】その結果、常温時においては、データのリ
ークに関して十分すぎるマージンを有する短い周期でリ
フレッシュ動作が行なわれる。そのため、常温時に余分
な電流が消費される。
【0029】この発明の目的は、消費電力が低減された
パルス信号発生回路を得ることである。
【0030】この発明の他の目的は、リフレッシュ動作
時の消費電力が低減された半導体記憶装置を得ることで
ある。
【0031】
【課題を解決するための手段】(1) 第1の発明 第1の発明に係るパルス信号発生回路は、内部電圧発生
手段と、信号発生手段とを備える。内部電圧発生手段
は、電源電圧を受ける電源端子に接続され、電源電圧よ
りも低い内部電圧を発生して内部電源線に供給する。信
号発生手段は、内部電圧発生手段により発生された内部
電圧により駆動され、パルス信号を発生する。内部電圧
発生手段は、抵抗と、定電流源と、差動増幅器と、トラ
ンジスタとを含む。抵抗は、半導体基板上に形成され、
動作温度に依存した抵抗値を有する。定電流源は、抵抗
と直列に接続される。差動増幅器は、抵抗と定電流源と
の間の相互接続ノードに接続された反転入力端子と、内
部電源線に接続された非反転入力端子とを有する。トラ
ンジスタは、電源端子と内部電源線との間に接続され、
差動増幅器の出力端子に接続されたゲートを有する。
【0032】
【0033】(2) 第2の発明 第2の発明に係るパルス信号発生回路は、信号発生手段
と、第1の制御信号発生手段と、2の制御信号発生手段
とを備える。信号発生手段は、リング状に接続された複
数のインバータを含み、パルス信号を発生する。第1の
制御信号発生手段は、動作温度の上昇に応じて電圧が低
くなる第1の制御信号を発生する。第2の制御信号発生
手段は、動作温度の上昇に応じて電圧が高くなる第2の
制御信号を発生する。複数のインバータの各々は、Pチ
ャネルMOSトランジスタと、NチャネルMOSトラン
ジスタとを含む。PチャネルMOSトランジスタは、電
源ノードと出力ノードとの間に接続される。Nチャネル
MOSトランジスタは、出力ノードと接地ノードとの間
に接続される。複数のインバータの少なくとも1つはさ
らに、第1のトランジスタと、第2のトランジスタとを
含む。第1のトランジスタは、電源ノードと出力ノード
との間に上記PチャネルMOSトランジスタと直列に接
続され、第1の制御信号を受けるゲートを有する。第2
のトランジスタは、出力ノードと接地ノードとの間に上
記NチャネルMOSトランジスタと直列に接続され、第
2の制御信号を受けるゲートを有する。
【0034】
【0035】(3) 第3の発明 第3の発明に係る半導体記憶装置は、データを記憶する
ダイナミック型記憶手段と、パルス信号を発生するパル
ス信号発生手段と、パルス信号発生手段により発生され
たパルス信号に応答してダイナミック型記憶手段のリフ
レッシュ動作を制御するリフレッシュ制御手段とを備え
る。
【0036】パルス信号発生手段は、内部電圧発生手段
と、信号発生手段とを備える。内部電圧発生手段は、電
源電圧を受ける電源端子に接続され、電源電圧よりも低
い内部電圧を発生して内部電源線に供給する。信号発生
手段は、内部電圧発生手段により発生された内部電圧に
より駆動され、パルス信号を発生する。内部電圧発生手
段は、抵抗と、定電流源と、差動増幅器と、トランジス
タとを含む。抵抗は、半導体基板上に形成され、動作温
度に依存した抵抗値を有する。定電流源は、抵抗と直列
に接続される。差動増幅器は、抵抗と定電流源との間の
相互接続ノードに接続された反転入力端子と、内部電源
線に接続された非反転入力端子とを有する。
【0037】
【0038】
【0039】(4) 第4の発明 第4の発明に係る半導体記憶装置は、データを記憶する
ダイナミック型記憶手段と、パルス信号を発生するパル
ス信号発生手段と、パルス信号発生手段により発生され
たパルス信号に応答してダイナミック型記憶手段のリフ
レッシュ動作を制御するリフレッシュ制御手段とを備え
る。
【0040】パルス信号発生手段は、信号発生手段と、
第1の制御信号発生手段と、第2の制御信号発生手段と
を備える。信号発生手段は、リング状に接続された複数
のインバータを含み、パルス信号を発生する。第1の制
御信号発生手段は、動作温度の上昇に応じて電圧が低く
なる第1の制御信号を発生する。第2の制御信号発生手
段は、動作温度の上昇に応じて電圧が高くなる第2の制
御信号を発生する。複数のインバータの各々は、Pチャ
ネルMOSトランジスタと、NチャネルMOSトランジ
スタとを含む。PチャネルMOSトランジスタは、電源
ノードと出力ノードとの間に接続される。NチャネルM
OSトランジスタは、出力ノードと接地ノードとの間に
接続される。複数のインバータの少なくとも1つはさら
に、第1のトランジスタと、第2のトランジスタとを含
む。第1のトランジスタは、電源ノードと出力ノードと
の間に上記PチャネルMOSトランジスタと直列に接続
され、第1の制御信号を受けるゲートを有する。第2の
トランジスタは、出力ノードと接地ノードとの間に上記
NチャネルMOSトランジスタと直列に接続され、第2
の制御信号を受けるゲートを有する。
【0041】
【0042】
【0043】
【作用】
(1) 第1の発明 第1の発明に係るパルス信号発生回路においては、動作
温度に依存して信号発生手段の駆動電圧が変化する。そ
れにより、信号発生手段により発生されるパルス信号の
周期が動作温度に依存して変化する。
【0044】
【0045】(2) 第2の発明 第2の発明に係るパルス信号発生回路においては、動作
温度に依存して第1および第2のトランジスタの抵抗値
が制御され、信号発生手段に供給される電流が制御され
る。それにより、信号発生手段により発生されるパルス
信号の周期が動作温度に依存して変化する。
【0046】
【0047】(3) 第3の発明 第3の発明に係る半導体記憶装置においては、パルス信
号発生手段により発生されるパルス信号の周期が動作温
度に依存して変化する。したがって、リフレッシュ動作
の周期が動作温度に依存して変化する。
【0048】
【0049】(4) 第4の発明 第4の発明に係る半導体記憶装置においては、パルス信
号発生手段により発生されるパルス信号の周期が動作温
度に依存して変化する。したがって、リフレッシュ動作
の周期が動作温度に依存して変化する。
【0050】
【0051】
【実施例】
(1) 第1の実施例 図1の(a)は第1の実施例によるDRAMに用いられ
るパルス信号発生回路の構成を示す回路図であり、図1
の(b)はインバータの構成を示す回路図である。第1
の実施例のDRAMの全体の構成は、図9に示される構
成と同様である。
【0052】図1の(a)に示されるパルス信号発生回
路は、リングオシレータ100および内部電圧発生回路
101を含む。リングオシレータ100は、リング状に
接続された複数のインバータG1を含む。
【0053】各インバータG1は、図1の(b)に示さ
れるように、PチャネルMOSトランジスタP1、Nチ
ャネルMOSトランジスタN1を含む。トランジスタP
1はノードn2とノードn5との間に接続され、そのゲ
ートはノードn4に接続される。トランジスタN1はノ
ードn5とノードn3との間に接続され、そのゲートは
ノードn4に接続される。ノードn2は内部電源線Lに
接続され、ノードn3は接地端子に接続される。
【0054】実際には、パルス信号発生回路100をセ
ルフリフレッシュ制御信号SREF(図9参照)に応答
して活性状態または非活性状態にするために、内部電源
線Lとノードn2との間あるいはノードn3と接地端子
との間にトランジスタが接続される。
【0055】内部電圧発生回路101は、定電流源10
2、差動増幅器103、PチャネルMOSトランジスタ
104および抵抗R1を含む。定電流源102は電源電
圧Vccを受ける電源端子とノードn11との間に接続
される。抵抗R1はノードn11と接地端子との間に接
続される。抵抗r1は、たとえばポリサイドにより半導
体基板上に形成され、正の温度特性を有する。ノードn
11には基準電圧Vrefが与えられる。
【0056】差動増幅器103の反転入力端子はノード
n11に接続され、非反転入力端子はノードn12に接
続される。トランジスタ104は電源端子とノードn1
2との間に接続される。トランジスタ104のゲートに
は差動増幅器103の出力電圧Voutが与えられる。
ノードn12は内部電源線Lに接続される。ノードn1
2には内部電圧Vocが与えられる。
【0057】次に、図1のパルス信号発生回路の動作を
説明する。ノードn11の基準電圧Vrefが常に一定
であると仮定すると、差動増幅器103の出力電圧Vo
utは、ノードn12の内部電圧Vocに依存する。内
部電圧Vocが基準電圧Vrefに比べて高くなると、
出力電圧Voutは上昇する。それにより、トランジス
タ104は弱いオン状態となり、内部電圧Vocを下降
させるように働く。
【0058】逆に、内部電圧Vocが基準電圧Vref
に比べて低くなると、出力電圧Voutは下降する。そ
れにより、トランジスタ104は強いオン状態となり、
内部電圧Vocを上昇させるように働く。このような一
連の動作により、内部電圧Vocは基準電圧Vrefに
近づくように制御され、常に一定のレベルに保たれる。
【0059】上記の説明では、基準Vrefが常に一定
であると仮定していたが、図1に示すように、正の温度
特性を有する抵抗R1を用いることにより、基準Vre
fも温度依存性を有する。ただし、上述したような基準
電圧Vref、内部電圧Vocおよび出力電圧Vout
の関係に変化はない。
【0060】動作温度(周囲の温度)が上昇すると、そ
れに伴って抵抗R1の抵抗値も大きくなる。したがっ
て、基準電圧Vrefが高くなり、結果として内部電圧
Vocも基準電圧Vrefに近づくように高くなる。
【0061】逆に、動作温度が下降すると、それに伴っ
て抵抗R1の抵抗値も小さくなる。したがって、基準電
圧Vrefが低くなり、結果として内部電圧Vocも基
準電圧Vrefに近づくように低くなる。
【0062】このように、動作温度が上昇すると内部電
圧Vocも高くなり、動作温度が下降すると内部電圧V
ocも低くなる。
【0063】内部電圧発生回路101のノードn12は
内部電源線Lに接続されているので、リングオシレータ
100の各インバータG1は内部電圧Vocにより駆動
される。そのため、各インバータG1の伝達速度は内部
電圧Vocに依存する。
【0064】すなわち、動作温度が上昇すると、各イン
バータG1の信号の伝達速度が速くなる。その結果、リ
ングオシレータ100から発生されるパルス信号φの周
期は短くなる。逆に、動作温度が下降すると、各インバ
ータG1の信号の伝達速度が遅くなる。その結果、リン
グオシレータ100から発生されるパルス信号φの周期
は長くなる。
【0065】したがって、タイマー16から発生される
リフレッシュイネーブル信号REFEの周期は、高温時
には短くなり、常温時には長くなる。すなわち、セルフ
リフレッシュ動作におけるリフレッシュ周期T3(図1
0参照)は、高温時に短くなり、常温時に長くなる。
【0066】第1の実施例によれば、高温時にもリフレ
ッシュ動作が確実に行なわれ、かつ常温時の消費電力が
低減される。
【0067】(2) 第2の実施例 図2は、第2の実施例によるDRAMに用いられるパル
ス信号発生回路の構成を示す回路図である。第2の実施
例のDRAMの全体の構成は、図9に示される構成と同
様である。
【0068】図2のパルス信号発生回路は、リングオシ
レータ200を含む。リングオシレータ200は、リン
グ状に接続された複数のインバータG1および抵抗R2
を含む。抵抗R2は、隣接する2つのインバータG1間
に接続される。抵抗R2は、たとえばn+ 拡散層により
形成され、負の温度特性を有する。
【0069】次に、図2のパルス信号発生回路の動作を
説明する。動作温度が上昇すると、抵抗R2の抵抗値は
小さくなる。それにより、リングオシレータ200内の
インバータG1間の信号の伝達速度が速くなり、ノード
n1から出力されるパルス信号φの周期が短くなる。逆
に、動作温度が下降すると、抵抗R2の抵抗値は大きく
なる。それにより、リングオシレータ200内のインバ
ータG1間の信号の伝達速度が遅くなり、ノードn1か
ら出力されるパルス信号φの周期は長くなる。したがっ
て、リフレッシュ動作におけるリフレッシュ周期T3
は、高温時には短くなり、常温時には長くなる。
【0070】第2の実施例によれば、高温時にもリフレ
ッシュ動作が確実に行なわれ、かつ常温時の消費電力が
低減される。
【0071】(3) 第3の実施例 図3は、第3の実施例によるDRAMに用いられるパル
ス信号発生回路の構成を示す回路図である。第3の実施
例のDRAMの全体の構成は、図9に示される構成と同
様である。
【0072】図3のパルス信号発生回路は、リングオシ
レータ300、第1の制御信号発生回路301および第
2の制御信号発生回路302を含む。
【0073】リングオシレータ300は、リング状に接
続された複数のインバータG2を含む。各インバータG
2は、PチャネルMOSトランジスタP1,P2および
NチャネルMOSトランジスタN1,N2を含む。
【0074】電源電圧Vccを受ける電源端子とノード
n32との間にトランジスタP2,P1が直列に接続さ
れ、ノードn32と接地端子との間にトランジスタN
1,N2が直列に接続される。トランジスタP1,N1
のゲートはノードn31に接続される。ノードn31は
前段のインバータのノードn32に接続される。ノード
n32は後段のインバータのノードn31に接続され
る。
【0075】トランジスタP2のゲートには、第1の制
御信号発生回路301から負の温度特性を有する制御信
号S1が与えられる。トランジスタN2のゲートには、
第2の制御信号発生回路302から正の温度特性を有す
る制御信号S2が与えられる。第1の制御信号発生回路
301および第2の制御信号発生回路302は、図1の
内部電圧発生回路101と同様の構成を有する。ただ
し、第1の制御信号発生回路301においては、抵抗R
1として負の温度特性を有する抵抗が用いられる。それ
に対して、第2の制御信号発生回路302においては、
抵抗R1として正の温度特性を有する抵抗が用いられ
る。
【0076】次に、図3のパルス信号発生回路の動作を
説明する。動作温度が上昇すると、制御信号S1の電圧
が低くなり、制御信号S2の電圧が高くなる。それによ
り、各インバータG2内のトランジスタP2およびトラ
ンジスタN2が強いオン状態になる。したがって、各イ
ンバータG1の信号の伝達速度が速くなり、パルス信号
φ(図示せず)の周期は短くなる。
【0077】逆に、動作温度が下降すると、制御信号S
1の電圧が高くなり、制御信号S2の電圧が低くなる。
それにより、各インバータG内のトランジスタP2およ
びトランジスタN2が弱いオン状態となる。したがっ
て、各インバータG2の信号の伝達速度が遅くなり、パ
ルス信号φの周期は長くなる。
【0078】第3の実施例によれば、高温時にもリフレ
ッシュ動作が確実に行なわれ、かつ常温時の消費電力が
低減される。
【0079】(4) 第4の実施例 図4は、第4の実施例によるDRAMに用いられるパル
ス信号発生回路の構成を示す回路図である。第4の実施
例のDRAMの全体の構成は、図9に示される構成と同
様である。
【0080】図4のパルス信号発生回路は、リングオシ
レータ400および温度検出回路401を含む。
【0081】リングオシレータ400は、複数の第1の
インバータG3、複数の第2のインバータG4、トラン
スファゲートTG1,TG2,TG3およびNチャネル
MOSトランジスタN3を含む。
【0082】第2のインバータG4はノードn41とノ
ードn1との間に直列に接続される。ノードn41とノ
ードn42との間にはトランスファゲートTG1が接続
される。第1のインバータG3はノードn44とノード
n43との間に直列に接続される。ノードn43とノー
ドn41との間にはトランスファゲートTG2が接続さ
れる。ノードn42とノードn44との間にはトランス
ファゲートTG3が接続される。ノードn44はトラン
ジスタN3を介して接地される。なお、インバータG
3,G4の各々の構成は、図12に示される構成と同様
である。
【0083】温度検出回路401は、動作温度を検出し
て検出信号HTおよびその反転信号/HTを発生する。
温度検出回路401は、動作温度が所定の温度よりも低
いときに検出信号HTをローレベルにし、動作温度が所
定の温度よりも高くなると検出信号HTをハイレベルに
する。トランスファゲートTG1,TG2,TG3は、
温度検出回路401から発生される検出信号HTおよび
その反転信号/HTにより制御される。トランジスタN
3は検出信号HTにより制御される。
【0084】次に、図4のパルス信号発生回路の動作を
説明する。常温時には、検出信号HTがローレベルにな
り、反転信号/HTがハイレベルになる。それにより、
トランスファゲートTG2,TG3がオンし、トランス
ファゲートTG1がオフする。また、トランジスタN3
がオフする。その結果、すべてのインバータG3,G4
がリング状に接続される。この場合、ノードn1から出
力されるパルス信号φの周期は長くなる。
【0085】高温時には、検出信号HTがハイレベルに
なり、反転信号/HTはローレベルになる。それによ
り、トランスファゲートTG1がオンし、トランスファ
ゲートTG2,TG3はオフする。また、トランジスタ
N3がオンする。その結果、インバータG4がリング状
に接続される。この場合、ノードn1から出力されるパ
ルス信号φの周期は短くなる。
【0086】したがって、常温時には、リフレッシュ動
作におけるリフレッシュ周期T3が長くなり、高温時に
は、リフレッシュ動作におけるリフレッシュ周期T3が
短くなる。
【0087】第4の実施例によれば、高温時にもリフレ
ッシュ動作が確実に行なわれ、かつ常温時の消費電力が
低減される。
【0088】(5) 第5の実施例 図5は、第5の実施例によるDRAMに用いられるパル
ス信号発生回路の構成を示す回路図である。第5の実施
例のDRAMの全体の構成は、図9に示される構成と同
様である。
【0089】図5のパルス信号発生回路は、リングオシ
レータ500および温度検出回路401を含む。リング
オシレータ500は、リング状に接続された複数のイン
バータG1および容量回路501,502を含む。
【0090】容量回路501,502の各々は、容量C
1およびトランスファゲートTG4を含む。容量C1の
一方の端子は電源電圧Vccを受ける電源端子に接続さ
れ、他方の端子はトランスファゲートTG4に接続され
る。容量回路501はインバータG1間のノードn51
に接続される。容量回路502はインバータG1間のノ
ードn52に接続される。
【0091】温度検出回路401の動作は、図4に示さ
れる温度検出回路401の動作と同様である。容量回路
501,502内のトランスファゲートTG4は検出信
号HTおよびその反転信号/HTにより制御される。
【0092】次に、図5のパルス信号発生回路の動作を
説明する。常温時には、検出信号HTがローレベルにな
り、反転信号/HTがハイレベルになる。それにより、
容量回路501,502内のトランスファゲートTG4
がオンし、容量C1がそれぞれノードn51,n52に
接続される。その結果、リングオシレータ500内の各
インバータG1の信号の伝達速度が遅くなり、ノードn
1から出力されるパルス信号φの周期が長くなる。
【0093】高温時には、検出信号HTがハイレベルに
なり、反転信号/HTがローレベルになる。それによ
り、容量回路501,502内のトランスファゲートT
G4がオフし、容量C1がノードn51,n52からそ
れぞれ切り離される。その結果、リングオシレータ50
0内の各インバータG1の信号の伝達速度が速くなり、
ノードn1から出力されるパルス信号φの周期が短くな
る。
【0094】したがって、常温時には、リフレッシュ動
作におけるリフレッシュ周期T3が長くなり、高温時に
は、リフレッシュ動作における周期T3が短くなる。
【0095】第5の実施例によれば、高温時にもリフレ
ッシュ動作が確実に行なわれ、かつ常温時の消費電力が
低減される。
【0096】(6) 第6の実施例 図6は、第6の実施例によるDRAMに用いられるパル
ス信号発生回路の一部の構成を示す回路図である。第6
の実施例のDRAMの全体の構成は、図9に示される構
成と同様である。
【0097】第6の実施例におけるパルス信号発生回路
では、図5に示されるリングオシレータ500に、容量
回路501,502の代わりに容量回路601が接続さ
れる。他の部分の構成は、図5に示される構成と同様で
ある。
【0098】図6に示される容量回路601は、大きな
容量値を有する容量C2、小さな容量値を有する容量C
3およびトランスファゲートTG5,TG6を含む。容
量C2の一方の端子は電源電圧Vccを受ける電源端子
に接続され、他方の端子はトランスファゲートTG5を
介してインバータG1(図5参照)間のノードn61に
接続される。容量C3の一方の端子は電源端子に接続さ
れ、他方の端子はトランスファゲートTG6を介してノ
ードn61に接続される。トランスファゲートTG5,
TG6は、温度検出回路401(図5参照)から発生さ
れる検出信号HTおよびその反転信号/HTにより制御
される。
【0099】次に、図6に示される容量回路601を含
むパルス信号発生回路の動作を説明する。
【0100】常温時には、検出信号HTがローレベルに
なり、反転信号/HTがハイレベルになる。それによ
り、容量回路601内のトランスファゲートTG5がオ
ンし、トランスファゲートTG6がオフする。したがっ
て、大きな容量値を有する容量C2がノードn61に接
続され、小さな容量値を有する容量C3がノードn61
から切り離される。その結果、リングオシレータ内の信
号の伝達速度が遅くなり、パルス信号φの周期が長くな
る。
【0101】高温時には、検出信号HTがハイレベルに
なり、反転信号/HTがローレベルになる。それによ
り、容量回路601内のトランスファゲートTG5がオ
フし、トランスファゲートTG6がオンする。したがっ
て、大きな容量値を有する容量C2がノードn61から
切り離され、小さな容量値を有する容量C3がノードn
61に接続される。その結果、リングオシレータ内の信
号の伝達速度が速くなり、パルス信号φの周期が短くな
る。
【0102】したがって、常温時には、リフレッシュ動
作におけるリフレッシュ周期T3が長くなり、高温時に
は、リフレッシュ動作におけるリフレッシュ周期T3が
短くなる。
【0103】第6の実施例によれば、高温時にもリフレ
ッシュ動作が確実に行なわれ、かつ常温時の消費電力が
低減される。
【0104】(7) 第7の実施例 図7は、第7の実施例によるDRAMに用いられるパル
ス信号発生回路の構成を示す回路図である。第7の実施
例のDRAMの全体の構成は、図9に示される構成と同
様である。
【0105】図7のパルス信号発生回路は、リングオシ
レータ700および温度検出回路401を含む。
【0106】リングオシレータ700は、リング状に接
続された複数のインバータG1および抵抗回路701を
含む。抵抗回路701は2つのインバータG1間に接続
される。抵抗回路701は抵抗R3およびトランスファ
ゲートTG7,TG8を含む。ノードn71とノードn
72との間にトランスファゲートTG7が接続される。
また、ノードn71とノードn72との間に、トランス
ファゲートTG7と並列に、トランスファゲートTG8
および抵抗R3の直列回路が接続される。
【0107】温度検出回路401の動作は、図4に示さ
れる温度検出回路401の動作と同様である。抵抗回路
701内のトランスファゲートTG7,TG8は温度検
出回路401から発生される検出信号HTおよびその反
転信号/HTにより制御される。
【0108】次に、図7のパルス信号発生回路の動作を
説明する。常温時には、検出信号HTがローレベルにな
り、反転信号/HTがハイレベルになる。それにより、
抵抗回路701内のトランスファゲートTG8がオン
し、トランスファゲートTG7がオフする。したがっ
て、ノードn71とノードn72との間に抵抗R3が接
続される。その結果、リングオシレータ700内の信号
の伝達速度が遅くなり、ノードn1から出力されるパル
ス信号φの周期が長くなる。
【0109】高温時には、検出信号HTがハイレベルに
なり、反転信号/HTがローレベルになる。それによ
り、抵抗回路701内のトランスファゲートTG7がオ
ンし、トランスファゲートTG8がオフする。したがっ
て、ノードn71とノードn72とが接続される。その
結果、リングオシレータ700内の信号の伝達速度が速
くなり、ノードn1から出力されるパルス信号φの周期
が短くなる。
【0110】したがって、常温時には、リフレッシュ動
作におけるリフレッシュ周期T3が長くなり、高温時に
は、リフレッシュ動作におけるリフレッシュ周期T3が
短くなる。
【0111】第7の実施例によれば、高温時にもリフレ
ッシュ動作が確実に行なわれ、かつ常温時の消費電力が
低減される。
【0112】(8) 第8の実施例 図8は、第8の実施例によるDRAMに用いられるパル
ス信号発生回路の構成を示す回路図である。第8の実施
例のDRAMの全体の構成は、図9に示される構成と同
様である。
【0113】図8のパルス信号発生回路は、リングオシ
レータ800および温度検出回路401を含む。
【0114】リングオシレータ800は、リング状に接
続された複数のインバータG1および抵抗回路801を
含む。抵抗回路801は2つのインバータG1間に接続
される。抵抗回路801は、大きな抵抗値を有する抵抗
R4、小さな抵抗値を有する抵抗R5およびトランスフ
ァゲートTG9,TG10を含む。ノードn81とノー
ドn82との間には、トランスファゲートTG9および
抵抗R4の直列回路と、トランスファゲートTG10お
よび抵抗R5の直列回路とが、並列に接続される。
【0115】温度検出回路401の動作は、図4に示さ
れる温度検出回路401の動作と同様である。抵抗回路
801内のトランスファゲートTG9,TG10は、温
度検出回路401により発生される検出信号HTおよび
その反転信号/HTにより制御される。
【0116】次に、図8のパルス信号発生回路の動作を
説明する。常温時には、検出信号HTがローレベルにな
り、反転信号/HTがハイレベルになる。それにより、
抵抗回路801内のトランスファゲートTG9がオン
し、トランスファゲートTG10がオフする。したがっ
て、ノードn81とノードn82との間に大きな抵抗値
を有する抵抗R4が接続される。その結果、リングオシ
レータ800内の信号の伝達速度が遅くなり、ノードn
1から出力されるパルス信号φの周期が長くなる。高温
時には、検出信号HTがハイレベルになり、反転信号/
HTがローレベルになる。それにより、抵抗回路801
内のトランスファゲートTG10がオンし、トランスフ
ァゲートTG9がオフする。したがって、ノードn81
とノードn82との間に小さな抵抗値を有する抵抗R5
が接続される。その結果、リングオシレータ800内の
信号の伝達速度が速くなり、ノードn1から出力される
パルス信号φの周期が短くなる。
【0117】したがって、常温時には、リフレッシュ動
作におけるリフレッシュ周期T3が長くなり、高温時に
は、リフレッシュ動作におけるリフレッシュ周期T3が
短くなる。
【0118】第8の実施例によれば、高温時にもリフレ
ッシュ動作が確実に行なわれ、かつ常温時の消費電力が
低減される。
【0119】
【発明の効果】第1および第2の発明によれば、動作温
度に依存して周期が変化するパルス信号を発生するパル
ス信号発生回路が得られる。したがって、そのパルス信
号発生回路を用いてリフレッシュ動作を制御すれば、常
にデータのリークに対して必要な時間的なマージンを与
えつつ、リフレッシュ動作時の消費電力を低減すること
ができる。
【0120】第3および第4の発明によれば、リフレッ
シュ動作の周期が動作温度に依存して変化する半導体記
憶装置が得られる。したがって、常にデータのリークに
対して必要な時間的なマージンを与えつつ、リフレッシ
ュ動作時の消費電力を低減することができる。
【図面の簡単な説明】
【図1】第1の実施例によるDRAMに用いられるパル
ス信号発生回路の構成を示す回路図である。
【図2】第2の実施例によるDRAMに用いられるパル
ス信号発生回路の構成を示す回路図である。
【図3】第3の実施例によるDRAMに用いられるパル
ス信号発生回路の構成を示す回路図である。
【図4】第4の実施例によるDRAMに用いられるパル
ス信号発生回路の構成を示す回路図である。
【図5】第5の実施例によるDRAMに用いられるパル
ス信号発生回路の構成を示す回路図である。
【図6】第6の実施例によるDRAMに用いられるパル
ス信号発生回路の一部の構成を示す回路図である。
【図7】第7の実施例によるDRAMに用いられるパル
ス信号発生回路の構成を示す回路図である。
【図8】第8の実施例によるDRAMに用いられるパル
ス信号発生回路の構成を示す回路図である。
【図9】一般的なDRAMの全体の構成を示すブロック
図である。
【図10】図9のDRAMにおけるセルフリフレッシュ
動作を説明するためのタイミングチャートである。
【図11】従来のパルス信号発生回路の構成を示す図で
ある。
【図12】インバータの構成を示す回路図である。
【符号の説明】
1 メモリセルアレイ 2 RASバッファ 5 ロウアドレスバッファ 6 ロウデコーダ 7 ワードドライバ 8 センスアンプ 12 制御回路 13 セルフリフレッシュ切替回路 14 内部アドレス発生回路 15 パルス信号発生回路 16 タイマー 17 スイッチ 100,200,300,400,500,700,8
00 リングオシレータ 101 内部電圧発生回路 301 第1の制御信号発生回路 302 第2の制御信号発生回路 401 温度検出回路 501,502,601 容量回路 701,801 抵抗回路 G1〜G4 インバータ R1〜R5 抵抗 C1〜C3 容量 TG1〜TG10 トランスファゲート P1,P2 PチャネルMOSトランジスタ N1,N2,N3 NチャネルMOSトランジスタ φ パルス信号 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 澤田 誠二 兵庫県伊丹市瑞原4丁目1番地 三菱電 機株式会社北伊丹製作所内 (56)参考文献 特開 平4−141885(JP,A) 特開 昭56−13588(JP,A) 特開 平2−76253(JP,A) 特開 平2−14560(JP,A) 実開 昭59−149722(JP,U) (58)調査した分野(Int.Cl.6,DB名) G11C 11/40 - 11/409 H03K 3/354

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 電源電圧を受ける電源端子に接続され、
    前記電源電圧よりも低い内部電圧を発生して内部電源線
    に供給する内部電圧発生手段と、 前記内部電圧発生手段により発生された前記内部電圧に
    より駆動され、パルス信号を発生する信号発生手段とを
    備え、 前記内部電圧発生手段は、 半導体基板上に形成され、動作温度に依存した抵抗値を
    有する抵抗と、 前記抵抗と直列に接続された定電流源と、 前記抵抗と前記定電流源との間の相互接続ノードに接続
    された反転入力端子と、前記内部電源線に接続された非
    反転入力端子とを有する差動増幅器と、 前記電源端子と前記内部電源線との間に接続され、前記
    差動増幅器の出力端子に接続されたゲートを有するトラ
    ンジスタとを含む、パルス信号発生回路。
  2. 【請求項2】 リング状に接続された複数のインバータ
    を含み、パルス信号を発生する信号発生手段と、 動作温度の上昇に応じて電圧が低くなる第1の制御信号
    を発生する第1の制御信号発生手段と、 動作温度の上昇に応じて電圧が高くなる第2の制御信号
    を発生する第2の制御信号発生手段とを備え、 前記複数のインバータの各々は、 電源ノードと出力ノードとの間に接続されたPチャネル
    MOSトランジスタと、 前記出力ノードと接地ノードとの間に接続されたNチャ
    ネルMOSトランジスタとを含み、 前記複数のインバータの少なくとも1つはさらに、 前記電源ノードと前記出力ノードとの間に前記Pチャネ
    ルMOSトランジスタと直列に接続され、前記第1の制
    御信号を受けるゲートを有する第1のトランジスタと、 前記出力ノードと前記接地ノードとの間に前記Nチャネ
    ルMOSトランジスタと直列に接続され、前記第2の制
    御信号を受けるゲートを有する第2のトランジスタとを
    含む、パルス信号発生回路。
  3. 【請求項3】 データを記憶するダイナミック型記憶手
    段と、 パルス信号を発生するパルス信号発生手段と、 前記パルス信号発生手段により発生されたパルス信号に
    応答して前記ダイナミック型記憶手段のリフレッシュ動
    作を制御するリフレッシュ制御手段とを備え、 前記パルス信号発生手段は、 電源電圧を受ける電源端子に接続され、前記電源電圧よ
    りも低い内部電圧を発生して内部電源線に供給する内部
    電圧発生手段と、 前記内部電圧発生手段により発生された前記内部電圧に
    より駆動され、パルス信号を発生する信号発生手段とを
    備え、 前記内部電圧発生手段は、 半導体基板上に形成され、動作温度に依存した抵抗値を
    有する抵抗と、 前記抵抗と直列に接続された定電流源と、 前記抵抗と前記定電流源との間の相互接続ノードに接続
    された反転入力端子と、前記内部電源線に接続された非
    反転入力端子とを有する差動増幅器と、 前記電源端子と前記内部電源線との間に接続され、前記
    差動増幅器の出力端子に接続されたゲートを有するトラ
    ンジスタとを含む、半導体記憶装置。
  4. 【請求項4】 データを記憶するダイナミック型記憶手
    段と、 パルス信号を発生するパルス信号発生手段と、 前記パルス信号発生手段により発生されたパルス信号に
    応答して前記ダイナミック型記憶手段のリフレッシュ動
    作を制御するリフレッシュ制御手段とを備え、 前記パルス信号発生手段は、 リング状に接続された複数のインバータを含み、パルス
    信号を発生する信号発生手段と、 動作温度の上昇に応じて電圧が低くなる第1の制御信号
    を発生する第1の制御信号発生手段と、 動作温度の上昇に応じて電圧が高くなる第2の制御信号
    を発生する第2の制御信号発生手段とを備え、 前記複数のインバータの各々は、 電源ノードと出力ノードとの間に接続されたPチャネル
    MOSトランジスタと、 前記出力ノードと接地ノードとの間に接続されたNチャ
    ネルMOSトランジスタとを含み、 前記複数のインバータの少なくとも1つはさらに、 前記電源ノードと前記出力ノードとの間に前記Pチャネ
    ルMOSトランジスタと直列に接続され、前記第1の制
    御信号を受けるゲートを有する第1のトランジスタと、 前記出力ノードと前記接地ノードとの間に前記Nチャネ
    ルMOSトランジスタと直列に接続され、前記第2の制
    御信号を受けるゲートを有する第2のトランジスタとを
    含む、半導体記憶装置。
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