JP2785209B2

JP2785209B2 - データ伝送装置

Info

Publication number: JP2785209B2
Application number: JP24315889A
Authority: JP
Inventors: 典久代田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-09-19
Filing date: 1989-09-19
Publication date: 1998-08-13
Anticipated expiration: 2013-08-13
Also published as: JPH03104435A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ディジタル画像信号を２次元コサイン変
換（discrete cosine transform）等の２次元変換符号
化により符号化することでデータ量を圧縮するデータ伝
送装置、特に、伝送データのデータ量を所定値以下に制
御するバッファリングに使用して好適なデータ伝送装置
に関する。

〔発明の概要〕

この発明は、（ｎ×ｎ）の画素を直交変換して得られ
たn²個の係数データの中で、（n²−１）個の交流成分の
係数データを圧縮符号化して伝送するデータ伝送装置に
おいて、（n²−１）個の交流成分の係数データを低次の
係数データと高次の係数データとに分割し、低次の係数
データの各係数データに対して第１のビット数の整数倍
のビット数を割り当てて送信データに変換すると共に、
高次の係数データに対して第１のビット数よりも小なる
第２のビット数の整数倍のビット数を割り当てて送信デ
ータに変換するもので、発生情報量の制御を行うことが
でき、また、伝送データ量を効率良く圧縮することがで
きる。

〔従来の技術〕

画像信号の冗長度を抑圧するために、所定数の画素か
らなるブロックに画面を分割し、ブロック毎に原画像信
号の特徴と合った変換軸で線形変換を行う変換符号化が
知られている。変換符号化としては、アダマール変換，
コサイン変換等が知られている。従来のコサイン変換符
号化装置は、例えば第13図に示すような構成を有してい
る。

第13図において、71で示す入力端子には、標本化され
た離散的な画像信号ｆ（j,k）が供給される。

この入力信号がコサイン変換（DCT変換）回路72に供
給される。コサイン変換回路72では、２次元コサイン変
換がなされる。２次元コサイン変換では、次式の信号処
理がなされる。但し、原データは、１ブロックが（ｎ×
ｎ）の２次元データｆ（j,k）（j,k＝0,1,...,n−１）
とする。

コサイン変換回路72からの係数値Ｆ（u,v）がブロッ
ク走査回路73に供給され、ブロック内の係数データが直
流成分から高周波成分に向かってジグザグ走査で出力さ
れる。ブロック走査回路73からの係数データが再量子化
回路74に供給される。再量子化回路74では、係数データ
がバッファコントロール回路78からの量子化ステップで
量子化される。再量子化回路74の出力信号がソーティン
グ回路75に供給される。ソーティング回路75では、振幅
の絶対値の順序で係数データがソーティングされた後、
振幅とアドレスの両方の差分値が形成される。ソーティ
ング回路75からの差分信号が可変長符号化回路76に供給
される。可変長符号化回路76では、ランレングス符号化
及びハフマン符号化により、所定ビット数のコード信号
に変換される。

可変長符号化回路76からのコード信号がバッファメモ
リ77に供給される。バッファメモリ77は、可変長符号化
回路76からのコード信号の伝送レートを伝送路のレート
を超えない範囲のレートに変換するために設けられてい
る。バッファメモリ77の入力側のデータレートは、可変
のものであるが、バッファメモリ77の出力側のデータレ
ートが略々一定となる。バッファメモリ77からの出力デ
ータが端子79に取り出される。バッファメモリ77におい
て、伝送データ量の変動が検出され、検出信号がバッフ
ァコントロール回路78に供給される。

バッファコントロール回路78は、再量子化回路74の量
子化ステップを制御し、また、可変長符号化回路76にお
けるスレッショルディングによって、伝送される係数デ
ータが所定のデータ量となるように制御する。スレッシ
ョルディングは、絶対値がしきい値より大きい係数デー
タからしきい値を減算する処理である。但し、直流成分
の係数データＦ（0,0）は、スレッショルディングの対
象から除かれる。

〔発明が解決しようとする課題〕

上述のようなフィードバック型のバッファリングは、
バッファメモリ77がオーバーフローしそうになると、バ
ッファメモリ77への入力データのレートを低下させ、逆
に、バッファメモリ77がアンダーフローしそうになる
と、バッファメモリ77への入力データのレートを上昇さ
せるように、バッファコントロール回路78により量子化
ステップ及びしきい値をフィードバック制御している。
フィードバック制御のために、帰還量に対する感度を上
げ過ぎると、目標値付近で発振し、逆に感度を下げ過ぎ
ると、収束に時間がかかる問題が生じる。収束に時間が
かかる時には、バッファメモリ77の容量を増やす必要が
ある。このように、従来のバッファリング処理は、実用
に当たっては、相当のノウハウが必要な問題点があっ
た。

また、従来のフィードバック型のバッファリング装置
は、ソーティング回路75及びスレッショルディング回路
等の複雑な回路を必要とする欠点があった。

更に、従来の方式は、伝送データ量を長い期間で平均
的に所定値以下に抑えることができるが、ディジタルVT
Rのように、テレビジョン信号の１フィールド或いは１
フレーム単位で、正確にデータを制御することが難しい
欠点があった。

従って、この発明の目的は、スレッショルディング回
路、ソーティング回路のような複雑な回路を必要とせず
に、フィードフォワード型のバッファリングにより、１
フィールド或いは１フレーム単位でデータレートを一定
レートとすることができるデータ伝送装置を提供するこ
とにある。

本願出願人は、先に変換符号化で得られた係数データ
をADRC（ダイナミックレンジDRに適応した符号）で符号
化し、符号化出力のデータ量を所定値以下に抑えるデー
タ伝送装置を提案している（特願昭63−245227号明細書
参照）。この方式は、従来のフィードバック型のバッフ
ァリングの問題点を解決でき、また、データの圧縮率を
高くできる。しかし、ADRC符号化装置を組み合わせる必
要があるため、回路の複雑化、データの誤差の増加の問
題があった。

この発明は、変換符号化で得られた係数データ自体の
データ量を制御することで、先に提案されている方式と
異なるものである。

更に、この発明の目的は、交流成分の係数データを低
次の係数データと高次の係数データとに分け、夫々の係
数データを異なる符号化規則に基づいて送信データに変
換することにより、送信データを効率良く圧縮すること
ができるデータ伝送装置を提供することにある。

〔課題を解決するための手段〕

この発明は、（ｎ×ｎ）の画素を直交変換して得られ
たn²個の係数データの中で、（n²−１）個の交流成分の
係数データを圧縮符号化して伝送するデータ伝送装置に
おいて、（n²−１）個の交流成分の係数データを低次の係数デ
ータと高次の係数データとに分割し、低次の係数データ
の各係数データに対して第１のビット数の整数倍のビッ
ト数を割り当てて送信データに変換すると共に、高次の
係数データに対して上記第１のビット数よりも小なる第
２のビット数の整数倍のビット数を割り当てて送信デー
タに変換するようにしたものである。

〔作用〕

例えば（８×８）のＬブロックに対してコサイン変換
がなされ、コサイン変換で得らてた係数データが（４×
４）の４個のブロックに分割される。直流成分の係数デ
ータは、再量子化がされずに、元の値が伝送される。こ
の直流成分の係数データが含まれる（４×４）のブロッ
クにおいて、残りの15個の交流成分の係数データ、即
ち、低次の係数データは、再量子化がされ、再量子化さ
れた係数データ（０を含む）が送信データに変換され
る。この場合、低次の係数データと対応する送信データ
は、第１のビット数例えば３ビットの整数倍のビット数
が割り当てられたものである。

直流成分が含まれない３個のブロックがＭブロックと
称される。Ｍブロックが（２×２）のＳブロックに分割
され、Ｓブロックがサンプル単位に分割される。Ｍブロ
ックの交流成分の係数データが高次の係数データであっ
て、この高次の係数データは、再量子化がされ、０でな
い有意なデータのみが伝送される。高次の係数データと
対応する送信データは、２ビットの整数倍のビット数が
割り当てられたものである。この場合、Ｍブロックにつ
いてのフラグFmにより、有意な係数データの有無がＭブ
ロックに関して示される。また、有意な係数データが含
まれるＭブロックの中のＳブロックについてのフラグFs
により、有意な係数データの有無がＳブロックに関して
示される。更に、有意な係数データが含まれるＳブロッ
クの中で、有意な係数データの有無がサンプル単位でフ
ラグFpで示される。

従って、交流成分の係数データが効率的に送信データ
に変換され、また、Ｍブロックの単位で細かくデータ量
を制御でき、更に、フィードホワード制御でバッファリ
ングを行うことができる。

〔実施例〕

以下、この発明の一実施例について図面を参照して説
明する。この説明は、下記の項目に従ってなされる。

a.一実施例の全体システム b.バッファリング処理 c.変形例 a.一実施例の全体システム第１図において、１で示す入力端子に標本化された離
散的な画像信号が供給され、入力ディジタル画像信号が
ブロック化回路２に供給される。ブロック化回路２で
は、フィールド内のディジタル画像信号が走査順序から
ブロックの順序に変換される。第２図は、DCT用の画像
ブロック（以下、Ｌブロックと称する。）の一例を示
し、水平方向に８画素、垂直方向に８ラインの（８×
８）の２次元ブロックが形成される。ライン数が525の
方式で、１フィールドの有効ライン数が240、１ライン
の有効サンプル数が720の場合では、（720×240）÷（８×８）＝2700 個のＬブロックが１フィールド内に含まれる。

このブロック化回路２の出力信号がコサイン変換（DC
T変換）回路３に供給される。コサイン変換回路３で
は、従来と同様の処理により、２次元コサイン変換がな
される。コサイン変換回路３からＬブロックのサイズと
対応する（８×８）の係数テーブルが得られる。この係
数テーブルにおいて、直流成分の係数データ及び交流成
分の係数データは、１ビットの符号（±）を含む所定ビ
ット数のデータである。

コサイン変換回路３からの係数データが重み付け回路
４に供給される。重み付け回路４では、（８×８）の係
数テーブルに対して第３図に示すような固定の重み付け
係数が乗じられる。この重み付け係数は、DC（直流）成
分に対しては１とされ、次数が高いAC（交流）成分程、
重み付け係数が小とされている。即ち、重要度が高い係
数ほど大きい重み付け係数が乗じられる。

重み付け回路４からの係数データが１フィールドメモ
リで構成されたバッファメモリ５及び絶対値化回路６に
供給される。絶対値化回路６で絶対値に変換された係数
データが最大値検出回路７、最大値検出回路８、度数分
布メモリ９、12に供給され、最大値検出回路７の出力信
号が度数分布メモリ10に供給され、最大値検出回路８の
出力信号が度数分布メモリ11に供給される。一方の最大
値検出回路７は、DCT用のブロックを更に分割したサブ
ブロック（以下、Ｍブロックと称する）毎にAC係数の絶
対値の最大値MAX1を検出する。他方の最大値検出回路８
は、Ｍブロックを更に分割したサブブロック（以下、Ｓ
ブロックと称する）毎にAC係数の絶対値の最大値MAX2を
検出する。

上述の（８×８）のＬブロックが第４図Ａに示すよう
に、（４×４）の４個のブロックに分割され、直流成分
の係数データDCを含むブロック以外のブロックがＭブロ
ックM1、M2、M3とされ、これらのＭブロックがＳブロッ
クに更に分割される。直流成分の係数データDCは、元の
値が伝送され、その周囲の15個のAC係数データが後述の
ように、３ビットを単位とした送信データに変換され
る。つまり、この15個の低次のAC係数データとＭブロッ
クに含まれる高次の係数データとは、別々の規則で符号
化される。

Ｍブロックに対して、第４図Ｂに示すようなフラグFm
が定められる。第４図Ｃに示す一つのＭブロックMi（ｉ
＝1,2又は３）が第４図Ｄに示すように、（２×２）の
４個のＳブロックSi0,Si1,Si2,Si3に更に分割される。
Ｓブロックに対して、第４図Ｅに示すようなフラグFsが
定められる。第４図Ｆに示す一つのＳブロックSij（ij
＝00〜03,10〜13,20〜23又は30〜33）には、第４図Ｇに
示すように、４個のサンプルPij0,Pij1,Pij2,Pij3が含
まれる。各サンプルに対して、第４図Ｈに示すフラグFp
が定められる。フラグFm、Fs、Fpの夫々の１ビットが有
意な（０でない）AC係数データの有無を示している。即
ち、“0"のビットは、有意なデータが無いことを意味
し、“1"が有意なデータが有ることを示す。

ＬブロックからＭブロックへ分割する場合に、或いは
ＭブロックからＳブロックへ分割する場合において、第
４図に示すように、縦及び横方向を等分する方法に限ら
ず、ジグザク走査の順序で分割を行うことで、より小さ
いブロックを形成しても良い。

度数分布メモリ９、10、11及び12は、後述するバッフ
ァリング処理のために設けられている。度数分布メモリ
９には、直流成分が含まれるブロックACの係数（低次）
の絶対値の度数分布が記憶され、次にこの度数分布が１
フィールド期間で累積され累積度数分布表に変換され
る。度数分布メモリ10には、絶対値に変換されたAC係数
の各Ｍブロック内の最大値MAX1の度数分布が記憶され、
次にこの度数分布が１フィールド期間で累積され、累積
度数分布表が形成される。また、度数分布メモリ11に
は、絶対値に変換されたAC係数のＳブロック内の最大値
MAX2の度数分布が記憶され、次にこの度数分布が１フィ
ールド期間で累積され、累積度数分布表が形成される。
更に、度数分布メモリ12には、絶対値に変換された高次
のAC係数の度数分布が記憶され、次にこの値が１フィー
ルド期間で累積され、累積度数分布表が形成される。

バッファメモリ５は、バッファリング処理の単位期間
である１フィールドのメモリ容量を有し、バッファメモ
リ５からの係数データの重み付け回路13が供給される。
重み付け回路13は、バッファリング処理のために設けら
れており、１フィールド当たりの送信データ量（送信ビ
ット数）が目標とする所定値を超えないように、制御さ
れた重み付け係数が係数データに乗じられる。重み付け
係数の最大値が１であり、例えば1/2,1/4,1/6,1/8,1/1
0,1/12,1/14,1/16の重み付け係数が使用される。この重
み付け係数が称となるほど、送信すべきデータ量が減少
する。この重み付け係数は、再量子化ステップの逆数で
ある。バッファリング処理の対象とされるのは、AC成分
のデータであって、重要度が高いDC成分のデータは、原
データのままで伝送される。

度数分布メモリ9,10、11及び12に対するアドレス、重
み付け回路13に対する重み付け係数を指定するためのモ
ード制御信号MD等がコントロール信号発生回路14で形成
される。重み付け回路13からの係数データとモード信号
とがフォーマット化回路15に供給され、送信データがフ
ォーマット化回路15の出力端子16から発生し、送信デー
タが伝送路に送出される。伝送路の一例は、磁気記録／
再生のプロセスである。フォーマット化回路15では、伝
送用の同期パターンの付加、エラー訂正符号化の処理等
が必要に応じてなされる。送信ビット数の計算数の処理
は、入力データのデータ欠落期間（垂直ブランキング期
間）内で行うことができ、次のフィールド期間でバッフ
ァメモリ５から読み出されるデータに対して、前のフィ
ールドで決定されたモードに応じた重み付け処理が行わ
れる。

第５図は、送信データの構成を示す。送信データは、
最初に例えば10ビットの直流成分のデータCDが位置し、
次に低次のAC成分の係数データDATA1が位置し、更に次
にフラグFm、Fs、Fpが順次位置し、これらのフラグの後
に高次のAC成分の係数データDATA2が位置する構成を有
している。前述のように、フラグFm、Fs、Fpは、Ｍブロ
ック、Ｓブロック、Ｓブロック内のサンプルの夫々に関
して、有意なデータが含まれるブロックを示している。

例えばＭブロックの中で、M1及びM2に有意なデータが
含まれる場合には、３ビットのフラグFmは、（110）の
ビットパターンとされる。二つのＭブロックM1及びM2に
対応する（４×２＝８）個のＳブロックS1j,S2jに関す
るフラグFsが伝送される。例えばＳブロックの中で、S1
0,S11,S20,S23に夫々有意なデータが含まれる場合に
は、フラグFsは、（11001001）のビットパターンを有す
る。これらの有意なデータが含まれる４個のＳブロック
に対応する（４×４＝16）個のサンプルP10k,P11k,P20
k,P23kに関するフラグFpが伝送される。これらのサンプ
ルの中で、例えばP101,P102,P103,P111,P112,P202,P230
が有意なデータの場合には、フラグFpは、（0111011000
101000）のビットパターンを有する。

以上のように、フラグFm、Fs、Fpでもって、Ｌブロッ
ク当たりで（63−15＝48）個のAC係数データの中の有意
なデータが特定される。これらのデータの値は、送信デ
ータに変換されたDATA2であって、フラグの後に順番に
配列される。コサイン変換で得られたAC係数データは、
フォーマット化回路15において送信データに変換され
る。

第６図は、低次のAC係数データを送信データに変換す
る規則を示し、第７図は、高次のAC係数データを送信デ
ータに変換する規則を示す。第６図に示すように、低次
のAC係数データは、３ビットの整数倍の長さの送信デー
タに変換される。送信データのビットパターンは、サイ
ンビットＳを先頭に有する元のビット（x0、x1、・・・
・、x8）の間に“0"又は“1"の結合ビットが挿入された
ものである。サインビットＳの“0"が＋を意味し、これ
が“1"が−を意味する。結合ビットの“1"は、その後に
３ビットが続くことを意味し、結合ビットの“0"は、一
つのサンプルの区切りを意味する。低次のAC係数データ
は、０の値のサンプルも伝送される。従って、３ビット
毎に受信データを区切り、その３ビットの中の最後のビ
ットからサンプルの区切りを検出でき、受信側で送信デ
ータを係数データに復号することができる。第６図に示
される送信データにおいて、３ビットにより４種類の値
を表現できる。即ち、（00:0、01:1、11:−１、10:予約
語）。この予約語は、次のデータの性質を表すために用
いられる。

高次のAC係数データは、第７図のように、送信データ
に変換される。第７図Ａは、DCTで得られた係数データ
の中のAC係数の値及びコードを示している。aiは、AC係
数データの（ｉ−１）番目のビットを表す。この係数デ
ータが第７図Ｂに示すビットパターンの送信データに変
換される。送信データのビットパターンは、サインビッ
トＳを先頭に有する元のビットの間に“0"又は“1"の結
合ビットが挿入されたものである。結合ビットの“1"
は、最後のビットの前に付加されている。従って、ビッ
ト系列の最後は、（1S）又は（1a0）となり、ビット系
列の区切りを検出でき、受信側で送信データを係数デー
タに復号することができる。図示せずも、（±128〜±2
55）以上の値も第７図と同様に送信データに変換され
る。

上述のように、低次のAC係数と高次のAC係数との間で
符号化規則を変えているのは、下記の理由による。

第１に低次のAC係数データは、低次のものに比してか
なり値が大きく、０のものが殆ど無い。従って、有意な
係数データのみを伝送する符号化は、高次のものに対し
てデータ圧縮の点で有効であるが、低次のものには不向
きである。第２に大きな係数データの値の場合には、２
ビット単位で区切る方法に比して３ビット単位で区切る
ものの方が送信データのビット数が少ない。従って、高
次の係数データは、３ビット単位で区切る符号化方法で
送信データに変換される。

b.バッファリング処理第８図は、この発明の一実施例中のバッファリング処
理と関連する一部を詳細に示す。絶対値化回路６からの
AC係数がマルチプレクサ21に供給され、マルチプレクサ
21の出力信号が度数分布メモリ９に対して、アドレスと
して供給される。また、絶対値化回路６からのAC係数の
絶対値が最大値検出回路７に供給され、最大値検出回路
７で、Ｍブロック毎の最大値MAX1が検出される。この最
大値MAX1がマルチプレクサ31に供給され、マルチプレク
サ31の出力信号が度数分布メモリ９に対して、アドレス
として供給される。更に、最大値検出回路８で検出され
たＳブロック毎のAC係数の最大値MAX2がマルチプレクサ
41に供給され、マルチプレクサ41の出力信号が度数分布
メモリ11に対して、アドレスとして供給される。更に、
AC係数の絶対値がマルチプレクサ51に供給され、マルチ
プレクサ51の出力信号が度数分布メモリ12に対して、ア
ドレスとして供給される。

20で示すＭブロックカウンタが設けられ、カウンタ20
からの２ビットの出力が上位のアドレスとして、マルチ
プレクサ21、31、41及び51に供給される。この上位のア
ドレスにより、メモリ10、11及び12の夫々のメモリ領域
がＭブロックと対応して分けられる。メモリ９には、Ｍ
ブロック４でないブロック（直流成分の係数データDCを
含むブロック）の低次のAC係数データの絶対値が記憶さ
れる。このブロックの区別のためにＭブロックカウンタ
20の出力信号が用いられる。

度数分布メモリ９から読み出されたデータが加算回路
22に供給され、加算回路22でマルチプレクサ23の出力と
加算される。マルチプレクサ23には、０、＋１及びレジ
スタ24の出力信号とが供給され、これらの入力信号の一
つが選択的に加算回路22に供給される。加算回路22の出
力信号がレジスタ24に供給される。レジスタ24の出力信
号が上述のように、マルチプレクサ23にフィードバック
されると共に、乗算回路25に供給される。この乗算回路
25は、３倍の乗算を行い、乗算回路25の出力信号が加算
回路26に供給される。

度数分布メモリ10から読み出されたデータが加算回路
32に供給され、加算回路32でマルチプレクサ33の出力と
加算される。マルチプレクサ33には、０、＋１及びレジ
スタ34の出力信号とが供給され、これらの入力信号の一
つが選択的に加算回路32に供給される。加算回路32の出
力信号がレジスタ34に供給される。レジスタ34の出力信
号が上述のように、マルチプレクサ33にフィードバック
されると共に、加算回路35に供給される。

度数分布メモリ11に関連して、メモリ10と同様に、加
算回路42、マルチプレクサ43、レジスタ44が設けられて
いる。レジスタ44の出力信号がマルチプレクサ43にフィ
ードバックされると共に、加算回路35に供給される。加
算回路35の出力信号が乗算回路45を介することで４倍と
され、乗算回路45の出力信号が加算回路46に供給され
る。

度数分布メモリ12に関連して、メモリ10、11と同様
に、加算回路52、マルチプレクサ53、レジスタ54、乗算
回路（２倍回路）55が設けられている。乗算回路45及び
55は、シフト回路で構成できる。

後述のように、加算回路26の出力には、AC係数に関す
る送信ビット数Ｑが得られ、この送信ビット数Ｑが比較
回路56に供給される。比較回路56には、端子57から送信
ビット数の目標値Ｐが供給され、計算された送信ビット
数Ｑと目標値Ｐの大小関係が検出される。（Ｐ＞Ｑ）の
場合に例えばハイレベルとなる比較出力信号が発生す
る。

比較回路56の比較出力信号が破線で囲んで示すコント
ロール信号発生回路14のモード発生器61に供給される。
モード発生器61は、例えば４ビットのモード制御信号MD
を発生する。このモード制御信号MDがアドレス発生器62
及びレジスタ63に供給される。モード信号発生器61は、
モード番号ｉを０からインクリメントし、各モード番号
ｉに関する比較出力信号を監視している。送信ビット数
Ｑと目標値Ｐが（Ｐ＞Ｑ）の関係にある時には、モード
番号ｉがインクリメントされ、（Ｐ＞Ｑ）の関係が成立
しなくなったら、モード番号ｉの更新が停止される。

レジスタ63には、比較回路56からの上述の比較出力信
号がクロックとして供給され、（Ｐ＞Ｑ）の関係が成立
しなくなった時に、モード制御信号MDがレジスタ63に取
り込まれる。また、アドレス発生器62で形成されたアド
レス信号がマルチプレクサ21、31、41及び51に夫々供給
される。

モード制御信号MDで制御されるモードｉは、以下のも
のであり、モード番号ｉの順序で送信ビット数が増大す
る。

モード1:AC係数を1/16倍して伝送する。

モード2:AC係数を1/14倍して伝送する。

モード3:AC係数を1/12倍して伝送する。

モード4:AC係数を1/10倍して伝送する。

モード5:AC係数を1/8倍して伝送する。

モード6:AC係数を1/6倍して伝送する。

モード7:AC係数を1/4倍して伝送する。

モード8:AC係数を1/2倍して伝送する。

モード9:AC係数をそのまま伝送する。

レジスタ63からのモード制御信号MDが破線で囲んで示
す重み付け回路13に供給される。重み付け回路13は、レ
ジスタ63からのモード制御信号MDとカウンタ65で発生し
たＭブロック番号とがアドレスとして供給され、重み付
け係数を発生するROM64と、バッファメモリ５からの係
数データとROM64から読み出された重み付け係数とを乗
算する乗算回路66とで構成されている。乗算回路66の出
力データがフォーマット化回路15に供給され、モード制
御信号MDと共に送信データに変換される。

重み付け回路13において、カウンタ65からのＭブロッ
ク番号が供給されているのは、一律にAC係数に対して、
1/2等の重み付け係数を乗じるのではなく、各ブロック
に応じてよりきめ細かく重み付け係数を乗じることを可
能とするためである。

以下、上述の実施例における送信ビット数を求める処
理について説明する。１フィールド当たりのＬブロック
の個数は、NB（例えば2700ブロック／フィールド）で表
す。

まず、送信データ（第５図参照）中のフラグFm及びDC
は、画像内容と無関係に全てのブロックで送信しなけれ
ばならない。つまり、（３＋10）×NB＝13NBは、固定の
データ量である。フラグFs及びFpとAC係数データDATA1
及びDATA2のビット数は、可変で、これらのビット数を
知ることが必要である。比較回路56では、可変のビット
数に関して発生データ量Ｑと目標値Ｐとの比較がなされ
る。

最初に低次のAC係数データに関して発生情報量の計算
について説明する。１フィールド内の全ての低次のAC係
数データ（15×NB）の絶対値の度数分布を作成し、この
度数分布を累積度数分布に変換する。

度数分布メモリ９は、書き込みの前にクリアされる。
加算回路22は、クリア動作時にゼロデータを発生し、ま
た、コントロール信号発生回路14のアドレス発生器62か
らの順次変化するアドレスがマルチプレクサ21を介して
メモリ９に供給され、全アドレスにゼロデータが書き込
まれる。

このクリアの後にマルチプレクサ21が絶対値化回路６
からのAC係数データの絶対値及びＭブロックカウンタ20
の出力を選択し、また、マルチプレクサ23が＋１の入力
を選択する。AC係数データの絶対値及びＭブロックカウ
ンタ20の出力で指定されるアドレスのデータがメモリ９
から読み出され、加算回路22で＋１される。この加算回
路22の出力データがメモリ９の入力データとして同一の
アドレスに書き込まれる。この処理が１フィールド期間
にわたってなされた後に、度数分布メモリ９には、直流
成分の周辺のAC係数データの絶対値の度数分布表が貯え
られる。

第９図Ａは、低次のAC係数の絶対値ｎを横軸とし、発
生度数を縦軸とした度数分布生グラフである。この度数
分布が最大値の側例えば511から０に向かって累積され
ることで、第９図Ｂに示す累積度数分布グラフAC（ｎ）
が得られる。この一実施例では、第10図に示すように、
９種類の再量子化ステップ（1,2,4,6,8,10,12,14,16）
が使用されており、各再量子化ステップにより低次のAC
係数データが割算され、その商を四捨五入で整数化した
値が伝送される値となる。第10図において、n0、n1、n
2、n3、n4は、伝送データのビット数が変化する点の値
を再量子化ステップと対応して示している。累積度数分
布グラフAC（ｎ）と値（n0、n1、n2、n3、n4）とから低
次のAC係数データに関して発生情報量が計算できる。例
えば再量子化ステップが「１」の場合では、次式で発生
情報量を求めることができる。

（AC（０）−AC（２））×３（AC（２）−AC （10））×６＋（AC（10）−AC（42））×９＋（AC（42）−AC（170））×12＋（AC（17 ０）×15＝３×｛AC（０）＋AC（２）＋AC（10）＋ AC（42）＋AC（170）｝つまり、各量子化ステップ毎に低次のAC係数データの
発生情報量は、と計算できる。AC（ｎ）の値を累積度数分布表から得る
ために、アドレス発生器62からモード番号（再量子化ス
テップ）に応じたアドレスが順次発生する。

次に、フラグFsのデータ量の計算について説明する。
フラグFsを送らなければならないのは、３個のＭブロッ
クに属する16サンプル中に０でない値を持ったAC係数が
一つでも在る場合である。従って、各ＭブロックのAC係
数の最大値MAX1に注目すれば、充分である。そこで、１
フィールド内の全てのＭブロックの夫々のAC係数の絶対
値の最大値MAX1の度数分布を作成し、この度数分布を累
積度数分布に変換する。

度数分布メモリ10は、書き込みの前にクリアされる。
加算回路32は、クリア動作時にゼロデータを発生し、ま
た、コントローラ信号発生回路14のアドレス発生器62か
らの順次変化するアドレスがマルチプレクサ31を介して
メモリ10に供給され、全アドレスにゼロデータが書き込
まれる。

このクリアの後にマルチプレクサ31が最大値検出回路
７で検出された最大値MAX1及びＭブロックアドレスを選
択し、また、マルチプレクサ33が＋１の入力を選択す
る。最大値MAX1及びＭブロックアドレスで指定されるア
ドレスのデータがメモリ10から読み出され、加算回路32
で＋１される。この加算回路32の出力データがメモリ10
の入力データとして同一のアドレスに書き込まれる。こ
の書き込みは、16サンプルで１回の割合でなされる。こ
の処理が１フィールド期間にわたってなされた後に、度
数分布メモリ10には、ＭブロックM1、M2、M3に関して、
AC係数の絶対値の最大値MAX1の度数分布表が夫々貯えら
れる。

また、度数分布メモリ10と同様に、度数分布メモリ11
は、最初にゼロクリアされ、次に、Ｓブロック毎に検出
されたAC係数の絶対値の最大値MAX2とＭブロックアドレ
スをアドレスとして、加算回路42で＋１されたメモリ11
の内容が同一のアドレスに書き込まれることで、各Ｍブ
ロックに関して、AC係数の絶対値の最大値MAX2の１フィ
ールド期間の度数分布表がメモリ11に形成される。この
書き込みは、４サンプルで１回の割合でなされる。

更に、度数分布メモリ10、11と同様に、度数分布メモ
リ12は、最初にゼロクリアされ、次に、AC係数の絶対値
及びＭブロックアドレスをアドレスとして、加算回路52
で＋１されたメモリ12の内容が同一のアドレスに書き込
まれることで、各Ｍブロックに関して、AC係数の絶対値
の１フィールド期間の度数分布表がメモリ12に形成され
る。

このように、メモリ10、11及び12に１フィールド分の
発生度数の分布表が形成されたら、次に、これらの度数
分布表から累積度数分布表が形成される。累積度数分布
表の形成のために、マルチプレクサ31、41及び51がコン
トロール信号発生回路14のアドレス発生器62の出力を選
択する状態に切り替えられ、また、マルチプレクサ33、
43及び53がレジスタ34、44及び54の出力を夫々選択する
状態に切り替えられる。アドレス発生器62は、３個のＭ
ブロックの夫々の累積度数分布を形成するために、その
上位ビットでＭブロックの区別がされ、その下位ビット
で値が区別される。

上述のアドレスの読み出し出力は、加算回路32、42及
び52でレジスタ34、44及び54の出力と夫々加算される。
レジスタ34、44及び54は、累積度数分布表の作成に先立
ってゼロクリアされ、従って、メモリ10、11及び12に
は、各Ｍブロック毎に最大アドレスからの値が累積され
た値が書き込まれる。

第11図Ａは、AC係数の絶対値のＭブロック毎の最大値
MAX1を横軸とし、発生度数を縦軸とした度数分布グラフ
である。この度数分布が最大値例えば511の側から１に
向かって累積されることで、第11図Ｂに示す累積度数分
布グラフＳ（ｎ）が得られる。この累積度数分布グラフ
Ｓ（ｎ）から、伝送する最小値n0が決められた場合、送
信すべきＭブロックの個数Ｓ（n0）が分る。１個のＭブ
ロック当たり４ビットのフラグFsが伝送されるので、フ
ラグFsの送信ビット数は、Ｓ（n0）×４（ビット）・・・・（２）である。

フラグFpの送信ビット数について次に説明する。上述
のフラグFsのビット数と同様に、第11図Ｃに示すよう
に、AC係数の絶対値のＳブロック毎の最大値MAX2を横軸
とし、発生度数を縦軸とした度数分布グラフがメモリ10
に形成される。この度数分布が最大値例えば511の側か
ら０に向かって累積されることで、第11図Ｄに示す累積
度数分布グラフＰ（ｎ）が得られる。この累積度数分布
グラフＰ（ｎ）から、伝送する最小値n0が決められた場
合、送信すべきＳブロックの個数Ｐ（n0）が分る。１個
のＳブロックで４ビットのフラグFpが伝送されるので、
フラグFpの送信ビット数は、Ｐ（n0）×４（ビット）・・・・（３）である。

また、メモリ12には、Ｍブロックの全ての係数データ
（高次の係数データ）をアドレスとする度数分布表が形
成される。この度数分布表がフラグと同様に、累積度数
分布表に変換される。Ｍブロックの場合では、低次のAC
係数データと異なる符号化規則が適用される。従って、
低次のAC係数データと同様に再量子化ステップが設定さ
れていても、表現ビット長が変化する点の値が第10図と
異なっている。第12図は高次のAC係数データに関して表
現ビット数の変化点を示すものである。メモリ12に形成
された累積度数分布表と表現ビット数変化点の値とから
低次のAC係数データと同様にして高次のAC係数データの
発生データ量が計算できる。例えば再量子化ステップが
「８」の時に、データのサンプル数及び送信ビット数
は、下記のものである。

＊７ビットのAC係数のサンプル数:AC（260）送信ビット数:14AC（260）＊６ビットのAC係数のサンプル数： AC（260）−AC（132）送信ビット数： 12（AC（260）−AC（132））＊５ビットのAC係数のサンプル数： AC（132）−AC（68）送信ビット数： 10（AC（132）−AC（68））＊４ビットのAC係数のサンプル数： AC（68）−AC（36）送信ビット数：８（AC（68）−AC（36））＊３ビットのAC係数のサンプル数： AC（36）−AC（20）送信ビット数：６（AC（36）−AC（20））＊２ビットのAC係数のサンプル数： AC（20）−AC（12）送信ビット数：４（AC（20）−AC（12））＊１ビットのAC係数のサンプル数： AC（12）−AC（４）送信ビット数：２（AC（12）−AC（４））従って、再量子化ステップが「６」の場合、AC係数に
関する送信ビット数は、下記のものである。

２（AC（12）−AC（４））×４（AC（20）−AC（１２））×６＋（AC（36）−AC（20））＋８（AC（68） −（AC（36））＋10（AC（132）−AC（68））＋ 12（AC（260）−AC（132））＋14AC（260）＝２（AC（４）＋AC（12）＋AC（20）＋AC（36）＋AC（68）＋AC（132）＋AC（260））・・（４）送信ビット数は、（１）、（２）、（３）及び（４）
式で計算されたビット数で合計であり、この送信ビット
数は、モード番号（再量子化ステップ）により変化す
る。

第８図において、（１）式で表される発生情報量は、
乗算回路25から得られる。（２）式及び（３）式で夫々
表される発生情報量の合計は、乗算回路45の出力に得ら
れ、（４）式で表される発生情報量は、乗算回路55の出
力に得られる。加算回路46の出力と乗算回路25の出力と
が加算回路26に供給され、加算回路26からは、可変のデ
ータ量に関する発生情報量Ｑが得られる。

モード番号を変化させて（Ｐ＞Ｑ）が成立しなくなる
時に、モード番号ｉの変化が停止される。このときのモ
ード番号が採用される。モード制御信号MDは、採用され
たモード番号を示す。

以上のように、送信ビット数が目標値より小となるモ
ードが決定され、バッファメモリ５で遅延されたAC係数
にモードと対応する重み付け係数が重み付け回路13で乗
算される。

c.変形例上述の実施例では、１フィールド内のデータを（８×
８）等のＬブロックに分割している。しかし、１フレー
ム内のデータを分割しても良い。また、圧縮率の向上の
ために、２フレームの画像データからブロックを形成し
ても良い。

また、フォーマット化回路15において、エラー訂正符
号化、同期パターンの付加等の処理を行っても良い。こ
れらの処理で増加する送信ビット数は、固定の量であ
る。

２次元ブロックに限らず、３次元ブロックに適用され
る変換符号化に対しても、この発明は、適用できる。

入力画像信号がテレビジョン信号の輝度信号の場合に
限らず、コンポーネントカラー映像信号であっても良
い。コンポーネントを同時化して処理しても良く、ま
た、コンポーネントを別個に処理しても良い。

変換符号としては、コサイン変換に限らず、直交変換
等を使用しても良い。

〔発明の効果〕

この発明は、フィードフォワード制御で送信の必要な
データ量を目標値より小に制御できるので、フィードバ
ック制御と異なり、発振等の問題が生じない。また、こ
の発明は、１フィールド或いは１フレーム等の単位でデ
ータ量を正確に制御でき、ディジタルVTRに適用して好
適である。更に、この発明は、ソーティング回路等の複
雑な回路を必要としないので、回路規模が大きくならな
い利点がある。更に、この発明では、Ｍブロック毎に発
生情報量を求めているので、Ｍブロック毎に独立のしき
い値で発生情報量をきめ細かく制御することができる。
特に、交流成分の係数データを低次の係数データと高次
の係数データに分け、夫々に適した符号化規則で送信デ
ータに変換しているので、係数データの圧縮の効率を良
くすることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体システムを示すブロ
ック図、第２図はDCT変換のブロックの一例を示す略線
図、第３図は固定の重み付け係数を示す略線図、第４図
は画像領域の分割及びフラグの説明に用いる略線図、第
５図は送信データの構成を示す略線図、第６図及び第７
図は送信データへのコード変換の規則の説明に用いる略
線図、第８図はこの発明の一実施例の一部の詳細なブロ
ック図、第９図、第10図、第11図及び第12図はバッファ
リング処理の説明に用いる略線図、第13図は従来技術の
説明に用いるブロック図である。図面における主要な符号の説明 2:ブロック化回路、 3:コサイン変換回路、 5:バッファメモリ、 7:Mブロック毎にAC係数データの最大値MAX1を検出する
回路、 8:Sブロック毎にAC係数データの最大値MAX2を検出する
回路、 9,10,11,12:度数分布メモリ、 13:重み付け回路、 14:コントロール信号発生回路、 15:フォーマット化回路、 16:出力端子。

Claims

(57)【特許請求の範囲】

【請求項１】（ｎ×ｎ）の画素を直交変換して得られた
n²個の係数データの中で、（n²−１）個の交流成分の係
数データを圧縮符号化して伝送するデータ伝送装置にお
いて、上記（n²−１）個の交流成分の係数データを低次の係数
データと高次の係数データとに分割し、上記低次の係数
データの各係数データに対して第１のビット数の整数倍
のビット数を割り当てて送信データに変換すると共に、
上記高次の係数データに対して上記第１のビット数より
も小なる第２のビット数の整数倍のビット数を割り当て
て上記送信データに変換するようにしたことを特徴とす
るデータ伝送装置。