JP2780406B2 - 初期設定制御方式 - Google Patents
初期設定制御方式Info
- Publication number
- JP2780406B2 JP2780406B2 JP2002988A JP298890A JP2780406B2 JP 2780406 B2 JP2780406 B2 JP 2780406B2 JP 2002988 A JP2002988 A JP 2002988A JP 298890 A JP298890 A JP 298890A JP 2780406 B2 JP2780406 B2 JP 2780406B2
- Authority
- JP
- Japan
- Prior art keywords
- parallel
- data
- serial
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は初期設定制御方式に係り、特にバス接続制御
回路のような初期設定が必要な大規模集積回路（LSI）
の初期設定を行う制御方式に関する。
回路のような初期設定が必要な大規模集積回路（LSI）
の初期設定を行う制御方式に関する。
例えば交換機、情報処理装置等における情報転送手段
として用いられる“共通バス（あるいはバス）”には、
多くのバス接続装置がつながるが、これら装置のバス接
続部にはバス接続制御回路（Bus Interface Controlle
r:BICと略す）が不可欠である。BIC内には適用装置に応
じた各種の転送動作条件を指定する制御レジスタがあ
り、これらの制御レジスタは電源断あるいはリセット時
に内容がクリアされるため、電源投入あるいはリセット
実行後に制御レジスタの内容を所定の状態にセットす
る、いわゆる“初期設定”が必要である。
として用いられる“共通バス（あるいはバス）”には、
多くのバス接続装置がつながるが、これら装置のバス接
続部にはバス接続制御回路（Bus Interface Controlle
r:BICと略す）が不可欠である。BIC内には適用装置に応
じた各種の転送動作条件を指定する制御レジスタがあ
り、これらの制御レジスタは電源断あるいはリセット時
に内容がクリアされるため、電源投入あるいはリセット
実行後に制御レジスタの内容を所定の状態にセットす
る、いわゆる“初期設定”が必要である。
交換機、情報処理装置等における情報転送手段として
用いられる共通バスでは、各種の装置（CPU/メモリ/IO
等）を接続するが、それら装置ではバスと接続するため
にBICが用いられる。BICを正常な状態で使用するには内
部制御レジスタの初期設定が必要であるが、初期設定の
ため、バスアクセスオーダによる制御レジスタへの書き
込み／読み出しを行う場合に、いわゆるアドレス情報と
は別に装置を特定するための識別符号（ID）を付与し、
BICはアドレスとは別に送信されたID値と自身が保持す
るID値とを比較し、ID一致の場合はアクセスを受付け、
ID不一致の場合は無応答とし、無用な誤アクセスを防止
する方式が用いられることがある（なお、アドレスは、
この場合、BIC内部の制御レジスタを指定するために用
いられる）。また、IDには、BICおよびBIC配下の内部バ
スにつながる装置類を含む全体に対して付与するID（ID
A）と、BIC自身あるいはBICの内部バスにつながる装置
を特定するためのID（IDB）の２種類がある。
用いられる共通バスでは、各種の装置（CPU/メモリ/IO
等）を接続するが、それら装置ではバスと接続するため
にBICが用いられる。BICを正常な状態で使用するには内
部制御レジスタの初期設定が必要であるが、初期設定の
ため、バスアクセスオーダによる制御レジスタへの書き
込み／読み出しを行う場合に、いわゆるアドレス情報と
は別に装置を特定するための識別符号（ID）を付与し、
BICはアドレスとは別に送信されたID値と自身が保持す
るID値とを比較し、ID一致の場合はアクセスを受付け、
ID不一致の場合は無応答とし、無用な誤アクセスを防止
する方式が用いられることがある（なお、アドレスは、
この場合、BIC内部の制御レジスタを指定するために用
いられる）。また、IDには、BICおよびBIC配下の内部バ
スにつながる装置類を含む全体に対して付与するID（ID
A）と、BIC自身あるいはBICの内部バスにつながる装置
を特定するためのID（IDB）の２種類がある。
BICの一般的な初期設定方法は、共通バスにつなが
るCPU等から共通バスインタフェース経由で制御レジス
タアクセスを行う場合と、内部バスにマイクロプロセ
ッサのようなインテリジェンスのあるものがつながって
いて、内部バス経由で制御レジスタアクセスを行う場
合、とがある。前者の場合にはIDAを指定し、後者の場
合にはIDBを指定して制御レジスタアクセスを行う必要
がある。
るCPU等から共通バスインタフェース経由で制御レジス
タアクセスを行う場合と、内部バスにマイクロプロセ
ッサのようなインテリジェンスのあるものがつながって
いて、内部バス経由で制御レジスタアクセスを行う場
合、とがある。前者の場合にはIDAを指定し、後者の場
合にはIDBを指定して制御レジスタアクセスを行う必要
がある。
制御レジスタのオーダアクセスによる初期設定の手順
は上述の通りであるが、電源投入時あるいはリセット実
行時の制御レジスタアクセスの場合は、後述のID情報確
定のための自律初期設定が更に必要である。即ち、電源
投入あるいはリセット実行時は、BIC内の制御レジスタ
内容はクリアされているので、IDA/IDBとも正しい値に
なっていない。このような状態で、バスアクセスの受付
けを正しく判定できないため、予め、通常のバスインタ
フェースとは別の手段でこれらのIDを自律初期設定する
必要がある。
は上述の通りであるが、電源投入時あるいはリセット実
行時の制御レジスタアクセスの場合は、後述のID情報確
定のための自律初期設定が更に必要である。即ち、電源
投入あるいはリセット実行時は、BIC内の制御レジスタ
内容はクリアされているので、IDA/IDBとも正しい値に
なっていない。このような状態で、バスアクセスの受付
けを正しく判定できないため、予め、通常のバスインタ
フェースとは別の手段でこれらのIDを自律初期設定する
必要がある。
最近では、BICはLSIで実現されるのが普通であり、こ
の自律初期設定を、BIC−LSIの入出力端子の一部をID用
に使用し、該端子を所望のID値になるように電気的にプ
ルアップ／プルダウンしておき、電源投入あるいはリセ
ット実行時の直接にBIC内の自ID保持用制御レジスタへ
該端子情報を取り込むようにして実現するのが、これま
で初期設定制御方式である。
の自律初期設定を、BIC−LSIの入出力端子の一部をID用
に使用し、該端子を所望のID値になるように電気的にプ
ルアップ／プルダウンしておき、電源投入あるいはリセ
ット実行時の直接にBIC内の自ID保持用制御レジスタへ
該端子情報を取り込むようにして実現するのが、これま
で初期設定制御方式である。
以上の例で述べた従来の初期設定制御方式では、IDA
またはIDB情報のビット数に等しいLSI端子とIDの種別を
指示するLSI端子が不可欠である。
またはIDB情報のビット数に等しいLSI端子とIDの種別を
指示するLSI端子が不可欠である。
しかるに、従来の方式ではBICのIDA/IDBの自律初期設
定をLSI端子から直接入力により実現するには、IDの自
律初期設定時に、取り敢えずIDA/IDBの何れか一方のみ
有ればよいので、IDAまたはIDBの何れか大きいビット数
に等しい端子数が必要になる。また、設定する情報がID
A/IDBの何れであるかを指定するIDタイプ表示ビット用
の１端子が必要になる。例えば、IDA/IDBが共に８ビッ
トの場合は、計９端子必要となる。このため、BICの場
合、共通バスと内部バスの双方のインタフェースを持
ち、元来、LSI端子数を多く必要とするうえに、自律初
期設定のために上記の如く多くのLSI端子数が必要なた
め、BICが高価になってしまうという問題がある。
定をLSI端子から直接入力により実現するには、IDの自
律初期設定時に、取り敢えずIDA/IDBの何れか一方のみ
有ればよいので、IDAまたはIDBの何れか大きいビット数
に等しい端子数が必要になる。また、設定する情報がID
A/IDBの何れであるかを指定するIDタイプ表示ビット用
の１端子が必要になる。例えば、IDA/IDBが共に８ビッ
トの場合は、計９端子必要となる。このため、BICの場
合、共通バスと内部バスの双方のインタフェースを持
ち、元来、LSI端子数を多く必要とするうえに、自律初
期設定のために上記の如く多くのLSI端子数が必要なた
め、BICが高価になってしまうという問題がある。
本発明は上記の点に鑑みてなされたもので、端子制限
の厳しい制御用LSIにおいてハードウェアで自律的に行
う初期設定に必要な端子数を削減し、更には設定情報も
容易に可変にし得る初期設定制御方式を提供することを
目的とする。
の厳しい制御用LSIにおいてハードウェアで自律的に行
う初期設定に必要な端子数を削減し、更には設定情報も
容易に可変にし得る初期設定制御方式を提供することを
目的とする。
第１図は本発明の原理構成図を示す。同図中、101は
初期設定対象集積回路で、内部に直並列変換手段102,保
持レジスタ103及び信号発生回路104を有し、また直列デ
ータ入力端子105,クロック出力端子106及びシフト入出
力指示信号出力端子107を有する。上記の保持レジスタ1
03は直並列変換手段102の出力並列データを保持する。
また、信号発生回路104は少なくともシフト入出力指示
信号及びクロックを夫々発生する。
初期設定対象集積回路で、内部に直並列変換手段102,保
持レジスタ103及び信号発生回路104を有し、また直列デ
ータ入力端子105,クロック出力端子106及びシフト入出
力指示信号出力端子107を有する。上記の保持レジスタ1
03は直並列変換手段102の出力並列データを保持する。
また、信号発生回路104は少なくともシフト入出力指示
信号及びクロックを夫々発生する。
また、初期設定対象集積回路101の外部には、並直列
変換手段108及び並列データ出力手段109が設けられてい
る。この並直列変換手段108は、シフト入出力指示信号
がアサートしたことを契機に、並列データ出力手段109
からの並列データを内部に設定し、前記クロックに同期
して並直列変換を行い、得られた直列データを直列デー
タ入力端子105を介して直並列変換手段102へ供給する。
変換手段108及び並列データ出力手段109が設けられてい
る。この並直列変換手段108は、シフト入出力指示信号
がアサートしたことを契機に、並列データ出力手段109
からの並列データを内部に設定し、前記クロックに同期
して並直列変換を行い、得られた直列データを直列デー
タ入力端子105を介して直並列変換手段102へ供給する。
直並列変換手段102はこの入力直列データを前記クロ
ックに同期して直並列変換を行い、得られた並列データ
を保持レジスタ103に初期設定情報として保持させる。
ックに同期して直並列変換を行い、得られた並列データ
を保持レジスタ103に初期設定情報として保持させる。
また、前記並列データ出力手段109は、保持レジスタ1
03に初期設定情報として保持される並列データであっ
て、並列データの一部が設定データ種別を示し、かつ、
並列データの残りが設定データ内容を示すデータフォー
マットの並列データを出力する。
03に初期設定情報として保持される並列データであっ
て、並列データの一部が設定データ種別を示し、かつ、
並列データの残りが設定データ内容を示すデータフォー
マットの並列データを出力する。
本発明の初期設定制御方式では、制御用LSIの自律初
期設定入力インタフェースをシリアル化したため、シリ
アルデータ信号（１本）、クロック（１本）、シフト入
出力指示信号（１本）、の計３本のLSI端子105〜107で
済み、制御用LSIの端子ネックの改善に寄与できる。
期設定入力インタフェースをシリアル化したため、シリ
アルデータ信号（１本）、クロック（１本）、シフト入
出力指示信号（１本）、の計３本のLSI端子105〜107で
済み、制御用LSIの端子ネックの改善に寄与できる。
また、自律初期設定情報は、設定データ種別と設定デ
ータとから構成し、制御用LSI外に設けた並直列変換手
段108の並列入力として初期設定情報を与えるため、目
的に応じて自由かつ可変な自律初期設定が可能になる。
ータとから構成し、制御用LSI外に設けた並直列変換手
段108の並列入力として初期設定情報を与えるため、目
的に応じて自由かつ可変な自律初期設定が可能になる。
本発明方式は第２図に示す如き構成のマルチプロセッ
サシステムに適用される。同図中、１は共通バス、２−
１〜２−ｎはｎ台の中央処理装置（CPU）、３は共通メ
モリ（CMと略す）で、CPU2−１〜２−ｎとCM3とは共通
バス１を介して接続されている。
サシステムに適用される。同図中、１は共通バス、２−
１〜２−ｎはｎ台の中央処理装置（CPU）、３は共通メ
モリ（CMと略す）で、CPU2−１〜２−ｎとCM3とは共通
バス１を介して接続されている。
共通バス１とインタフェースを持つ、CPU2−１〜２−
n,CM3とはそれぞれ内部にBICを内蔵し、CPU間あるいはC
PU−CM間でデータ送受のバス通信を行いつつ、所定の各
CPU内の目的プログラムを実行する。
n,CM3とはそれぞれ内部にBICを内蔵し、CPU間あるいはC
PU−CM間でデータ送受のバス通信を行いつつ、所定の各
CPU内の目的プログラムを実行する。
第３図は、第２図のBICの位置付けを明確にするためC
PU2−１の内部構成を例示したもので、４はBIC,5は外付
け初期設定制御回路（INICと略す）、６はINIC−BIC間
のシリアルインタフェース、７はBICに接続する内部バ
ス、８はマイクロプロセッサ（MPUと略す）、９はRAMで
ある。INIC5は、電源投入あるいはシステムのリセット
実行時にBICの制御レジスタに自律初期設定のためのID
データを転送する回路であり、一旦、自律初期設定を完
了すると、以後のCPU内のプログラム実行には無関係と
なる。
PU2−１の内部構成を例示したもので、４はBIC,5は外付
け初期設定制御回路（INICと略す）、６はINIC−BIC間
のシリアルインタフェース、７はBICに接続する内部バ
ス、８はマイクロプロセッサ（MPUと略す）、９はRAMで
ある。INIC5は、電源投入あるいはシステムのリセット
実行時にBICの制御レジスタに自律初期設定のためのID
データを転送する回路であり、一旦、自律初期設定を完
了すると、以後のCPU内のプログラム実行には無関係と
なる。
RAM9にはCPU2−１で実行すべきプログラムが格納さ
れ、MPU8はそのプログラム実行の主体である。内部バス
７は、CPU2−１内の転送を行うと共に、共通バス１から
BIC4を介した受信転送、あるいはMPU8からプログラム命
令実行に従った内部バス７→BIC4→共通バス１→第２図
のCM3あるいは他CPU2−２〜２−ｎへの送信転送にも用
いられる。なお、この場合、第２図のCM3には各CPUで共
有されるデータが格納される。
れ、MPU8はそのプログラム実行の主体である。内部バス
７は、CPU2−１内の転送を行うと共に、共通バス１から
BIC4を介した受信転送、あるいはMPU8からプログラム命
令実行に従った内部バス７→BIC4→共通バス１→第２図
のCM3あるいは他CPU2−２〜２−ｎへの送信転送にも用
いられる。なお、この場合、第２図のCM3には各CPUで共
有されるデータが格納される。
本実施例はこのようなマルチプロセッサシステムを構
成するCPU2−１〜２−ｎ内の各々のBIC4を前記初期設定
対象集積回路101とし、INIC5により初期設定を行なう例
であり、次に第４図及び第５図と共に本発明方式の一実
施例について説明する。
成するCPU2−１〜２−ｎ内の各々のBIC4を前記初期設定
対象集積回路101とし、INIC5により初期設定を行なう例
であり、次に第４図及び第５図と共に本発明方式の一実
施例について説明する。
第４図は本発明方式の一実施例の回路図で、同図中、
第１図と同一構成部分には同一符号を付し、その説明を
省略する。第４図において、10は直並列変換シフタ、10
−１は直並列変換シフタの出力信号線（ｍビット幅）、
11は保持レジスタ、11−１は保持レジスタ11の出力信号
線、12は各回路動作に必要なクロック供給用のパルスジ
ェネレータ（PGと略す）、13はINIC5およびBIC内の初期
設定データ受信用回路のタイミング制御信号およびセッ
ト／リセット信号を生成する制御回路、13−１は保持レ
ジスタ11用のデータセット指示出力信号線、13−２はカ
ウンタ18のリセット出力信号線、14は第１のアンドゲー
ト、15は電源クランプ入力信号線、16はリセット入力信
号線、17は第２のアンドゲート、17−１は第２のアンド
ゲートの出力信号線、18は直並列変換シフタのビット入
力計数用の2m−１ビットのカウンタ、18−１はカウンタ
のオーバフロー出力信号線、19は並直列変換シフタ、20
は第３のアンドゲート、20−１は第３のアンドゲートの
出力信号線、21は２入力選択形のディップスイッチ（DI
PSWと略す）、21−１〜21−ｍはDIPSW21の出力信号線、
22はDIPSW21の２入力選択用端子の一方に接続するグラ
ンド線、23はDIPSW21の２入力選択用端子の他の一方に
接続する＋Ｖボルトの電源線である。また、６−１はシ
リアルデータ線、６−２はクロック線、６−３はシフト
入出力指示信号（TRNSと略す）線で、これらは前記シリ
アルインタフェース６を構成している。
第１図と同一構成部分には同一符号を付し、その説明を
省略する。第４図において、10は直並列変換シフタ、10
−１は直並列変換シフタの出力信号線（ｍビット幅）、
11は保持レジスタ、11−１は保持レジスタ11の出力信号
線、12は各回路動作に必要なクロック供給用のパルスジ
ェネレータ（PGと略す）、13はINIC5およびBIC内の初期
設定データ受信用回路のタイミング制御信号およびセッ
ト／リセット信号を生成する制御回路、13−１は保持レ
ジスタ11用のデータセット指示出力信号線、13−２はカ
ウンタ18のリセット出力信号線、14は第１のアンドゲー
ト、15は電源クランプ入力信号線、16はリセット入力信
号線、17は第２のアンドゲート、17−１は第２のアンド
ゲートの出力信号線、18は直並列変換シフタのビット入
力計数用の2m−１ビットのカウンタ、18−１はカウンタ
のオーバフロー出力信号線、19は並直列変換シフタ、20
は第３のアンドゲート、20−１は第３のアンドゲートの
出力信号線、21は２入力選択形のディップスイッチ（DI
PSWと略す）、21−１〜21−ｍはDIPSW21の出力信号線、
22はDIPSW21の２入力選択用端子の一方に接続するグラ
ンド線、23はDIPSW21の２入力選択用端子の他の一方に
接続する＋Ｖボルトの電源線である。また、６−１はシ
リアルデータ線、６−２はクロック線、６−３はシフト
入出力指示信号（TRNSと略す）線で、これらは前記シリ
アルインタフェース６を構成している。
本実施例はBIC4のIDA/IDB値入力用のインタフェース
をシリアル化し、BIC4の外付け回路で用意した情報を送
り込むことで、BIC−LSI自身の所要端子数を削減する。
また、外付け回路からは、IDA/IDBの何れかであること
を示すIDタイプ表示ビット（１ビット）とID値ビット
（システムによって必要なビット数、例えば８ビット）
のみを生成してBIC4に送信できる機能を持たせる。実際
の外付け回路は、並直列変換シフタ19を中心に構成し、
並直列変換シフタ19の並列入力をID値およびIDタイプ表
示ビットに割付け、電源投入あるいはリセット実行の完
了タイミングに、並列情報を直列情報に変換して、ID初
期設定用シリアルインタフェースを介してBIC4へ送信す
るよう構成する。このような機能を持つ基本回路は市販
されており、容易に入手することが可能である（例え
ば、テキサス インスツルメンツ社の８ビット並直列変
換用SN54/74LSI65−IC等）。なお、BIC4内ではこれらの
ID情報を保持するための制御レジスタを用意するが、こ
の点に関しては従来方式でも本実施例でも同じである。
をシリアル化し、BIC4の外付け回路で用意した情報を送
り込むことで、BIC−LSI自身の所要端子数を削減する。
また、外付け回路からは、IDA/IDBの何れかであること
を示すIDタイプ表示ビット（１ビット）とID値ビット
（システムによって必要なビット数、例えば８ビット）
のみを生成してBIC4に送信できる機能を持たせる。実際
の外付け回路は、並直列変換シフタ19を中心に構成し、
並直列変換シフタ19の並列入力をID値およびIDタイプ表
示ビットに割付け、電源投入あるいはリセット実行の完
了タイミングに、並列情報を直列情報に変換して、ID初
期設定用シリアルインタフェースを介してBIC4へ送信す
るよう構成する。このような機能を持つ基本回路は市販
されており、容易に入手することが可能である（例え
ば、テキサス インスツルメンツ社の８ビット並直列変
換用SN54/74LSI65−IC等）。なお、BIC4内ではこれらの
ID情報を保持するための制御レジスタを用意するが、こ
の点に関しては従来方式でも本実施例でも同じである。
本実施例では、自律初期設定の際に、BIC4内で受信し
たIDタイプ表示ビットとID値（IDA/IDB）とを保持レジ
スタに格納し、保持レジスタの内容を以後のBIC内制御
に用いる。
たIDタイプ表示ビットとID値（IDA/IDB）とを保持レジ
スタに格納し、保持レジスタの内容を以後のBIC内制御
に用いる。
次に本実施例の動作について第５図を参照しつつ第４
図と共に説明する。第４図において、信号線15を介して
BIC4の外部から供給される電源クランプ入力又は信号線
16を介してBIC4の外部から供給されるリセット入力が
“1"になると、第１のアンドゲート14の出力14−１が
“1"となり、制御回路13は該出力14−１が“1"となって
から一定のタイミングディレーを取った後、PG12の第５
図（Ｂ）に示す出力クロックに同期して信号線６−３の
TRNS信号を第５図（Ａ）に示す如く“1"とし、並直列変
換シフタ19および直並列変換シフタ10のシフト機能をイ
ネーブル状態にすると共に、リセット出力信号線13−２
の信号を“1"にしてカウンタ18にリセットを指示する。
これと同時に、第２のアンドゲート17および第３のアン
ドゲート20はTRNS信号が“1"になると、第５図（Ｃ）に
示す如くクロックを出力してシフタ10およびシフタ19の
クロック端子へ供給する。
図と共に説明する。第４図において、信号線15を介して
BIC4の外部から供給される電源クランプ入力又は信号線
16を介してBIC4の外部から供給されるリセット入力が
“1"になると、第１のアンドゲート14の出力14−１が
“1"となり、制御回路13は該出力14−１が“1"となって
から一定のタイミングディレーを取った後、PG12の第５
図（Ｂ）に示す出力クロックに同期して信号線６−３の
TRNS信号を第５図（Ａ）に示す如く“1"とし、並直列変
換シフタ19および直並列変換シフタ10のシフト機能をイ
ネーブル状態にすると共に、リセット出力信号線13−２
の信号を“1"にしてカウンタ18にリセットを指示する。
これと同時に、第２のアンドゲート17および第３のアン
ドゲート20はTRNS信号が“1"になると、第５図（Ｃ）に
示す如くクロックを出力してシフタ10およびシフタ19の
クロック端子へ供給する。
並直列変換シフタ19の並列入力はDIPSW21のｍビット
出力であり、DIPSW21のｍビット出力に対応する２入力
選択はグランドレベル22か＋Ｖボルトの電源23から抵抗
を介して供給される電圧レベルかである。その選択はDI
PSW21のｍ個のスイッチによって設定され、並直列変換
シフタ19には“0"または“1"の任意の組み合わせのｍビ
ット入力が与えられる。並直列変換シフタ19への実際の
ｍビット並列データ入力の取り込みは、第３のアンドゲ
ート20へのTRNS信号線６−３を介して入力されるTRNS信
号が“1"になり、かつ、クロック線６−２を介してクロ
ック入力が第３のアンドゲート20へ入力されることによ
りアンドゲート20から信号線20−１へ出力される第５図
（Ｃ）に示すクロックに同期して行われる。
出力であり、DIPSW21のｍビット出力に対応する２入力
選択はグランドレベル22か＋Ｖボルトの電源23から抵抗
を介して供給される電圧レベルかである。その選択はDI
PSW21のｍ個のスイッチによって設定され、並直列変換
シフタ19には“0"または“1"の任意の組み合わせのｍビ
ット入力が与えられる。並直列変換シフタ19への実際の
ｍビット並列データ入力の取り込みは、第３のアンドゲ
ート20へのTRNS信号線６−３を介して入力されるTRNS信
号が“1"になり、かつ、クロック線６−２を介してクロ
ック入力が第３のアンドゲート20へ入力されることによ
りアンドゲート20から信号線20−１へ出力される第５図
（Ｃ）に示すクロックに同期して行われる。
TRNS信号が“1"になったこと（すなわちアサートした
こと）を契機にしてｍビットデータのセットが並直列変
換シフタ19で完了し、一定のタイミング後、並直列変換
シフタ19は該並列データをクロックに同期してシリアル
データ線６−１を介して第５図（Ｅ）に示す如くビット
シリアルに送出する。第５図（Ｄ）はこの並直列変換シ
フタ19でのシフタデータ確定を“1"で模式的に示してい
る。
こと）を契機にしてｍビットデータのセットが並直列変
換シフタ19で完了し、一定のタイミング後、並直列変換
シフタ19は該並列データをクロックに同期してシリアル
データ線６−１を介して第５図（Ｅ）に示す如くビット
シリアルに送出する。第５図（Ｄ）はこの並直列変換シ
フタ19でのシフタデータ確定を“1"で模式的に示してい
る。
一方、直並列変換シフタ10は、TRNS信号が“1"になる
と、動作可能状態になり、シリアルデータ線６−１から
送信されるシリアルデータを、第２のアンドゲート17か
ら出力信号線17−１を介して入力されるクロックに同期
して受信する。この時、カウンタ18はアンドゲート17か
らのクロック出力により、クロック毎にカウントアップ
し、ｍビットをカウントした時点でオーバフロー出力信
号線18−１の出力信号を“1"とし、制御回路13に直列デ
ータの受信完了を知らせる。
と、動作可能状態になり、シリアルデータ線６−１から
送信されるシリアルデータを、第２のアンドゲート17か
ら出力信号線17−１を介して入力されるクロックに同期
して受信する。この時、カウンタ18はアンドゲート17か
らのクロック出力により、クロック毎にカウントアップ
し、ｍビットをカウントした時点でオーバフロー出力信
号線18−１の出力信号を“1"とし、制御回路13に直列デ
ータの受信完了を知らせる。
並直列変換シフタ19と直並列変換シフタ10との間で、
ｍビットのデータ送受信が完了すると、制御回路13はTR
NS信号が第５図（Ａ）に示す如く“0"となるよう（ネゲ
ートするよう）制御する。この時点で、直並列変換シフ
タ10のｍビットの出力信号線10−１へ取り出されるｍビ
ット並列データは第５図（Ｆ）に“1"で模式的に示す如
く確定する。
ｍビットのデータ送受信が完了すると、制御回路13はTR
NS信号が第５図（Ａ）に示す如く“0"となるよう（ネゲ
ートするよう）制御する。この時点で、直並列変換シフ
タ10のｍビットの出力信号線10−１へ取り出されるｍビ
ット並列データは第５図（Ｆ）に“1"で模式的に示す如
く確定する。
次に、制御回路13は保持レジスタ11へセット入力信号
を出力13−１より供給し、これを受けた保持レジスタ11
は出力信号線10−１のｍビット並列データをクロックに
同期して第５図（Ｇ）に模式的に示す如く初期設定情報
として取り込む。これ以降、保持レジスタ11の出力信号
線11−１によるデータは、第５図（Ｈ）に“1"で模式的
に示す如く確定し、BIC内部の各種制御に参照される。
を出力13−１より供給し、これを受けた保持レジスタ11
は出力信号線10−１のｍビット並列データをクロックに
同期して第５図（Ｇ）に模式的に示す如く初期設定情報
として取り込む。これ以降、保持レジスタ11の出力信号
線11−１によるデータは、第５図（Ｈ）に“1"で模式的
に示す如く確定し、BIC内部の各種制御に参照される。
次に、データ内容について説明すると、最終的に保持
レジスタ11にセットされるデータは、前記設定データ種
別に相当するIDタイプ表示データ１ビットと、特定デー
タ内容に相当するIDデータ（ｍ−１）ビットからなり、
データそのものは送信元のDIPSW21のスイッチの状態で
決定される。例えば、IDタイプ表示ビットが“0"の場合
はIDデータがIDBを意味し、IDタイプ表示ビットが“1"
の場合は、IDデータがIDAを意味するように定義する。
レジスタ11にセットされるデータは、前記設定データ種
別に相当するIDタイプ表示データ１ビットと、特定デー
タ内容に相当するIDデータ（ｍ−１）ビットからなり、
データそのものは送信元のDIPSW21のスイッチの状態で
決定される。例えば、IDタイプ表示ビットが“0"の場合
はIDデータがIDBを意味し、IDタイプ表示ビットが“1"
の場合は、IDデータがIDAを意味するように定義する。
このようにして、本発明の実施例では、電源投入ある
いはリセット実行を契機に、IDタイプ表示ビットおよび
IDB/IDAの何れかの任意の（ｍ−１）ビットのIDデータ
を自律初期設定可能である。
いはリセット実行を契機に、IDタイプ表示ビットおよび
IDB/IDAの何れかの任意の（ｍ−１）ビットのIDデータ
を自律初期設定可能である。
BIC4は、これ以降、保持レジスタ11の内容を参照し、
IDタイプ表示ビットの内容がIDBを指定している場合
は、第３図の内部バス７からのバスアクセスを受け付け
るが、その際、保持レジスタ11の残りの（ｍ−１）ビッ
トのデータをBIC4自身のIDBと解釈して、内部バス７か
ら送られるIDBと比較し、一致したらそのアクセスを受
付け、不一致であれば無応答となるよう動作する。
IDタイプ表示ビットの内容がIDBを指定している場合
は、第３図の内部バス７からのバスアクセスを受け付け
るが、その際、保持レジスタ11の残りの（ｍ−１）ビッ
トのデータをBIC4自身のIDBと解釈して、内部バス７か
ら送られるIDBと比較し、一致したらそのアクセスを受
付け、不一致であれば無応答となるよう動作する。
一方、IDタイプ表示ビットがIDAを指定している場合
には、第３図の共通バス１からのアクセスを受付け、上
記と同様に一致／不一致に応じた動作を行う。BIC4は、
これらのバスアクセスが受信可能になったことにより、
BIC4の転送制御動作に必要な他の各種制御レジスタの内
容を書き込む、いわゆる“初期設定”が可能になる。な
お、ｍはシステムの要求に応じて任意のビット幅を選択
できるが、通常、８ビット程度で十分と考えられる（ID
が７ビットで27＝128個の指定可能）。
には、第３図の共通バス１からのアクセスを受付け、上
記と同様に一致／不一致に応じた動作を行う。BIC4は、
これらのバスアクセスが受信可能になったことにより、
BIC4の転送制御動作に必要な他の各種制御レジスタの内
容を書き込む、いわゆる“初期設定”が可能になる。な
お、ｍはシステムの要求に応じて任意のビット幅を選択
できるが、通常、８ビット程度で十分と考えられる（ID
が７ビットで27＝128個の指定可能）。
又、上述の実施例では、並直列変換シフタ19の並列入
力手段としてDIPSW21を用いる場合について述べたが、
用途によって入力を固定化した方がよい場合には、並直
列変換シフタ19の並列入力の各端子をそれぞれプルアッ
プあるいはプルダウンするようハンダ付け処理してもよ
い。
力手段としてDIPSW21を用いる場合について述べたが、
用途によって入力を固定化した方がよい場合には、並直
列変換シフタ19の並列入力の各端子をそれぞれプルアッ
プあるいはプルダウンするようハンダ付け処理してもよ
い。
なお、本発明の実施例では、BIC4のIDのみを自律初期
設定する場合について説明したが、BIC4の保持レジスタ
11へ取り込むｍビットの内容定義を変更することで、他
の制御情報の設定も可能になり、また、他の制御用LSI
の制御情報の自律初期設定にも容易に応用できることは
上述より明らかである。
設定する場合について説明したが、BIC4の保持レジスタ
11へ取り込むｍビットの内容定義を変更することで、他
の制御情報の設定も可能になり、また、他の制御用LSI
の制御情報の自律初期設定にも容易に応用できることは
上述より明らかである。
以上説明した通り、本発明方式によれば、従来のLSI
端子から直接入力する制御方式に較べ、シリアルインタ
フェース用の３端子のみで済むため所要LSI端子数を大
幅に削減することができ、また、外付けの並直列変換シ
フタの並列入力への設定情報内容を可変化できるので、
上記IDに限らず各種制御情報を自由かつ可変な初期設定
ができる等の特長を有するものである。
端子から直接入力する制御方式に較べ、シリアルインタ
フェース用の３端子のみで済むため所要LSI端子数を大
幅に削減することができ、また、外付けの並直列変換シ
フタの並列入力への設定情報内容を可変化できるので、
上記IDに限らず各種制御情報を自由かつ可変な初期設定
ができる等の特長を有するものである。
第１図は本発明の原理構成図、 第２図は本発明が適用されるマルチプロセッサシステム
の構成例を示す図、 第３図は第２図中のCPUの構成図、 第４図は本発明方式の一実施例の回路図、 第５図は第４図の動作説明用タイムチャートである。 ４…バス接続制御回路（BIC）、５…外付け初期設定制
御回路（INIC）、10…直並列変換シフタ、11,103…保持
レジスタ、19…並直列シフタ、21…ディップスイッチ
（DIPSW）、101…初期設定対象集積回路、102…直並列
変換手段、104…信号発生回路、105…直列データ入力端
子、106…クロック出力端子、107…シフト入出力指示信
号出力端子。
の構成例を示す図、 第３図は第２図中のCPUの構成図、 第４図は本発明方式の一実施例の回路図、 第５図は第４図の動作説明用タイムチャートである。 ４…バス接続制御回路（BIC）、５…外付け初期設定制
御回路（INIC）、10…直並列変換シフタ、11,103…保持
レジスタ、19…並直列シフタ、21…ディップスイッチ
（DIPSW）、101…初期設定対象集積回路、102…直並列
変換手段、104…信号発生回路、105…直列データ入力端
子、106…クロック出力端子、107…シフト入出力指示信
号出力端子。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−58109（ＪＰ，Ａ) 特開 昭61−289452（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 1/24
Claims (2)
- 【請求項１】初期設定対象集積回路内に、直並列変換手
段と、該直並列変換手段の出力並列データを保持する保
持レジスタと、少なくとも該直並列変換手段のシフト動
作を制御するシフト入出力指示信号及びクロックを夫々
発生する信号発生回路と、該直並列変換手段への直列デ
ータ入力端子と、該クロックの出力端子と該シフト入出
力指示信号の出力端子とを設け、 該初期設定対象集積回路の外部に、該シフト入出力指示
信号により動作制御され、かつ、外部入力並列データを
該クロックに基づいて並直列変換する並直列変換手段
と、該並直列変換手段へ並列データを出力する並列デー
タ出力手段とを設け、 該シフト入出力指示信号がアサートしたことを契機に、
該並直列変換手段は該並列データ出力手段からの並列デ
ータを内部に設定し、該クロックに同期して並直列変換
し、その直列データを該直列データ入力端子を介して該
直並列変換手段に入力し、該クロックに同期して該直並
列変換手段により直並列変換して得た並列データを前記
保持レジスタに初期設定情報として保持させることを特
徴とする初期設定制御方式。 - 【請求項２】前記並列データ出力手段は、前記保持レジ
スタに初期設定情報として保持される並列データであっ
て、該並列データの一部が設定データ種別を示し、か
つ、該並列データの残りが設定データ内容を示すデータ
フォーマットの並列データを出力することを特徴とする
請求項１記載の初期設定制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002988A JP2780406B2 (ja) | 1990-01-10 | 1990-01-10 | 初期設定制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002988A JP2780406B2 (ja) | 1990-01-10 | 1990-01-10 | 初期設定制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03208110A JPH03208110A (ja) | 1991-09-11 |
| JP2780406B2 true JP2780406B2 (ja) | 1998-07-30 |
Family
ID=11544757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002988A Expired - Fee Related JP2780406B2 (ja) | 1990-01-10 | 1990-01-10 | 初期設定制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2780406B2 (ja) |
-
1990
- 1990-01-10 JP JP2002988A patent/JP2780406B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03208110A (ja) | 1991-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5860021A (en) | Single chip microcontroller having down-loadable memory organization supporting "shadow" personality, optimized for bi-directional data transfers over a communication channel | |
| US4935868A (en) | Multiple port bus interface controller with slave bus | |
| US4349870A (en) | Microcomputer with programmable multi-function port | |
| KR900007564B1 (ko) | 동적 버스를 갖는 데이터 처리기 | |
| EP0233373B1 (en) | Programmable communication card | |
| JPH05204820A (ja) | マイクロプロセッサ、処理システム、およびバスインタフェース | |
| JPH0738187B2 (ja) | Ｌｓｉに構成されたマイクロコンピュータ | |
| EP0978051A1 (en) | Dynamically reconfigurable hardware system for real-time control of processes | |
| JPS5831431A (ja) | インタ−フエ−ス回路 | |
| US6671765B1 (en) | Architecture enabling code overlay using a dedicated endpoint | |
| JPS63106060A (ja) | ディジタルデ−タ処理システム用高速相互接続装置 | |
| JPH09212451A (ja) | 外部素子にアクセスするためのデータ処理システムおよびそのための方法 | |
| JPS5925254B2 (ja) | デイジタル・デ−タ処理装置 | |
| US6122747A (en) | Intelligent subsystem interface for modular hardware system | |
| JPS5844558A (ja) | Ｎチヤンネルｍｏｓ半導体プロセツサ | |
| EP1629374B1 (en) | System boot method | |
| US6175887B1 (en) | Deterministic arbitration of a serial bus using arbitration addresses | |
| US5892930A (en) | Target peripheral device detection | |
| US5862375A (en) | System for effecting communications between a computing device and a plurality of peripheral devices | |
| JP2780406B2 (ja) | 初期設定制御方式 | |
| EP0473277B1 (en) | Apparatus for controlling access to a data bus | |
| US20040015615A1 (en) | Method for performing data transfer of KVM switch | |
| US6813697B1 (en) | Data processor and data processing system | |
| JPH0326864B2 (ja) | ||
| KR100238313B1 (ko) | Cpu와 주변장치 사이의 인터페이스 장치 및 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090515 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |