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JP2768650B2 - ソルダーボールの装着溝を有する印刷回路基板とこれを使用したボールグリッドアレイパッケージ - Google Patents

ソルダーボールの装着溝を有する印刷回路基板とこれを使用したボールグリッドアレイパッケージ

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JP2768650B2
JP2768650B2 JP7197412A JP19741295A JP2768650B2 JP 2768650 B2 JP2768650 B2 JP 2768650B2 JP 7197412 A JP7197412 A JP 7197412A JP 19741295 A JP19741295 A JP 19741295A JP 2768650 B2 JP2768650 B2 JP 2768650B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体パッケージ
に関するもので、より具体的にはボールグリッドアレイ
（ＢＧＡ；Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケー
ジに使用されるソルダーボールのクラックを防止し、こ
のソルダーボールと基板間の結合力が強化され、このソ
ルダーボールの整列が容易な構造を有する印刷回路基板
と、これを使用したボールグリッドアレイパッケージに
関する。
【０００２】
【従来の技術】半導体素子はその集積度が増加しなが
ら、ますます多数の入出力ピンを要求しているので、そ
の素子の大きさを小形化することが重要である。しか
し、小形の半導体素子が多数の入出力ピンをもつように
なると半導体パッケージのリードピッチが余りにも小さ
くなって、パッケージのリードは外部の衝撃に弱くな
り、例えば、不要な容量等の付加の寄生効果に因るチッ
プの性能低下も発生され、パッケージの取り扱いに細心
な注意が必要になる問題点が発生される。ボールグリッ
ドアレイ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ；以下、
“ＢＧＡ”という）パッケージはピングリッドアレイ
（ＰＧＡ；Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）からリード
の長さが長いので、発生されることができる誘導性の成
分による否定的な要素を排除しながら、入出力ピンの効
率性という長所を取ることができる新たな形態のパッケ
ージとして多数のリードが必要な素子に適合であり、こ
れと関連された多数の技術が、例えば米国特許第５，３
５５，２８３号に紹介されている。
【０００３】図５は従来のＢＧＡパッケージ１０を示し
ている。ウェハプロセッサーによって願う回路素子は形
成された半導体チップ２を基板、例えばＰＣＢと同じ基
板１上に装着される。前記半導体チップ２はボンディン
グワイヤ３によってＰＣＢ１と電気的に連結される。封
止樹脂、例えばエポキシモールディングコンパウンド
（ＥＭＣ）４は、半導体チップ２とワイヤ等を外部環境
から保護するためのものである。
【０００４】前記ＰＣＢ１の底面には複数個のソルダー
ボール（ｓｏｌｄｅｒ ｂａｌｌ）５が付着されてい
る。図面上には図示されていないが、前記ソルダーボー
ル５と半導体チップ２はＰＣＢ内部に形成された所定の
伝導性パターンによって電気的に連結されてあって、外
部の電気的な信号が半導体チップ２に入るとか、このチ
ップ２から出たデータが前記ソルダーボール５を通じて
外部に出力されることができる。特に、前記ソルダーボ
ール５を電源電圧端子や接地電源端子として使用する
と、電気的な連結距離が短いので、インダクタンスと抵
抗を減らすことができる。前記ソルダーボール５は、ま
た半導体素子２から発生された熱を外部に放出する役割
もしている。
【０００５】図６（Ａ）は図５のＡ部分を拡大したもの
で、前記ソルダーボール５をＰＣＢ１の底面に実装する
ことを示している。前記ソルダーボール５と電気的に、
そして機械的に連結されるパッド７はＰＣＢ１の底面に
形成されている。このパッド７はソルダーブリッジ（ｓ
ｏｌｄｅｒ ｂｒｉｄｇｅ）現象や信号パターン等のＰ
ＣＢを保護するために、必要な部分のみを除外し、その
残りの全表面にはソルダーレジスター（ソルダーマスク
であるともする）８を塗布する。前記ソルダーボール５
は図６（Ａ）の矢印に示すように前記ソルダーレジスタ
ー８が塗布されていないパッド７上にフラックス６を塗
布してから実装される。
【０００６】このように前記パッド７上にソルダーボー
ルを上置きしてから、リフローソルダー（ｒｅｆｌｏｗ
ｓｏｌｄｅｒ）工程処理すると、図６（Ｂ）に図示の
形態にパッド７に付着される。
【０００７】図７は上記のようにソルダーボールが付着
されているＢＧＡパッケージ１０をシステムの主基板
（ｍａｉｎ ｂｏａｒｄ）９に実装した状態を示してい
る。前記主基板９はソルダーボール５と付着される位置
に米国特許第４，９４０，１８１号に開示のようにソル
ダーボールの実装パッド１１をもっており、図６（Ｂ）
に図示のようなソルダーボールが付着されたＢＧＡパッ
ケージ１０はリフローソルダー工程によって主基板９に
実装される。
【０００８】
【発明が解決しようとする課題】ところで、このときリ
フローソルダー工程を経る間前記ソルダーボール５は、
熱的なストレスを受けるようになり、このようなストレ
スが甚だしい場合には図６（Ｂ）の形状にＰＣＢ１に付
着された前記ソルダーボール５はＢ部分からクラックが
発生されて、このソルダーボール５とＰＣＢ１の結合力
が弱化されるという問題点が発生される。そして、この
ような熱的なストレスは前記主基板９とソルダーボール
が付着される部分（図７の‘ｃ’）からもクラックを誘
発することになる。このようなクラックによって発生さ
れる現象は二つあるが、まず前記ソルダーボール５が結
合力の弱化に因って主基板９から離れてしまう場合には
ＢＧＡパッケージ１０を再び実装するとよいが、このよ
うにするとリフローソルダー工程を二度ずつ経たソルダ
ーボールが受ける熱的なストレスは二倍以上に増大され
る。次に、前記ソルダーボール５がＢＧＡパッケージの
ＰＣＢ基板１から離れてしまう場合には主基板９に実装
することそのものが不可能になる。
【０００９】また、前記ソルダーボール５は図６（Ｂ）
に図示のように、前記パッド７のソルダーレジスター８
が塗布されていない場合においてのみ付着されているの
で、その結合力が弱くなり、少しの汚染物質のみ付着面
に浸透しても容易に離れる。更に、前記ソルダーボール
５をＰＣＢ１に上置きのときにもパッド７の面が扁平で
あるので、正確に位置を合わせることが難しいものであ
った。
【００１０】したがって、本発明はこのような従来技術
の問題点に着眼したもので、本発明の目的はソルダーボ
ールとＰＣＢの結合力が向上された構造を提示して、よ
り信頼性が高いＢＧＡパッケージを提供することにあ
る。
【００１１】本発明の他の目的はソルダーボールをＰＣ
Ｂ上に上向きとき、その位置の整列度を高めてＢＧＡパ
ッケージの不良率を減少し生産性を向上させることにあ
る。
【００１２】
【課題を解決するための手段】請求項１記載の第１の発
明は、底面に所定間隔毎にソルダーボールが付着される
孔を形成し、当該底面側の孔の周囲に外部パッド２２を
形成した第１の基板と、前記第１の基板に形成された孔
に対向する底面の位置に内部パッド２３を形成し、当該
第１の基板の底面に形成された外部パッド２２に対向す
る表面の位置に第１銅パターン２４を形成した第２の基
板と、前記第１の基板に形成された孔に対向する位置に
底面から表面に貫通したブァイアホール２７を形成した
第３の基板と、前記第２の基板の表面に形成された第１
銅パターン２４に対応する底面の位置に第２銅パターン
２６を形成した第４の基板とを重合し、前記第４の基板
の表面に半導体チップ２を搭載して、当該半導体チップ
２と当該第４の基板の表面に形成された第３銅パターン
２８とをワイヤ３により電気的に連結し、当該半導体チ
ップ２および第４の基板の表面を封止樹脂により封止し
て、前記第１の基板から第４の基板を貫通して当該第１
の基板から第４の基板を電気的に連結するスルーホール
ブァイア２９を形成したことを要旨とする。従って、基
板の多層構造におけるソルダーボールとＰＣＢの結合力
を向上させ、より信頼性を向上できる。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明に対
して説明する。
【００１４】図１は本発明による構造を有するＰＣＢ２
１を具備するＢＧＡパッケージを示している。前記ＰＣ
Ｂ２１は多層構造となっており、願う回路模様を有する
銅パターン２４，２６，２８はお相互にブァイアホール
（ｖｉａ ｈｏｌｅ）２７を通じて電気的に連結される
とか、スルーホールブァイア（ｔｈｒｏｕｇｈ ｈｏｌ
ｅ ｖｉａ）２９によって連結される。ソルダーボール
は前記ＰＣＢ２１の底面に形成されているパッド２２，
２３に位置される。このようなソルダーボールパッド２
２，２３はＰＣＢの内層に形成されているパッド（以下
内部パッドという）２３とＰＣＢの図中下部の表面に形
成されているパッド（以下外部パッドという）２２によ
って凹溝模様に構成されている。このとき、凹部溝の直
径ａは使用されるソルダーボールの大きさにより決定さ
れる値である。図面からソルダーボールパッドの全体の
大きさｂは結合されたソルダーボールの形状がリフロー
ソルダー工程時にソルダーボールが溶けられて付く外部
パッドの大きさ、即ち、（ｂ−ａ）により左右され、ま
た二つの隣接されたソルダーボールパッド２２，２３の
間をへる回路パターンの数がどのぐらいであるかを決定
することができるので、設計時に考慮しなければならな
い重要な変数となる。また、多層ＰＣＢの層間の厚さも
考慮の対象になる。外部パッド２２が形成されているＰ
ＣＢの層と内部パッド２３が形成されている層間の誘電
物質（例えば、プリプレグ（ｐｒｅｐｒｅｇ）或いはエ
ポキシグラス等）の厚さはソルダーボールの装着溝の深
さを決定する変数であり、層間の厚さによりソルダーボ
ールの形状が左右され、従ってソルダーボールの結合部
分におけるクラックにも影響を及ぼすことになる。
【００１５】前記内部パッド２３と外部パッド２２によ
って形成される凹溝の大きさはソルダーボールの整列に
も影響を及ぼす。本発明の実施例においてはソルダーボ
ールの直径は７６０μｍ、内部パッド２３の大きさは８
００μｍとした。また、前記外部パッド２２に使用され
る銅薄層の厚さは１８μｍであり、前記内部パッド２３
に使用される銅薄層の厚さは３６μｍにしており、誘電
物質の厚さは０．１ｍｍのものを使用した。ソルダーボ
ールパッドの溝の直径ａは約５００μｍにしており、前
記ソルダーボールパッドの全体の大きさｂはソルダーボ
ールのピッチが１．２７ｍｍの場合を考慮して約７６０
μｍにした。したがって、前記外部パッド２２の長さは
約８０μｍ程度になる。
【００１６】このとき、前記外部パッド２２と内部パッ
ド２３によって生ずる溝の大きさをソルダーボールの大
きさより多少大きくしてソルダーボールパッドにソルダ
ーボールを配置させてから、リフロー工程をへるとソル
ダーボールの形状を多少向上させることができる。しか
し、前記溝の大きさが余りにも大きくなるとＢＧＡパッ
ケージのソルダーピッチは１．０／１．２７／１．５ｍ
ｍと規定されているので、ソルダーボールピッチが小さ
いときにはソルダーボールの装着溝の間を減らさなけれ
ばならない回路配線を考慮したとき、前記ソルダーボー
ルの形状のみのために大きさが大きな溝を適用し難し
い。現在一番小さいソルダーボールの大きさは５０μｍ
程度である。
【００１７】図２は、本発明による構造を有するＰＣＢ
を製造する工程を示している図面である。同図で、説明
されるＰＣＢは層Ｆ，Ｇ，Ｈ，Ｉからなる多層の構造と
なっており、この層間にはエポシキグラス（ｅｐｏｘｙ
ｇｌａｓｓ）系列のコア（ｃｏｒｅ）或いは層間の接
着剤として使用されるプリプレグが挿入され、電気的な
連結のために既に塗布された銅板を蝕刻法によってパタ
ーニングして願う回路パターンを形成する。このような
ＰＣＢを製造する具体的な工程は従来の方法と同一に適
用されることができるので、これに対するその仔細な説
明に対しては省略する。
【００１８】図２の工程から従来と異なる点は、層Ｆに
ソルダーボールが上置きの位置にドリリング等の工程に
よって図１に図示の大きさａの孔を開け鍍金して前記外
部パッド２２を電気的に導通されるように形成される。
層Ｇには層Ｆの孔と対応する位置に前記内部パッド２３
になる銅パターンが形成される。勿論、誘電物質は内部
パッドの銅パターンには被覆されない。このような構造
をもつように孔と銅パッドパターンが形成された層Ｇ，
Ｆは層Ｈ，Ｉとともに圧着されてＰＣＢを成すことにな
る。
【００１９】図３（Ａ）は本発明による構造を有するＰ
ＣＢにソルダーボールを配置させた構造を示している図
面である。図２の工程によって形成された前記ソルダー
ボールパッド２２，２３にソルダーボールを図中上向き
の前に誘電物質の側壁に銅鍍金３２を被覆する。これは
外部パッドと内部パッドを電気的に連結してやり、リフ
ローソルダー工程時にソルダーの結合力を強化させるた
めのものである。前記内部パッド２３にはフラックス３
４を塗布しソルダーボールを配置させる。前記外部パッ
ド２２は内部パッド２３まで孔が開けられて溝形態をも
つので、前記ソルダーボールを配置させるとき、ソルダ
ーボールの整列が容易であり、したがって整列の不良に
よるソルダーボールの離れることを防止することができ
る。
【００２０】図３（Ｂ）は前記ソルダーボールを配置さ
せてから、リフローソルダー工程をして前記ソルダーボ
ールとパッドが結合された構造を示している。従来の図
６（Ｂ）の構造と比較したとき、前記ソルダーボールが
接着される部分は前記外部パッド２２まで乗り越えて、
その模様が菌形態となるので、従来より結合力がずっと
強化される。また、このようなソルダーボールを主基板
９に実装するとき、ソルダーの熱的なストレスによるソ
ルダーボールのクラックを減らすことができる。
【００２１】また、前記ソルダーボールはＰＣＢ基板の
層間の厚さ程内側に入ってパッドに結合されるので、こ
のソルダーボールの高さはそれ程よりもっと低くなる。
【００２２】図４は既存のＢＧＡパッケージから使用し
たソルダーボールの代りに銅や合金等のような金属のコ
ラム（ｃｏｌｕｍｎ）１３をソルダーボールのように外
部リードとして使用して従来の問題点を解決することが
できる他の実施例である。この形態は、ソルダーボール
を使用することによりソルダージョインタークラックの
側面においては多少の利点があるが、その工程および其
他の諸般事情等を考慮するとその価格の単価が多少は上
昇されることが短所と台頭される。また、前記で使用し
たソルダーボールを使用することも既存のＢＧＡのＰＣ
Ｂに比べ外部パッドと内部パッドを形成させるＰＣＢの
加工技術を必要とするため従来の価格よりは多少差異が
ある。
【００２３】
【発明の効果】以上の説明のように第１の発明は、底面
に所定間隔毎にソルダーボールが付着される孔を形成
し、当該底面側の孔の周囲に外部パッド２２を形成した
第１の基板と、前記第１の基板に形成された孔に対向す
る底面の位置に内部パッド２３を形成し、当該第１の基
板の底面に形成された外部パッド２２に対向する表面の
位置に第１銅パターン２４を形成した第２の基板と、前
記第１の基板に形成された孔に対向する位置に底面から
表面に貫通したブァイアホール２７を形成した第３の基
板と、前記第２の基板の表面に形成された第１銅パター
ン２４に対応する底面の位置に第２銅パターン２６を形
成した第４の基板とを重合し、前記第４の基板の表面に
半導体チップ２を搭載して、当該半導体チップ２と当該
第４の基板の表面に形成された第３銅パターン２８とを
ワイヤ３により電気的に連結し、当該半導体チップ２お
よび第４の基板の表面を封止樹脂により封止して、前記
第１の基板から第４の基板を貫通して当該第１の基板か
ら第４の基板を電気的に連結するスルーホールブァイア
２９を形成したので、基板の多層構造におけるソルダー
ボールとＰＣＢの結合力を向上させ、より信頼性を向上
できる。
【図面の簡単な説明】
【図１】本発明による構造を有する印刷回路基板を使用
したボールグリッドアレイパッケージ部分の断面図であ
る。
【図２】本発明による構造を有する印刷回路基板の構造
の説明図である。
【図３】本発明による構造を有する印刷回路基板にソル
ダーボールを上置きリフローソルダー工程を通じてソル
ダーボールの装着溝に付着させた部分の拡大図である。
【図４】本発明による印刷回路基板にソルダーボール代
りに銅や合金からなる金属コラムを使用したボールグリ
ッドアレイパッケージの部分の断面図である。
【図５】従来のボールグリッドアレイパッケージの正面
の断面図である。
【図６】（Ａ）は図５のＡ部分を拡大した図面であっ
て、ソルダーボールが付着される印刷回路基板（ＰＣ
Ｂ）の底面の斜視図であり、（Ｂ）は従来の技術による
ソルダーボールが実際に印刷回路基板のソルダーボール
の付着パッドに付着された状態を示している部分の断面
図である。
【図７】従来のボールグリッドアレイパッケージを主基
板に実装した状態を示している断面図である。
【符号の説明】
１ 印刷回路基板 ２ 半導体チップ ３ ボンディングワイヤ ４ エポキシモールディング樹脂 ５ ソルダーボール ６，３４ フラックス ７ 銅パッド ８ ソルダーレジスター ９ 主基板 １０ ボールグリッドアレイ（ＢＧＡ）パッケージ １１ 主基板のソルダーボールの実装パッド ２１ ＢＧＡパッケージのＰＣＢ構造 ２２ 外部パッド ２３ 内部パッド ２４，２６，２８ 伝導性パターン ２７ ブァイアホール（ｖｉａ ｈｏｌｅ） ２９ スルーホールブァイア（ｔｈｒｏｕｇｈ ｈｏｌ
ｅ ｖｉａ） ３２ 金属電気鍍金膜

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 底面に所定間隔毎にソルダーボールが付
    着される孔を形成し、当該底面側の孔の周囲に外部パッ
    ド２２を形成した第１の基板と、 前記第１の基板に形成された孔に対向する底面の位置に
    内部パッド２３を形成し、当該第１の基板の底面に形成
    された外部パッド２２に対向する表面の位置に第１銅パ
    ターン２４を形成した第２の基板と、 前記第１の基板に形成された孔に対向する位置に底面か
    ら表面に貫通したブァイアホール２７を形成した第３の
    基板と、 前記第２の基板の表面に形成された第１銅パターン２４
    に対応する底面の位置に第２銅パターン２６を形成した
    第４の基板とを重合し、 前記第４の基板の表面に半導体チップ２を搭載して、当
    該半導体チップ２と当該第４の基板の表面に形成された
    第３銅パターン２８とをワイヤ３により電気的に連結
    し、当該半導体チップ２および第４の基板の表面を封止
    樹脂により封止して、 前記第１の基板から第４の基板を貫通して当該第１の基
    板から第４の基板を電気的に連結するスルーホールブァ
    イア２９を形成したことを特徴とするボールグリッドア
    レイパッケージ。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5719440A (en) 1995-12-19 1998-02-17 Micron Technology, Inc. Flip chip adaptor package for bare die
US6861290B1 (en) * 1995-12-19 2005-03-01 Micron Technology, Inc. Flip-chip adaptor package for bare die
US6417029B1 (en) * 1996-12-12 2002-07-09 Tessera, Inc. Compliant package with conductive elastomeric posts
US6635514B1 (en) 1996-12-12 2003-10-21 Tessera, Inc. Compliant package with conductive elastomeric posts
JPH1174651A (ja) 1997-03-13 1999-03-16 Ibiden Co Ltd プリント配線板及びその製造方法
KR100450246B1 (ko) * 1997-06-30 2005-05-24 삼성전자주식회사 솔더 볼 부착 장치
CN1161838C (zh) 1997-10-17 2004-08-11 伊比登株式会社 封装基板
US6116921A (en) * 1998-02-16 2000-09-12 The Whitaker Corporation Electrical connector having recessed solderball foot
JPH11274813A (ja) * 1998-03-24 1999-10-08 Ngk Spark Plug Co Ltd 誘電体フィルタ及びその製造方法
JPH11297889A (ja) 1998-04-16 1999-10-29 Sony Corp 半導体パッケージおよび実装基板、ならびにこれらを用いた実装方法
USRE43112E1 (en) 1998-05-04 2012-01-17 Round Rock Research, Llc Stackable ball grid array package
DE19839760A1 (de) * 1998-09-01 2000-03-02 Bosch Gmbh Robert Verfahren zur Verbindung von elektronischen Bauelementen mit einem Trägersubstrat sowie Verfahren zur Überprüfung einer derartigen Verbindung
US6352437B1 (en) 1999-10-20 2002-03-05 John O. Tate Solder ball terminal
SG106050A1 (en) * 2000-03-13 2004-09-30 Megic Corp Method of manufacture and identification of semiconductor chip marked for identification with internal marking indicia and protection thereof by non-black layer and device produced thereby
US6333563B1 (en) 2000-06-06 2001-12-25 International Business Machines Corporation Electrical interconnection package and method thereof
KR100702967B1 (ko) * 2000-12-01 2007-04-03 삼성전자주식회사 솔더 볼 부착 홈이 형성된 리드 프레임을 포함하는 반도체패키지 및 그를 이용한 적층 패키지
KR100374629B1 (ko) * 2000-12-19 2003-03-04 페어차일드코리아반도체 주식회사 얇고 작은 크기의 전력용 반도체 패키지
MXPA03008512A (es) * 2001-03-20 2003-12-08 Bayer Cropscience Sa Composiciones fitofarmaceuticas de aleacion.
US6683375B2 (en) * 2001-06-15 2004-01-27 Fairchild Semiconductor Corporation Semiconductor die including conductive columns
KR100481216B1 (ko) * 2002-06-07 2005-04-08 엘지전자 주식회사 볼 그리드 어레이 패키지 및 그의 제조 방법
KR100546832B1 (ko) 2003-08-21 2006-01-26 삼성전자주식회사 임베디드 ｐｃｂ 기판을 사용한 듀플렉서 및 그 제조 방법
TWI233677B (en) * 2003-10-28 2005-06-01 Advanced Semiconductor Eng Ball grid array package and method thereof
JP4828997B2 (ja) * 2006-04-24 2011-11-30 ルネサスエレクトロニクス株式会社 半導体パッケージおよびその実装方法、ならびにその半導体パッケージに使用する絶縁配線基板およびその製造方法
JP2011527830A (ja) * 2008-07-09 2011-11-04 テセラ・インターコネクト・マテリアルズ，インコーポレイテッド 導体間隙が縮小された超小型電子相互接続素子
US8259415B2 (en) * 2009-06-22 2012-09-04 Seagate Technology Llc Slider bond pad with a recessed channel
US8671560B2 (en) 2010-03-30 2014-03-18 Research Triangle Institute In system reflow of low temperature eutectic bond balls
US9814190B1 (en) * 2013-02-01 2017-11-14 Hunter Industries, Inc. Irrigation controller with robust ground path
CN104425287A (zh) * 2013-08-19 2015-03-18 讯芯电子科技（中山）有限公司 封装结构及制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60241228A (ja) * 1984-05-16 1985-11-30 Hitachi Comput Eng Corp Ltd 半導体チツプ
JPS62266857A (ja) * 1986-05-15 1987-11-19 Oki Electric Ind Co Ltd 半導体装置
JPS63239873A (ja) * 1987-03-27 1988-10-05 Hitachi Ltd マルチチツプモジユ−ル
US4940181A (en) * 1989-04-06 1990-07-10 Motorola, Inc. Pad grid array for receiving a solder bumped chip carrier
EP0411165B1 (en) * 1989-07-26 1997-04-02 International Business Machines Corporation Method of forming of an integrated circuit chip packaging structure
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
JPH0472792A (ja) * 1990-07-13 1992-03-06 Nec Ibaraki Ltd チップキャリアの実装構造
US5128746A (en) * 1990-09-27 1992-07-07 Motorola, Inc. Adhesive and encapsulant material with fluxing properties
US5329423A (en) * 1993-04-13 1994-07-12 Scholz Kenneth D Compressive bump-and-socket interconnection scheme for integrated circuits
US5355283A (en) * 1993-04-14 1994-10-11 Amkor Electronics, Inc. Ball grid array with via interconnection
JPH08279571A (ja) * 1995-04-10 1996-10-22 Shinko Electric Ind Co Ltd 半導体装置

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