JP2761326B2 - マルチプロセッサ型ワンチップマイクロコンピュータ - Google Patents
マルチプロセッサ型ワンチップマイクロコンピュータInfo
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
- G06F15/7814—Specially adapted for real time processing, e.g. comprising hardware timers
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Description
【０００１】
【産業上の利用分野】この発明は、複数のプロセッサ
と、各プロセッサ毎に設けられたシステムバスに接続さ
れて別々のメモリ空間に配置されるＲＯＭとを内蔵する
マルチプロセッサ構成のワンチップマイクロコンピュー
タに関するものである。
と、各プロセッサ毎に設けられたシステムバスに接続さ
れて別々のメモリ空間に配置されるＲＯＭとを内蔵する
マルチプロセッサ構成のワンチップマイクロコンピュー
タに関するものである。
【０００２】
【従来の技術】図５は、一般的なマルチプロセッサシス
テムのシステム構成図である。図において、１は第１の
ＣＰＵ（Ａ）、２は第１のＣＰＵ（Ａ）１に対応したＲ
ＡＭ（Ａ）、１０は第１のＣＰＵ（Ａ）１に対応したＲ
ＯＭ（Ａ）、４は第１のＣＰＵ（Ａ）１及びＲＡＭ
（Ａ）２，ＲＯＭ（Ａ）１０を接続するシステムバス
（Ａ）である。５は第２のＣＰＵ（Ｂ）、６は第２のＣ
ＰＵ（Ｂ）５に対応したＲＡＭ（Ｂ）、１１は第２のＣ
ＰＵ（Ｂ）５に対応したＲＯＭ（Ｂ）、８は第２のＣＰ
Ｕ（Ｂ）５及びＲＡＭ（Ｂ）６，ＲＯＭ（Ｂ）１１を接
続するシステムバス（Ｂ）である。上記ＣＰＵ（Ａ）
１，ＲＡＭ（Ａ）２，ＲＯＭ（Ａ）１０及びシステムバ
ス（Ａ）４によって第１のシステムが構成され、ＣＰＵ
（Ｂ）５，ＲＡＭ（Ｂ）６，ＲＯＭ（Ｂ）１１及びシス
テムバス（Ｂ）８によって第２のシステムが構成されて
いる。また、９は前述の２つのシステムの情報伝達を司
る通信手段である。
テムのシステム構成図である。図において、１は第１の
ＣＰＵ（Ａ）、２は第１のＣＰＵ（Ａ）１に対応したＲ
ＡＭ（Ａ）、１０は第１のＣＰＵ（Ａ）１に対応したＲ
ＯＭ（Ａ）、４は第１のＣＰＵ（Ａ）１及びＲＡＭ
（Ａ）２，ＲＯＭ（Ａ）１０を接続するシステムバス
（Ａ）である。５は第２のＣＰＵ（Ｂ）、６は第２のＣ
ＰＵ（Ｂ）５に対応したＲＡＭ（Ｂ）、１１は第２のＣ
ＰＵ（Ｂ）５に対応したＲＯＭ（Ｂ）、８は第２のＣＰ
Ｕ（Ｂ）５及びＲＡＭ（Ｂ）６，ＲＯＭ（Ｂ）１１を接
続するシステムバス（Ｂ）である。上記ＣＰＵ（Ａ）
１，ＲＡＭ（Ａ）２，ＲＯＭ（Ａ）１０及びシステムバ
ス（Ａ）４によって第１のシステムが構成され、ＣＰＵ
（Ｂ）５，ＲＡＭ（Ｂ）６，ＲＯＭ（Ｂ）１１及びシス
テムバス（Ｂ）８によって第２のシステムが構成されて
いる。また、９は前述の２つのシステムの情報伝達を司
る通信手段である。
【０００３】次に動作について説明する。ＣＰＵ（Ａ）
１はプログラムをＲＯＭ（Ａ）１０より読み取り、処理
を実行する。処理の過程において、処理途中データを一
時的に格納しておくための作業領域として必要に応じＲ
ＡＭ（Ａ）２を使用する。また、ＣＰＵ（Ｂ）５も同様
にＲＯＭ（Ｂ）１１及びＲＡＭ（Ｂ）６を使用して処理
を実行する。また、双方の処理間で情報の伝達が必要に
なった場合、通信手段９によりこれを行なう。この通信
手段９は、一般的には共有メモリ（デュアルポートＲＡ
Ｍ等）や、シリアルインターフェースなどで実現される
ことが多い。この様に２つの処理が並行して実行される
ため、処理速度の向上や、役割分担によるプログラムの
並行開発が行なえるといった効果が生まれる。
１はプログラムをＲＯＭ（Ａ）１０より読み取り、処理
を実行する。処理の過程において、処理途中データを一
時的に格納しておくための作業領域として必要に応じＲ
ＡＭ（Ａ）２を使用する。また、ＣＰＵ（Ｂ）５も同様
にＲＯＭ（Ｂ）１１及びＲＡＭ（Ｂ）６を使用して処理
を実行する。また、双方の処理間で情報の伝達が必要に
なった場合、通信手段９によりこれを行なう。この通信
手段９は、一般的には共有メモリ（デュアルポートＲＡ
Ｍ等）や、シリアルインターフェースなどで実現される
ことが多い。この様に２つの処理が並行して実行される
ため、処理速度の向上や、役割分担によるプログラムの
並行開発が行なえるといった効果が生まれる。
【０００４】図５に示す様な２つのシステムをワンチッ
プ上に構成したマルチプロセッサ構成のワンチップマイ
クロコンピュータも近年では存在しているが、内蔵のＲ
ＯＭにプログラマブルＲＯＭ（以下、ＰＲＯＭと記す）
を採用することが書込用端子数の増加から困難であるた
め、内蔵ＲＯＭはマスクＲＯＭであることが多い。すな
わち、内蔵ＲＯＭをただ単にＰＲＯＭにした場合、２つ
のＰＲＯＭの書込用バス（アドレスとデータを含む）の
端子として数十本の端子が新たに必要となり、それでな
くともマルチプロセッサ構成のワンチップマイクロコン
ピュータは端子数が多いので、このようにすることは実
用上非常に困難であるため、内蔵ＲＯＭにはマスクＲＯ
Ｍが用いられる。この場合、プログラム開発時には、デ
バッグ前のプログラムをＰＲＯＭライタを用いてＰＲＯ
Ｍに書込み、実際のマイクロコンピュータを用いた動作
テストを行う必要から、プログラムが書込まれたＰＲＯ
Ｍを接続するためにシステムバス（Ａ）４，システムバ
ス（Ｂ）８をチップの外部に出す必要がある。これらの
端子は、通常使用時，つまり内蔵ＲＯＭのみを使用する
場合は不要となるため、プログラム開発用のエバチッ
プ，すなわち評価用チップを用意する必要がある。具体
的には、図６に示すように、システムバス（Ａ）４，シ
ステムバス（Ｂ）８を外部に出す追加端子４ａ，８ａが
設けられた評価用チップを用意し、上記追加端子４ａ，
８ａにプログラムが書込まれたＰＲＯＭ１０ａ，１１ａ
を接続してテストとデバッグを繰り返し行う。
プ上に構成したマルチプロセッサ構成のワンチップマイ
クロコンピュータも近年では存在しているが、内蔵のＲ
ＯＭにプログラマブルＲＯＭ（以下、ＰＲＯＭと記す）
を採用することが書込用端子数の増加から困難であるた
め、内蔵ＲＯＭはマスクＲＯＭであることが多い。すな
わち、内蔵ＲＯＭをただ単にＰＲＯＭにした場合、２つ
のＰＲＯＭの書込用バス（アドレスとデータを含む）の
端子として数十本の端子が新たに必要となり、それでな
くともマルチプロセッサ構成のワンチップマイクロコン
ピュータは端子数が多いので、このようにすることは実
用上非常に困難であるため、内蔵ＲＯＭにはマスクＲＯ
Ｍが用いられる。この場合、プログラム開発時には、デ
バッグ前のプログラムをＰＲＯＭライタを用いてＰＲＯ
Ｍに書込み、実際のマイクロコンピュータを用いた動作
テストを行う必要から、プログラムが書込まれたＰＲＯ
Ｍを接続するためにシステムバス（Ａ）４，システムバ
ス（Ｂ）８をチップの外部に出す必要がある。これらの
端子は、通常使用時，つまり内蔵ＲＯＭのみを使用する
場合は不要となるため、プログラム開発用のエバチッ
プ，すなわち評価用チップを用意する必要がある。具体
的には、図６に示すように、システムバス（Ａ）４，シ
ステムバス（Ｂ）８を外部に出す追加端子４ａ，８ａが
設けられた評価用チップを用意し、上記追加端子４ａ，
８ａにプログラムが書込まれたＰＲＯＭ１０ａ，１１ａ
を接続してテストとデバッグを繰り返し行う。
【０００５】
【発明が解決しようとする課題】従来のマルチプロセッ
サ型ワンチップマイクロコンピュータは以上の様に構成
されているので、プログラム開発用の特別なチップを別
途開発する必要がある。また、プログラム開発用の特別
なチップは、必要とする端子追加数も多く、通常使用す
るＩＣとはチップ外形が異なることも多くなり、ユーザ
ーもプログラム開発用の特別なチップを使用するための
負荷が増大するという問題があった。
サ型ワンチップマイクロコンピュータは以上の様に構成
されているので、プログラム開発用の特別なチップを別
途開発する必要がある。また、プログラム開発用の特別
なチップは、必要とする端子追加数も多く、通常使用す
るＩＣとはチップ外形が異なることも多くなり、ユーザ
ーもプログラム開発用の特別なチップを使用するための
負荷が増大するという問題があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、プログラム開発用の特別なチッ
プを不要とすることができ、ユーザーのプログラム開発
時の負荷を削減することができるマルチプロセッサ型ワ
ンチップマイクロコンピュータを得ることを目的とす
る。
ためになされたもので、プログラム開発用の特別なチッ
プを不要とすることができ、ユーザーのプログラム開発
時の負荷を削減することができるマルチプロセッサ型ワ
ンチップマイクロコンピュータを得ることを目的とす
る。
【０００７】
【課題を解決するための手段】第１の発明に係るマルチ
プロセッサ型ワンチップマイクロコンピュータは、各内
蔵ＲＯＭをプログラマブルＲＯＭで構成すると共に、各
プログラマブルＲＯＭの書込時に、各プログラマブルＲ
ＯＭを共通の書込用バスを介して当該マイクロコンピュ
ータの任意の機能端子に接続して、各プログラマブルＲ
ＯＭを同一のメモリ空間に配置する制御手段を備えたも
のである。
プロセッサ型ワンチップマイクロコンピュータは、各内
蔵ＲＯＭをプログラマブルＲＯＭで構成すると共に、各
プログラマブルＲＯＭの書込時に、各プログラマブルＲ
ＯＭを共通の書込用バスを介して当該マイクロコンピュ
ータの任意の機能端子に接続して、各プログラマブルＲ
ＯＭを同一のメモリ空間に配置する制御手段を備えたも
のである。
【０００８】また、第２の発明に係るマイクロコンピュ
ータは、上記と同様に各内蔵ＲＯＭをプログラマブルＲ
ＯＭで構成すると共に、各プログラマブルＲＯＭの書込
時に、１つのシステムバスに他のシステムバスに接続さ
れたプログラマブルＲＯＭを接続し、上記１つのシステ
ムバスを当該マイクロコンピュータの任意の機能端子に
接続して、各プログラマブルＲＯＭを同一のメモリ空間
に配置する制御手段を備えたものである。
ータは、上記と同様に各内蔵ＲＯＭをプログラマブルＲ
ＯＭで構成すると共に、各プログラマブルＲＯＭの書込
時に、１つのシステムバスに他のシステムバスに接続さ
れたプログラマブルＲＯＭを接続し、上記１つのシステ
ムバスを当該マイクロコンピュータの任意の機能端子に
接続して、各プログラマブルＲＯＭを同一のメモリ空間
に配置する制御手段を備えたものである。
【０００９】また、第３の発明に係るマイクロコンピュ
ータは、特定のシステムバスに接続された端子を有する
マルチプロセッサ型ワンチップマイクロコンピュータに
おいて、上記と同様に各ＲＯＭをプログラマブルＲＯＭ
で構成すると共に、各プログラマブルＲＯＭの書込時
に、端子が接続された上記特定のシステムバスに他のシ
ステムバスに接続されたプログラマブルＲＯＭを接続し
て、各プログラマブルＲＯＭを同一のメモリ空間に配置
する制御手段を備えたものである。
ータは、特定のシステムバスに接続された端子を有する
マルチプロセッサ型ワンチップマイクロコンピュータに
おいて、上記と同様に各ＲＯＭをプログラマブルＲＯＭ
で構成すると共に、各プログラマブルＲＯＭの書込時
に、端子が接続された上記特定のシステムバスに他のシ
ステムバスに接続されたプログラマブルＲＯＭを接続し
て、各プログラマブルＲＯＭを同一のメモリ空間に配置
する制御手段を備えたものである。
【００１０】
【作用】第１の発明に係るマイクロコンピュータは、プ
ログラム開発用チップと実使用チップを同一とするため
に、各内蔵ＲＯＭをプログラマブルＲＯＭとすると共
に、各プログラマブルＲＯＭへのプログラム書込時に各
プログラマブルＲＯＭを同一のメモリ空間に配置するこ
とにより、必要となる端子数を削減したものである。す
なわち、各内蔵プログラマブルＲＯＭは実使用時には別
々のシステムに対応するため別々のメモリ空間となって
いるが、プログラム書込時には一つのメモリ空間に配置
されるので、プログラム書込時に必要なアドレスやデー
タバス等の端子が共用化されため、必要となる端子数が
削減でき、実使用時には各種制御用などに使用される本
来の機能端子をプログラム書込用バスの端子として流用
できる。
ログラム開発用チップと実使用チップを同一とするため
に、各内蔵ＲＯＭをプログラマブルＲＯＭとすると共
に、各プログラマブルＲＯＭへのプログラム書込時に各
プログラマブルＲＯＭを同一のメモリ空間に配置するこ
とにより、必要となる端子数を削減したものである。す
なわち、各内蔵プログラマブルＲＯＭは実使用時には別
々のシステムに対応するため別々のメモリ空間となって
いるが、プログラム書込時には一つのメモリ空間に配置
されるので、プログラム書込時に必要なアドレスやデー
タバス等の端子が共用化されため、必要となる端子数が
削減でき、実使用時には各種制御用などに使用される本
来の機能端子をプログラム書込用バスの端子として流用
できる。
【００１１】また、第２の発明のものは、上記と同様の
作用を有すると共に、１つのシステムバスに接続された
プログラマブルＲＯＭに対しては、プログラム書込用バ
スや切り換えスイッチ等が不要となり、チップサイズを
小さくできる。
作用を有すると共に、１つのシステムバスに接続された
プログラマブルＲＯＭに対しては、プログラム書込用バ
スや切り換えスイッチ等が不要となり、チップサイズを
小さくできる。
【００１２】また、第３の発明のものは、システムバス
が端子として出ている場合にそれを利用することによ
り、上記と同様の作用を有すると共に、バスと端子の切
り換えスイッチ等が不要となり、チップサイズを更に小
さくできる。
が端子として出ている場合にそれを利用することによ
り、上記と同様の作用を有すると共に、バスと端子の切
り換えスイッチ等が不要となり、チップサイズを更に小
さくできる。
【００１３】
実施例１．以下、この発明の一実施例を図について説明
する。図１は、この発明によるマルチプロセッサ型ワン
チップマイクロコンピュータの要部を示す構成図であ
り、前記従来例と同一符号は同一，又は相当部分を示し
ているので、その説明は省略する。図において、３はＣ
ＰＵ（Ａ）に対応するＥＰＲＯＭ（Ａ）、７はＣＰＵ
（Ｂ）に対応するＥＰＲＯＭ（Ｂ）、１２は上記ＥＰＲ
ＯＭ（Ａ）３及びＥＰＲＯＭ（Ｂ）７に対するプログラ
ム書込時に使用するアドレスバス，データバス等を含む
ＥＰＲＯＭ書込用バスである。ＥＰＲＯＭ（Ａ）３はＮ
チャネルトランジスタ１３ａを介して対応するシステム
バス（Ａ）４に接続されると共に、Ｎチャネルトランジ
スタ１３ｂを介してＥＰＲＯＭ書込用バス１２に接続さ
れ、ＥＰＲＯＭ（Ｂ）７はＮチャネルトランジスタ１３
ｃを介して対応するシステムバス（Ｂ）８に接続される
と共に、Ｎチャネルトランジスタ１３ｄを介してＥＰＲ
ＯＭ書込用バス１２に接続されている。また、ＥＰＲＯ
Ｍ書込用バス１２はＮチャネルトランジスタ１３ｅを介
して当該マイクロコンピュータが本来有する複数の機能
端子１４ａに接続され、機能端子１４ａはＮチャネルト
ランジスタ１３ｆを介して本来の機能信号として対応す
る各部に接続されている。上記各Ｎチャネルトランジス
タ１３ａ〜１３ｆは、新たに設けられた１本の端子１４
ｂを介して外部から入力されるＥＰＲＯＭモード設定信
号により制御される。このＥＰＲＯＭモード設定信号
は、“０”のとき通常モードに，“１”のときＥＰＲＯ
Ｍ書込モードに設定するもので、Ｎチャネルトランジス
タ１３ｂ，１３ｄ，１３ｅのゲートには直接与えられ、
Ｎチャネルトランジスタ１３ａ，１３ｃ，１３ｆのゲー
トにはＮＯＴゲート１３ｇを介して与えられる。なお、
Ｎチャネルトランジスタ等は、図ではそれぞれ１個のみ
示しているが、アドレス，データバス等の信号線毎にビ
ット対応に設けられるものである。ここで、上記Ｎチャ
ネルトランジスタ１３ａ〜１３ｆとＮＯＴゲート１３ｇ
により本願の制御手段１３Ａが実現されている。
する。図１は、この発明によるマルチプロセッサ型ワン
チップマイクロコンピュータの要部を示す構成図であ
り、前記従来例と同一符号は同一，又は相当部分を示し
ているので、その説明は省略する。図において、３はＣ
ＰＵ（Ａ）に対応するＥＰＲＯＭ（Ａ）、７はＣＰＵ
（Ｂ）に対応するＥＰＲＯＭ（Ｂ）、１２は上記ＥＰＲ
ＯＭ（Ａ）３及びＥＰＲＯＭ（Ｂ）７に対するプログラ
ム書込時に使用するアドレスバス，データバス等を含む
ＥＰＲＯＭ書込用バスである。ＥＰＲＯＭ（Ａ）３はＮ
チャネルトランジスタ１３ａを介して対応するシステム
バス（Ａ）４に接続されると共に、Ｎチャネルトランジ
スタ１３ｂを介してＥＰＲＯＭ書込用バス１２に接続さ
れ、ＥＰＲＯＭ（Ｂ）７はＮチャネルトランジスタ１３
ｃを介して対応するシステムバス（Ｂ）８に接続される
と共に、Ｎチャネルトランジスタ１３ｄを介してＥＰＲ
ＯＭ書込用バス１２に接続されている。また、ＥＰＲＯ
Ｍ書込用バス１２はＮチャネルトランジスタ１３ｅを介
して当該マイクロコンピュータが本来有する複数の機能
端子１４ａに接続され、機能端子１４ａはＮチャネルト
ランジスタ１３ｆを介して本来の機能信号として対応す
る各部に接続されている。上記各Ｎチャネルトランジス
タ１３ａ〜１３ｆは、新たに設けられた１本の端子１４
ｂを介して外部から入力されるＥＰＲＯＭモード設定信
号により制御される。このＥＰＲＯＭモード設定信号
は、“０”のとき通常モードに，“１”のときＥＰＲＯ
Ｍ書込モードに設定するもので、Ｎチャネルトランジス
タ１３ｂ，１３ｄ，１３ｅのゲートには直接与えられ、
Ｎチャネルトランジスタ１３ａ，１３ｃ，１３ｆのゲー
トにはＮＯＴゲート１３ｇを介して与えられる。なお、
Ｎチャネルトランジスタ等は、図ではそれぞれ１個のみ
示しているが、アドレス，データバス等の信号線毎にビ
ット対応に設けられるものである。ここで、上記Ｎチャ
ネルトランジスタ１３ａ〜１３ｆとＮＯＴゲート１３ｇ
により本願の制御手段１３Ａが実現されている。
【００１４】次に動作について説明する。通常使用時に
は、ＥＰＲＯＭモード設定信号は“０”のままで通常モ
ードを示しており、Ｎチャネルトランジスタ１３ａ，１
３ｃ，１３ｆがオン、Ｎチャネルトランジスタ１３ｂ，
１３ｄ，１３ｅがオフとなるので、ＥＰＲＯＭ（Ａ）３
及びＥＰＲＯＭ（Ｂ）７はＮチャネルトランジスタ１３
ａ，１３ｃによりシステムバス（Ａ）４及びシステムバ
ス（Ｂ）８に接続され、また機能端子１４ａはＮチャネ
ルトランジスタ１３ｆにより本来の機能信号線に接続さ
れ、従来例と同様に動作する。
は、ＥＰＲＯＭモード設定信号は“０”のままで通常モ
ードを示しており、Ｎチャネルトランジスタ１３ａ，１
３ｃ，１３ｆがオン、Ｎチャネルトランジスタ１３ｂ，
１３ｄ，１３ｅがオフとなるので、ＥＰＲＯＭ（Ａ）３
及びＥＰＲＯＭ（Ｂ）７はＮチャネルトランジスタ１３
ａ，１３ｃによりシステムバス（Ａ）４及びシステムバ
ス（Ｂ）８に接続され、また機能端子１４ａはＮチャネ
ルトランジスタ１３ｆにより本来の機能信号線に接続さ
れ、従来例と同様に動作する。
【００１５】一方、プログラムを内蔵のＥＰＲＯＭ
（Ａ）３及びＥＰＲＯＭ（Ｂ）７に書き込む時は、ＥＰ
ＲＯＭモード設定信号として“１”を入力してＥＰＲＯ
Ｍ書込モードとし、Ｎチャネルトランジスタ１３ａ，１
３ｃ，１３ｆをオフ、Ｎチャネルトランジスタ１３ｂ，
１３ｄ，１３ｅをオンとすることによって、ＥＰＲＯＭ
（Ａ）３及びＥＰＲＯＭ（Ｂ）７がＮチャネルトランジ
スタ１３ｂ，１３ｄによりＥＰＲＯＭ書込用バス１２に
接続され、このＥＰＲＯＭ書込用バス１２がＮチャネル
トランジスタ１３ｅによって機能端子１４ａに接続され
るので、機能端子１４ａからプログラムの書込みを行な
うことができる。ＥＰＲＯＭ書込用バス１２及び機能端
子１４ａは、ＥＰＲＯＭ書込用として必要な端子数を削
減するために各ＥＰＲＯＭで共有しているが、各々のＥ
ＰＲＯＭを選択するために図２に示す様なメモリマップ
とする。すなわち、通常使用時には図２（Ａ）に示す様
に別々のメモリ空間となる各ＥＰＲＯＭを、プログラム
書込時には図２（Ｂ）に示す様に同一のメモリ空間とし
て、例えばメモリマップの先頭側にＥＰＲＯＭ（Ａ）
を，後尾側がＥＰＲＯＭ（Ｂ）を配置して区別すること
により、共通の書込用バスを用いて各々にプログラムを
書き込むことが可能となる。
（Ａ）３及びＥＰＲＯＭ（Ｂ）７に書き込む時は、ＥＰ
ＲＯＭモード設定信号として“１”を入力してＥＰＲＯ
Ｍ書込モードとし、Ｎチャネルトランジスタ１３ａ，１
３ｃ，１３ｆをオフ、Ｎチャネルトランジスタ１３ｂ，
１３ｄ，１３ｅをオンとすることによって、ＥＰＲＯＭ
（Ａ）３及びＥＰＲＯＭ（Ｂ）７がＮチャネルトランジ
スタ１３ｂ，１３ｄによりＥＰＲＯＭ書込用バス１２に
接続され、このＥＰＲＯＭ書込用バス１２がＮチャネル
トランジスタ１３ｅによって機能端子１４ａに接続され
るので、機能端子１４ａからプログラムの書込みを行な
うことができる。ＥＰＲＯＭ書込用バス１２及び機能端
子１４ａは、ＥＰＲＯＭ書込用として必要な端子数を削
減するために各ＥＰＲＯＭで共有しているが、各々のＥ
ＰＲＯＭを選択するために図２に示す様なメモリマップ
とする。すなわち、通常使用時には図２（Ａ）に示す様
に別々のメモリ空間となる各ＥＰＲＯＭを、プログラム
書込時には図２（Ｂ）に示す様に同一のメモリ空間とし
て、例えばメモリマップの先頭側にＥＰＲＯＭ（Ａ）
を，後尾側がＥＰＲＯＭ（Ｂ）を配置して区別すること
により、共通の書込用バスを用いて各々にプログラムを
書き込むことが可能となる。
【００１６】以上のように、本実施例では、マイクロコ
ンピュータが本来有する機能端子と、ＥＰＲＯＭ書込用
のバスを組み合わせており、通常使用時には本来の機能
端子とし、ＥＰＲＯＭ書込時はＥＰＲＯＭ書込用バスの
端子として、ＥＰＲＯＭモード設定信号により切り換え
て使用する。これにより、ＥＰＲＯＭ書込用バスの端子
を特別に設ける必要がなく、端子数が削減できる。従っ
て、通常使用時の端子数を必要最小限に抑えることがで
き、プログラム開発から生産段階まで同一のチップを使
用できる。すなわち、プログラム開発用の特別なチップ
が不要となる。これに伴い、ユーザーのプログラム開発
時の負荷も大幅に削減される。
ンピュータが本来有する機能端子と、ＥＰＲＯＭ書込用
のバスを組み合わせており、通常使用時には本来の機能
端子とし、ＥＰＲＯＭ書込時はＥＰＲＯＭ書込用バスの
端子として、ＥＰＲＯＭモード設定信号により切り換え
て使用する。これにより、ＥＰＲＯＭ書込用バスの端子
を特別に設ける必要がなく、端子数が削減できる。従っ
て、通常使用時の端子数を必要最小限に抑えることがで
き、プログラム開発から生産段階まで同一のチップを使
用できる。すなわち、プログラム開発用の特別なチップ
が不要となる。これに伴い、ユーザーのプログラム開発
時の負荷も大幅に削減される。
【００１７】実施例２．前記実施例１ではＥＰＲＯＭ書
込用の共通のバスを専用に設けたが、図３に示す様に通
常使用時のシステムバスを共用しても良い。図３はシス
テムバス（Ｂ）８をＥＰＲＯＭ書込用バスとして共用し
た場合を示す。本実施例において、ＥＰＲＯＭ（Ａ）３
は実施例１と同様にＮチャネルトランジスタ１３ａを介
して対応するシステムバス（Ａ）４に接続されると共
に、Ｎチャネルトランジスタ１３ｈを介して他方のシス
テムバス（Ｂ）８にも接続されている。また、システム
バス（Ｂ）８はＮチャネルトランジスタ１３ｉを介して
当該マイクロコンピュータが本来有する複数の機能端子
１４ａに接続され、機能端子１４ａは実施例１と同様に
Ｎチャネルトランジスタ１３ｆを介して本来の機能信号
として対応する各部に接続されている。ＥＰＲＯＭモー
ド設定信号は、実施例１と同様に“０”のとき通常モー
ドに，“１”のときＥＰＲＯＭ書込モードに設定するも
ので、Ｎチャネルトランジスタ１３ｈ，１３ｉのゲート
には直接与えられ、Ｎチャネルトランジスタ１３ａ，１
３ｆのゲートにはＮＯＴゲート１３ｇを介して与えられ
る。ここで、上記Ｎチャネルトランジスタ１３ａ，１３
ｆ，１３ｈ，１３ｉとＮＯＴゲート１３ｇにより本願の
制御手段１３Ｂが実現されている。
込用の共通のバスを専用に設けたが、図３に示す様に通
常使用時のシステムバスを共用しても良い。図３はシス
テムバス（Ｂ）８をＥＰＲＯＭ書込用バスとして共用し
た場合を示す。本実施例において、ＥＰＲＯＭ（Ａ）３
は実施例１と同様にＮチャネルトランジスタ１３ａを介
して対応するシステムバス（Ａ）４に接続されると共
に、Ｎチャネルトランジスタ１３ｈを介して他方のシス
テムバス（Ｂ）８にも接続されている。また、システム
バス（Ｂ）８はＮチャネルトランジスタ１３ｉを介して
当該マイクロコンピュータが本来有する複数の機能端子
１４ａに接続され、機能端子１４ａは実施例１と同様に
Ｎチャネルトランジスタ１３ｆを介して本来の機能信号
として対応する各部に接続されている。ＥＰＲＯＭモー
ド設定信号は、実施例１と同様に“０”のとき通常モー
ドに，“１”のときＥＰＲＯＭ書込モードに設定するも
ので、Ｎチャネルトランジスタ１３ｈ，１３ｉのゲート
には直接与えられ、Ｎチャネルトランジスタ１３ａ，１
３ｆのゲートにはＮＯＴゲート１３ｇを介して与えられ
る。ここで、上記Ｎチャネルトランジスタ１３ａ，１３
ｆ，１３ｈ，１３ｉとＮＯＴゲート１３ｇにより本願の
制御手段１３Ｂが実現されている。
【００１８】本実施例では、一方のＥＰＲＯＭ（Ｂ）７
に供給するアドレス，データ等の書込用バスは通常使用
時のシステムバス８を共用させており、実施例１と同様
の作用，効果を有すると共に、一方のＥＰＲＯＭ（Ｂ）
７に対しては、アドレス，データバス等の書込用バスや
Ｎチャネルトランジスタ等の切り換えスイッチを設ける
必要がなく、チップサイズを小さくできる。
に供給するアドレス，データ等の書込用バスは通常使用
時のシステムバス８を共用させており、実施例１と同様
の作用，効果を有すると共に、一方のＥＰＲＯＭ（Ｂ）
７に対しては、アドレス，データバス等の書込用バスや
Ｎチャネルトランジスタ等の切り換えスイッチを設ける
必要がなく、チップサイズを小さくできる。
【００１９】実施例３．図４はこの発明の更に他の実施
例の要部を示す構成図であり、通常使用時のシステムバ
スが端子として外部に出ているものに本発明を適用した
もので、それらのシステムバス及び端子をＥＰＲＯＭ書
込用として利用している。図４はシステムバス（Ｂ）８
及びその端子１４ｃをＥＰＲＯＭ書込用バス及び端子と
して共用した場合を示す。実施例２同様、ＥＰＲＯＭ
（Ａ）３はＮチャネルトランジスタ１３ａを介して対応
するシステムバス（Ａ）４に接続されると共に、Ｎチャ
ネルトランジスタ１３ｈを介して他方のシステムバス
（Ｂ）８にも接続されている。ＥＰＲＯＭモード設定信
号は同様に“０”のとき通常モードに，“１”のときＥ
ＰＲＯＭ書込モードに設定するもので、Ｎチャネルトラ
ンジスタ１３ｈのゲートには直接与えられ、Ｎチャネル
トランジスタ１３ａのゲートにはＮＯＴゲート１３ｇを
介して与えられる。ここで、上記Ｎチャネルトランジス
タ１３ａ，１３ｈとＮＯＴゲート１３ｇにより本願の制
御手段１３Ｃが実現されている。
例の要部を示す構成図であり、通常使用時のシステムバ
スが端子として外部に出ているものに本発明を適用した
もので、それらのシステムバス及び端子をＥＰＲＯＭ書
込用として利用している。図４はシステムバス（Ｂ）８
及びその端子１４ｃをＥＰＲＯＭ書込用バス及び端子と
して共用した場合を示す。実施例２同様、ＥＰＲＯＭ
（Ａ）３はＮチャネルトランジスタ１３ａを介して対応
するシステムバス（Ａ）４に接続されると共に、Ｎチャ
ネルトランジスタ１３ｈを介して他方のシステムバス
（Ｂ）８にも接続されている。ＥＰＲＯＭモード設定信
号は同様に“０”のとき通常モードに，“１”のときＥ
ＰＲＯＭ書込モードに設定するもので、Ｎチャネルトラ
ンジスタ１３ｈのゲートには直接与えられ、Ｎチャネル
トランジスタ１３ａのゲートにはＮＯＴゲート１３ｇを
介して与えられる。ここで、上記Ｎチャネルトランジス
タ１３ａ，１３ｈとＮＯＴゲート１３ｇにより本願の制
御手段１３Ｃが実現されている。
【００２０】本実施例では、通常使用時のシステムバス
が端子として出ている場合にそれらを利用することによ
り、実施例２と同様の作用，効果を有すると共に、バス
と端子の切り換えスイッチ等が不要となり、チップサイ
ズを更に小さくできる。
が端子として出ている場合にそれらを利用することによ
り、実施例２と同様の作用，効果を有すると共に、バス
と端子の切り換えスイッチ等が不要となり、チップサイ
ズを更に小さくできる。
【００２１】なお、上記各実施例では、各制御手段をＮ
チャネルトランジスタとＮＯＴゲートにより実現した一
例について示したが、これに限定されるものではなく、
同様の機能をＰチャネルトランジスタやトライステート
バッファ，各種論理回路等を用いて適宜実現することが
できる。また、プログラマブルＲＯＭとして紫外線消去
型のＥＰＲＯＭを用いたものについて示したが、書込み
が１回のみで消去できないＰＲＯＭや電気的に書き換え
可能なＥＥＰＲＯＭを用いることも可能である。また、
ＣＰＵが２個の場合について示したが、ワンチップマイ
クロコンピュータであれば３個以上のマルチプロセッサ
構成のものにも同様に適用できる。
チャネルトランジスタとＮＯＴゲートにより実現した一
例について示したが、これに限定されるものではなく、
同様の機能をＰチャネルトランジスタやトライステート
バッファ，各種論理回路等を用いて適宜実現することが
できる。また、プログラマブルＲＯＭとして紫外線消去
型のＥＰＲＯＭを用いたものについて示したが、書込み
が１回のみで消去できないＰＲＯＭや電気的に書き換え
可能なＥＥＰＲＯＭを用いることも可能である。また、
ＣＰＵが２個の場合について示したが、ワンチップマイ
クロコンピュータであれば３個以上のマルチプロセッサ
構成のものにも同様に適用できる。
【００２２】
【発明の効果】以上のように、この発明のマルチプロセ
ッサ型ワンチップマイクロコンピュータによれば、各内
蔵ＲＯＭをプログラマブルＲＯＭで構成すると共に、各
プログラマブルＲＯＭの書込時に、各プログラマブルＲ
ＯＭを共通の書込用バスを介して当該マイクロコンピュ
ータの任意の機能端子に接続して、各プログラマブルＲ
ＯＭを同一のメモリ空間に配置する制御手段を備えたの
で、プログラム書込用バスの端子を特別に設ける必要が
なく、端子数が削減できることにより、通常使用時の端
子数を必要最小限に抑えることができ、プログラム開発
から生産段階まで同一のチップを使用できる。また、プ
ログラム開発用の特別なチップが不要となると共に、容
易にプログラマブルＲＯＭを採用できるので、プログラ
ムの開発効率が向上するなどの効果がある。
ッサ型ワンチップマイクロコンピュータによれば、各内
蔵ＲＯＭをプログラマブルＲＯＭで構成すると共に、各
プログラマブルＲＯＭの書込時に、各プログラマブルＲ
ＯＭを共通の書込用バスを介して当該マイクロコンピュ
ータの任意の機能端子に接続して、各プログラマブルＲ
ＯＭを同一のメモリ空間に配置する制御手段を備えたの
で、プログラム書込用バスの端子を特別に設ける必要が
なく、端子数が削減できることにより、通常使用時の端
子数を必要最小限に抑えることができ、プログラム開発
から生産段階まで同一のチップを使用できる。また、プ
ログラム開発用の特別なチップが不要となると共に、容
易にプログラマブルＲＯＭを採用できるので、プログラ
ムの開発効率が向上するなどの効果がある。
【００２３】また、各プログラマブルＲＯＭの書込時
に、１つのシステムバスに他のシステムバスに接続され
たプログラマブルＲＯＭを接続し、上記１つのシステム
バスを当該マイクロコンピュータの任意の機能端子に接
続して、各プログラマブルＲＯＭを同一のメモリ空間に
配置する制御手段を備えたので、上記と同様の効果が得
られると共に、１つのシステムバスに接続されたプログ
ラマブルＲＯＭに対しては、プログラム書込用バスや切
り換えスイッチ等が不要となり、チップサイズを小さく
できる効果がある。
に、１つのシステムバスに他のシステムバスに接続され
たプログラマブルＲＯＭを接続し、上記１つのシステム
バスを当該マイクロコンピュータの任意の機能端子に接
続して、各プログラマブルＲＯＭを同一のメモリ空間に
配置する制御手段を備えたので、上記と同様の効果が得
られると共に、１つのシステムバスに接続されたプログ
ラマブルＲＯＭに対しては、プログラム書込用バスや切
り換えスイッチ等が不要となり、チップサイズを小さく
できる効果がある。
【００２４】更に、特定のシステムバスに接続された端
子を有するマルチプロセッサ型ワンチップマイクロコン
ピュータにおいては、各プログラマブルＲＯＭの書込時
に、端子が接続された上記特定のシステムバスに他のシ
ステムバスに接続されたプログラマブルＲＯＭを接続し
て、各プログラマブルＲＯＭを同一のメモリ空間に配置
する制御手段を備えたので、上記と同様の効果が得られ
ると共に、バスと端子の切り換えスイッチ等が不要とな
り、チップサイズを更に小さくできる効果がある。
子を有するマルチプロセッサ型ワンチップマイクロコン
ピュータにおいては、各プログラマブルＲＯＭの書込時
に、端子が接続された上記特定のシステムバスに他のシ
ステムバスに接続されたプログラマブルＲＯＭを接続し
て、各プログラマブルＲＯＭを同一のメモリ空間に配置
する制御手段を備えたので、上記と同様の効果が得られ
ると共に、バスと端子の切り換えスイッチ等が不要とな
り、チップサイズを更に小さくできる効果がある。
【図１】この発明の一実施例の要部を示す構成図であ
る。
る。
【図２】実施例におけるＥＰＲＯＭのメモリマップを示
す図である。
す図である。
【図３】この発明の他の実施例の要部を示す構成図であ
る。
る。
【図４】この発明の更に他の実施例の要部を示す構成図
である。
である。
【図５】従来例の要部を示す構成図である。
【図６】
従来例における評価用チップとＰＲＯＭの接続
を示す図である。
を示す図である。
１，５ ＣＰＵ（プロセッサ） ２，６ ＲＡＭ ３，７ ＥＰＲＯＭ（プログラマブルＲＯＭ） ４，８ システムバス ９ 通信手段 １２ ＥＰＲＯＭ書込用バス １３Ａ〜１３Ｃ 制御手段 １４ａ 機能端子／ＥＰＲＯＭ書込用バス端子 １４ｃ システムバス端子／ＥＰＲＯＭ書込用バス端子
Claims (3)
- 【請求項１】 複数のプロセッサと、各プロセッサ毎に
設けられたシステムバスに接続されて別々のメモリ空間
に配置される複数のＲＯＭを内蔵するマルチプロセッサ
型ワンチップマイクロコンピュータにおいて、上記各Ｒ
ＯＭをプログラマブルＲＯＭで構成すると共に、各プロ
グラマブルＲＯＭの書込時に、各プログラマブルＲＯＭ
を共通の書込用バスを介して当該マイクロコンピュータ
の任意の機能端子に接続して、各プログラマブルＲＯＭ
を同一のメモリ空間に配置する制御手段を備えたことを
特徴とするマルチプロセッサ型ワンチップマイクロコン
ピュータ。 - 【請求項２】 複数のプロセッサと、各プロセッサ毎に
設けられたシステムバスに接続されて別々のメモリ空間
に配置される複数のＲＯＭを内蔵するマルチプロセッサ
型ワンチップマイクロコンピュータにおいて、上記各Ｒ
ＯＭをプログラマブルＲＯＭで構成すると共に、各プロ
グラマブルＲＯＭの書込時に、１つのシステムバスに他
のシステムバスに接続されたプログラマブルＲＯＭを接
続し、上記１つのシステムバスを当該マイクロコンピュ
ータの任意の機能端子に接続して、各プログラマブルＲ
ＯＭを同一のメモリ空間に配置する制御手段を備えたこ
とを特徴とするマルチプロセッサ型ワンチップマイクロ
コンピュータ。 - 【請求項３】 複数のプロセッサと、各プロセッサ毎に
設けられたシステムバスに接続されて別々のメモリ空間
に配置される複数のＲＯＭを内蔵すると共に、特定のシ
ステムバスに接続された端子を有するマルチプロセッサ
型ワンチップマイクロコンピュータにおいて、上記各Ｒ
ＯＭをプログラマブルＲＯＭで構成すると共に、各プロ
グラマブルＲＯＭの書込時に、端子が接続された上記特
定のシステムバスに他のシステムバスに接続されたプロ
グラマブルＲＯＭを接続して、各プログラマブルＲＯＭ
を同一のメモリ空間に配置する制御手段を備えたことを
特徴とするマルチプロセッサ型ワンチップマイクロコン
ピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4161960A JP2761326B2 (ja) | 1992-05-28 | 1992-05-28 | マルチプロセッサ型ワンチップマイクロコンピュータ |
| US08/049,720 US5506994A (en) | 1992-05-28 | 1993-04-20 | Multiprocessor-type one-chip microcomputer with dual-mode functional terminals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4161960A JP2761326B2 (ja) | 1992-05-28 | 1992-05-28 | マルチプロセッサ型ワンチップマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05334258A JPH05334258A (ja) | 1993-12-17 |
| JP2761326B2 true JP2761326B2 (ja) | 1998-06-04 |
Family
ID=15745345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4161960A Expired - Fee Related JP2761326B2 (ja) | 1992-05-28 | 1992-05-28 | マルチプロセッサ型ワンチップマイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5506994A (ja) |
| JP (1) | JP2761326B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3292864B2 (ja) * | 1995-02-07 | 2002-06-17 | 株式会社日立製作所 | データ処理装置 |
| US5704022A (en) * | 1995-09-22 | 1997-12-30 | Lexmark International, Inc. | Printer with high bandwidth compression architecture |
| US6429949B1 (en) | 1998-10-15 | 2002-08-06 | Electronics For Imaging, Inc. | Low memory printer controller |
| JP2001216284A (ja) * | 1999-11-25 | 2001-08-10 | Denso Corp | 電子制御装置 |
| DE50307463D1 (de) * | 2003-05-14 | 2007-07-26 | Tektronix Int Sales Gmbh | System zum Monitoren mindestens einer Telekommunikationsverbindung |
| US8332610B2 (en) | 2007-04-17 | 2012-12-11 | Marvell World Trade Ltd. | System on chip with reconfigurable SRAM |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59146352A (ja) * | 1983-02-09 | 1984-08-22 | Nec Corp | シングル・チップ・マイクロコンピュータ |
| JPH0738187B2 (ja) * | 1984-03-23 | 1995-04-26 | 株式会社日立製作所 | Ｌｓｉに構成されたマイクロコンピュータ |
| US4783764A (en) * | 1984-11-26 | 1988-11-08 | Hitachi, Ltd. | Semiconductor integrated circuit device with built-in memories, and peripheral circuit which may be statically or dynamically operated |
| JPS61169941A (ja) * | 1985-01-22 | 1986-07-31 | Sony Corp | 記憶装置 |
| US5297260A (en) * | 1986-03-12 | 1994-03-22 | Hitachi, Ltd. | Processor having a plurality of CPUS with one CPU being normally connected to common bus |
| JPS63121934A (ja) * | 1986-11-10 | 1988-05-26 | Oki Electric Ind Co Ltd | 評価用ワンチツプマイクロコンピユ−タ |
| US5101498A (en) * | 1987-12-31 | 1992-03-31 | Texas Instruments Incorporated | Pin selectable multi-mode processor |
| US5262990A (en) * | 1991-07-12 | 1993-11-16 | Intel Corporation | Memory device having selectable number of output pins |
-
1992
- 1992-05-28 JP JP4161960A patent/JP2761326B2/ja not_active Expired - Fee Related
-
1993
- 1993-04-20 US US08/049,720 patent/US5506994A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05334258A (ja) | 1993-12-17 |
| US5506994A (en) | 1996-04-09 |
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Legal Events
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|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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Free format text: PAYMENT UNTIL: 20080320 Year of fee payment: 10 |
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