JP2753706B2 - 計算機におけるｉｐｌ方法 - Google Patents
計算機におけるｉｐｌ方法Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/4401—Bootstrapping
- G06F9/4406—Loading of operating system
- G06F9/441—Multiboot arrangements, i.e. selecting an operating system to be loaded
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- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
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Description
【発明の詳細な説明】
〔概要〕
計算機のIPL方法に係り、特に１台または複数のプロ
セッサと主記憶装置とを包含したクラスタを複数有する
と共にこれらのクラスタが共用する共用記憶装置からな
る計算機に採用される計算機のIPL方法に関し、 IPL動作に必要な外部記憶装置の数を少ないものとす
るとともにIPL作動の時間を短縮することを目的とし、 複数のプロセッサと主記憶装置とを包含したクラスタ
を複数有すると共にこれらのクラスタが共用する共用記
憶装置からなる計算機であって、上記クラスタのうち少
なくとも１のクラスタには外部記憶装置を有するものに
おいて、IPL方法を Ａ）外部記憶装置を有するクラスタのプロセッサが該ク
ラスタの主記憶装置にIPLを実行するステップ。 Ｂ）上記IPLを実行した主記憶装置から共用記憶装置にI
PLに関する情報を転送するステップ。 Ｃ）上記共用記憶装置から外部記憶装置を含まないクラ
スタの主記憶装置にIPLに関する情報を転送するステッ
プ。 を含むよう構成する。 〔産業上の利用分野〕 本発明は計算機のIPL方法に係り、特に複数のプロセ
ッサと主記憶装置とを包含したクラスタを複数有すると
共にこれらのクラスタが共用する共用記憶装置からなる
計算機に採用される計算機のIPL方法に関する。 〔従来の技術〕 一般に計算機において主記憶装置に最初にオペレーシ
ョンシステムやプログラムを格納するIPL（Intial Prog
ram Loading）の方法とした次のようなものがある。 これは第３図に示すような計算機に採用されるもので
あって、同図において1-1〜1-nは複数のプロセッサ（CP
U）、２は主記憶装置（MSU）、３は記憶制御装置（MC
U）、４は外部記憶装置（DASD）、５はIOプロセッサ（I
OP）、６はチャネルエレメント（CHE）を示している。
このような計算機システムにおいて、IPLは外部記憶装
置４からIPLに必要な情報を読取、これを主記憶装置２
に格納することによって実行される。 〔発明が解決しようとする問題点〕 ところで、近年システム中のプロセッサの数を増加し
て、計算機の処理速度の向上を図るようにしているが、
１システム中におけるプロセッサの数を単に増やしただ
けでは、管理的な手順が増加して、それほど処理速度が
向上しないことや、プログラムの繁雑化を招くため、本
願出願人は次のような計算機システムを提案している。 これは、複数のプロセッサ（CPU）と主記憶装置（LS
U）と、記憶制御装置（MCU）を包含したクラスタを複数
有すると共にこれらのクラスタが共用する共用記憶装置
からなる計算機システムである。 このような計算機において、IPLを実行するに際して
従来のIPL方法を採用して各クラスタに属する主記憶装
置にオペレーションシステムやプログラムを格納するた
め各主記憶装置に対応してすべてのクラスタに外部記憶
装置を設けるようにしたのでは、外部記憶装置の数が多
いものとなる他、クラスタの数を多いものとした計算機
システムにあってはIPLに時間がかかってしまうという
問題がある。 そこで本発明は、IPL動作に必要な外部記憶装置の数
を少ないものとするとともにIPL作動の時間を短縮する
ことができる計算機におけるIPL方法を提供することを
目的とする。 〔問題点を解決するための手段〕 本発明において、上記の問題点を解決するための手段
は、 １台または複数のプロセッサと、該プロセッサに接続
された記憶制御装置と、この記憶制御装置に制御される
主記憶装置とを包含したクラスタを複数有すると共にこ
れらのクラスタが共用する共用記憶装置からなる計算機
であって、 上記クラスタのうち少なくとも１のクラスタには外部
記憶装置を有するものにおいてIPLを実行する方法を、
第１図に示すように、 Ａ）外部記憶装置を有するクラスタのプロセッサが該ク
ラスタの記憶制御装置に制御された主記憶装置にIPLを
実行するステップ。 Ｂ）上記IPLを実行した主記憶装置から共用記憶装置にI
PLに関する情報を転送するステップ。 Ｃ）上記共用記憶装置から外部記憶装置を含まないクラ
スタの記憶制御装置に制御された主記憶装置にIPLに関
する情報を転送するステップ。 を含むようにしたことである。 〔作用〕 本発明によれば、IPLは Ａ）外部記憶装置を有するクラスタのプロセッサが該ク
ラスタの主記憶装置にIPLを実行するステップ。 Ｂ）上記IPLを実行した主記憶装置から共用記憶装置にI
PLに関する情報を転送するステップ。 Ｃ）上記共用記憶装置から外部記憶装置を含まないクラ
スタの主記憶装置にIPLに関する情報を転送するステッ
プ。 でなされるから、すべてのクラスタに外部記憶装置を設
けることなく、全てのクラスタにIPLを実行することが
できるほか、いったん共用記憶装置にIPLの情報を格納
すれば全てのクラスタは並行してIPL動作を実行できる
からクラスタの数が増えたとしてもIPL実行に必要な時
間が増加することはない。またIPLにおいて、マスタの
プロセッサ（外部記憶装置を有するクラスタのプロセッ
サ）からの初期化の指示は、クラスタの数だけ発行すれ
ばよく、またマスタのプロセッサは、システム内のクラ
スタのみを意識すれば足り、下位の階層であるプロセッ
サの存在（状態、構成等）を意識する必要はない。また
本発明によれば、IPL動作（初期化動作）は、クラスタ
に対して行なうのみで、後の処理は各クラスタ内で自動
的に処理されることとなるため、多数台のプロセッサを
有するシステムであっても高速にIPL動作を行なうこと
ができる。 〔実施例〕 以下本発明に係る計算機のIPL方法の実施例を図面に
基づいて説明する。 第２図は本発明に係る計算機におけるIPL方法の実施
例を示すものである。 本実施例において、計算機は同図に示すように、16組
のクラスタ（クラスタ０〜クラスタ15）10-0〜10-15を
有するものとし、１組のクラスタは４台のプロセッサ
（CPU0〜CPU3）を含み、、計64台のプロセッサを有する
ものとしている。そして本実施例において各クラスタ10
-0〜10-15は４台のプロセッサ（CPU0〜CPU3）の他、１
台の記憶制御装置（MCU）11-0〜11-15と、１台の主記憶
装置（LSU:Local Strage Unit）12-0〜12-15とから構成
されている。そして各クラスタ10-0〜10-15には各クラ
スタが共用する共用記憶装置（GSU:Grobal Strage Uni
t）13をGSUバス14-0〜14-15を介して接続している他、
夫々サービスプロセッサ（SVP）15-0〜15-15を設けるよ
うにしている。そして本実施例において、１組のクラス
タ（クラスタ０）にはIPL情報を格納した外部記憶装置
（DASD）16をI/Oプロセッサ（IOP）16及びチャネルエレ
メント（CHE）17を介して接続するようにしている。 そして本実施例において、このようなシステムとして
構成した計算機のIPLは次のような手順で実行される。
尚各手順の番号は第２図中の番号に対応する。 外部記憶装置（DASD）16の存在するクラスタ（クラス
タ０）において、プロセッサ（例えばプロセッサ０）が
外部記憶装置（DASD）16からIPL情報を当該クラスタ
（クラスタ０）の主記憶装置（LSU）12-0に記憶制御装
置（MCU）11-0を介して格納する。 上記のクラスタ（クラスタ０）のプロセッサ（例えば
CPU0）がクラスタ０の主記憶装置（LSU）12-0からIPL情
報を共用記憶装置（GSU）13に転送する。 クラスタ０のプロセッサ（例えばCPU0）がクラスタ１
に対してIPLオーダを発行する。 クラスタ１のサービスプロセッサ（SVP）15-1がクラ
スタ１内の各装置をリセットして、共用記憶装置（GS
U）13の所定の領域からクラスタ１の主記憶装置（LSU）
12-1へIPL情報を転送する。 クラスタ０のプロセッサ（CPU0）は各クラスタ（クラ
スタ２〜クラスタ15）に対して次々にIPLオーダを発行
する。 各クラスタはIPLオーダを受け取ると、各クラスタ内
のサービスプロセッサが上述したと同様のIPL動作を
実行する。この際クラスタ０からのオーダの発行は各ク
ラスタ内でのIPL動作の事項とは独立して次々と発行で
き各クラスタ内でのIPL動作はクラスタ毎に独立して並
行的に実行される。 従って本実施例によれば計算機の各クラスタの全てに
IPL情報を格納した外部記憶装置を設ける必要はないか
ら、外部記憶装置の数を減少させることができ、且つ計
算機のクラスタの数を増加させたとしてもクラスタ内で
のIPL動作はクラスタ毎に独立して並行的に実行される
からIPL動作に時間がかかってしまうという事態を回避
することができる。また、マスタのプロセッサ（クラス
タ０のCPU0）からの初期化の指示は、クラスタの数だけ
発行すればよく、またマスタのプロセッサは、システム
内のクラスタのみを意識すれば足り、下位の階層である
プロセッサの存在（状態、構成等）を意識する必要はな
い。また本発明によれば、IPL動作（初期化動作）は、
クラスタに対して行なうのみで、後の処理は各クラスタ
内で自動的に処理されることとなるため、多数台のプロ
セッサを有するシステムであっても高速にIPL動作を行
なうことができる。 尚上記の実施例において各クラスタに対してIPLオー
ダを発して各サービスプロセッサに実行させるようにし
ているが、これは各サービスプロセッサをローカルエリ
アネットワーク（LAN）等で接続して操作を依頼した
り、オペレータがIPL操作をマニュアルで指示するよう
にしてもよい。 〔発明の効果〕 以上説明したように本発明によれば、計算機のIPL方
法を特定のクラスタに設けた外部記憶装置に格納してい
る情報を共用記憶装置に格納しこの情報を各クラスタに
送出するように構成したので、計算機の各クラスタの全
てにIPL情報を格納した外部記憶装置を設ける必要はな
いから、外部記憶装置の数を減少させることができ、且
つ計算機のクラスタの数を増加させたとしてもクラスタ
内でのIPL動作はクラスタ毎に独立して並行的に実行さ
れるからIPL動作に時間がかかってしまうという事態を
回避することができる。また、マスタのプロセッサ（外
部記憶装置を有するクラスタのプロセッサ）からの初期
化の指示は、クラスタの数だけ発行すればよく、またマ
スタのプロセッサは、システム内のクラスタのみを意識
すれば足り、下位の階層であるプロセッサの存在（状
態、構成等）を意識する必要はない。また本発明によれ
ば、IPL動作（初期化動作）は、クラスタに対して行な
うのみで、後の処理は各クラスタ内で自動的に処理され
ることとなるため、多数台のプロセッサを有するシステ
ムであっても高速にIPL動作を行なうことができる。
セッサと主記憶装置とを包含したクラスタを複数有する
と共にこれらのクラスタが共用する共用記憶装置からな
る計算機に採用される計算機のIPL方法に関し、 IPL動作に必要な外部記憶装置の数を少ないものとす
るとともにIPL作動の時間を短縮することを目的とし、 複数のプロセッサと主記憶装置とを包含したクラスタ
を複数有すると共にこれらのクラスタが共用する共用記
憶装置からなる計算機であって、上記クラスタのうち少
なくとも１のクラスタには外部記憶装置を有するものに
おいて、IPL方法を Ａ）外部記憶装置を有するクラスタのプロセッサが該ク
ラスタの主記憶装置にIPLを実行するステップ。 Ｂ）上記IPLを実行した主記憶装置から共用記憶装置にI
PLに関する情報を転送するステップ。 Ｃ）上記共用記憶装置から外部記憶装置を含まないクラ
スタの主記憶装置にIPLに関する情報を転送するステッ
プ。 を含むよう構成する。 〔産業上の利用分野〕 本発明は計算機のIPL方法に係り、特に複数のプロセ
ッサと主記憶装置とを包含したクラスタを複数有すると
共にこれらのクラスタが共用する共用記憶装置からなる
計算機に採用される計算機のIPL方法に関する。 〔従来の技術〕 一般に計算機において主記憶装置に最初にオペレーシ
ョンシステムやプログラムを格納するIPL（Intial Prog
ram Loading）の方法とした次のようなものがある。 これは第３図に示すような計算機に採用されるもので
あって、同図において1-1〜1-nは複数のプロセッサ（CP
U）、２は主記憶装置（MSU）、３は記憶制御装置（MC
U）、４は外部記憶装置（DASD）、５はIOプロセッサ（I
OP）、６はチャネルエレメント（CHE）を示している。
このような計算機システムにおいて、IPLは外部記憶装
置４からIPLに必要な情報を読取、これを主記憶装置２
に格納することによって実行される。 〔発明が解決しようとする問題点〕 ところで、近年システム中のプロセッサの数を増加し
て、計算機の処理速度の向上を図るようにしているが、
１システム中におけるプロセッサの数を単に増やしただ
けでは、管理的な手順が増加して、それほど処理速度が
向上しないことや、プログラムの繁雑化を招くため、本
願出願人は次のような計算機システムを提案している。 これは、複数のプロセッサ（CPU）と主記憶装置（LS
U）と、記憶制御装置（MCU）を包含したクラスタを複数
有すると共にこれらのクラスタが共用する共用記憶装置
からなる計算機システムである。 このような計算機において、IPLを実行するに際して
従来のIPL方法を採用して各クラスタに属する主記憶装
置にオペレーションシステムやプログラムを格納するた
め各主記憶装置に対応してすべてのクラスタに外部記憶
装置を設けるようにしたのでは、外部記憶装置の数が多
いものとなる他、クラスタの数を多いものとした計算機
システムにあってはIPLに時間がかかってしまうという
問題がある。 そこで本発明は、IPL動作に必要な外部記憶装置の数
を少ないものとするとともにIPL作動の時間を短縮する
ことができる計算機におけるIPL方法を提供することを
目的とする。 〔問題点を解決するための手段〕 本発明において、上記の問題点を解決するための手段
は、 １台または複数のプロセッサと、該プロセッサに接続
された記憶制御装置と、この記憶制御装置に制御される
主記憶装置とを包含したクラスタを複数有すると共にこ
れらのクラスタが共用する共用記憶装置からなる計算機
であって、 上記クラスタのうち少なくとも１のクラスタには外部
記憶装置を有するものにおいてIPLを実行する方法を、
第１図に示すように、 Ａ）外部記憶装置を有するクラスタのプロセッサが該ク
ラスタの記憶制御装置に制御された主記憶装置にIPLを
実行するステップ。 Ｂ）上記IPLを実行した主記憶装置から共用記憶装置にI
PLに関する情報を転送するステップ。 Ｃ）上記共用記憶装置から外部記憶装置を含まないクラ
スタの記憶制御装置に制御された主記憶装置にIPLに関
する情報を転送するステップ。 を含むようにしたことである。 〔作用〕 本発明によれば、IPLは Ａ）外部記憶装置を有するクラスタのプロセッサが該ク
ラスタの主記憶装置にIPLを実行するステップ。 Ｂ）上記IPLを実行した主記憶装置から共用記憶装置にI
PLに関する情報を転送するステップ。 Ｃ）上記共用記憶装置から外部記憶装置を含まないクラ
スタの主記憶装置にIPLに関する情報を転送するステッ
プ。 でなされるから、すべてのクラスタに外部記憶装置を設
けることなく、全てのクラスタにIPLを実行することが
できるほか、いったん共用記憶装置にIPLの情報を格納
すれば全てのクラスタは並行してIPL動作を実行できる
からクラスタの数が増えたとしてもIPL実行に必要な時
間が増加することはない。またIPLにおいて、マスタの
プロセッサ（外部記憶装置を有するクラスタのプロセッ
サ）からの初期化の指示は、クラスタの数だけ発行すれ
ばよく、またマスタのプロセッサは、システム内のクラ
スタのみを意識すれば足り、下位の階層であるプロセッ
サの存在（状態、構成等）を意識する必要はない。また
本発明によれば、IPL動作（初期化動作）は、クラスタ
に対して行なうのみで、後の処理は各クラスタ内で自動
的に処理されることとなるため、多数台のプロセッサを
有するシステムであっても高速にIPL動作を行なうこと
ができる。 〔実施例〕 以下本発明に係る計算機のIPL方法の実施例を図面に
基づいて説明する。 第２図は本発明に係る計算機におけるIPL方法の実施
例を示すものである。 本実施例において、計算機は同図に示すように、16組
のクラスタ（クラスタ０〜クラスタ15）10-0〜10-15を
有するものとし、１組のクラスタは４台のプロセッサ
（CPU0〜CPU3）を含み、、計64台のプロセッサを有する
ものとしている。そして本実施例において各クラスタ10
-0〜10-15は４台のプロセッサ（CPU0〜CPU3）の他、１
台の記憶制御装置（MCU）11-0〜11-15と、１台の主記憶
装置（LSU:Local Strage Unit）12-0〜12-15とから構成
されている。そして各クラスタ10-0〜10-15には各クラ
スタが共用する共用記憶装置（GSU:Grobal Strage Uni
t）13をGSUバス14-0〜14-15を介して接続している他、
夫々サービスプロセッサ（SVP）15-0〜15-15を設けるよ
うにしている。そして本実施例において、１組のクラス
タ（クラスタ０）にはIPL情報を格納した外部記憶装置
（DASD）16をI/Oプロセッサ（IOP）16及びチャネルエレ
メント（CHE）17を介して接続するようにしている。 そして本実施例において、このようなシステムとして
構成した計算機のIPLは次のような手順で実行される。
尚各手順の番号は第２図中の番号に対応する。 外部記憶装置（DASD）16の存在するクラスタ（クラス
タ０）において、プロセッサ（例えばプロセッサ０）が
外部記憶装置（DASD）16からIPL情報を当該クラスタ
（クラスタ０）の主記憶装置（LSU）12-0に記憶制御装
置（MCU）11-0を介して格納する。 上記のクラスタ（クラスタ０）のプロセッサ（例えば
CPU0）がクラスタ０の主記憶装置（LSU）12-0からIPL情
報を共用記憶装置（GSU）13に転送する。 クラスタ０のプロセッサ（例えばCPU0）がクラスタ１
に対してIPLオーダを発行する。 クラスタ１のサービスプロセッサ（SVP）15-1がクラ
スタ１内の各装置をリセットして、共用記憶装置（GS
U）13の所定の領域からクラスタ１の主記憶装置（LSU）
12-1へIPL情報を転送する。 クラスタ０のプロセッサ（CPU0）は各クラスタ（クラ
スタ２〜クラスタ15）に対して次々にIPLオーダを発行
する。 各クラスタはIPLオーダを受け取ると、各クラスタ内
のサービスプロセッサが上述したと同様のIPL動作を
実行する。この際クラスタ０からのオーダの発行は各ク
ラスタ内でのIPL動作の事項とは独立して次々と発行で
き各クラスタ内でのIPL動作はクラスタ毎に独立して並
行的に実行される。 従って本実施例によれば計算機の各クラスタの全てに
IPL情報を格納した外部記憶装置を設ける必要はないか
ら、外部記憶装置の数を減少させることができ、且つ計
算機のクラスタの数を増加させたとしてもクラスタ内で
のIPL動作はクラスタ毎に独立して並行的に実行される
からIPL動作に時間がかかってしまうという事態を回避
することができる。また、マスタのプロセッサ（クラス
タ０のCPU0）からの初期化の指示は、クラスタの数だけ
発行すればよく、またマスタのプロセッサは、システム
内のクラスタのみを意識すれば足り、下位の階層である
プロセッサの存在（状態、構成等）を意識する必要はな
い。また本発明によれば、IPL動作（初期化動作）は、
クラスタに対して行なうのみで、後の処理は各クラスタ
内で自動的に処理されることとなるため、多数台のプロ
セッサを有するシステムであっても高速にIPL動作を行
なうことができる。 尚上記の実施例において各クラスタに対してIPLオー
ダを発して各サービスプロセッサに実行させるようにし
ているが、これは各サービスプロセッサをローカルエリ
アネットワーク（LAN）等で接続して操作を依頼した
り、オペレータがIPL操作をマニュアルで指示するよう
にしてもよい。 〔発明の効果〕 以上説明したように本発明によれば、計算機のIPL方
法を特定のクラスタに設けた外部記憶装置に格納してい
る情報を共用記憶装置に格納しこの情報を各クラスタに
送出するように構成したので、計算機の各クラスタの全
てにIPL情報を格納した外部記憶装置を設ける必要はな
いから、外部記憶装置の数を減少させることができ、且
つ計算機のクラスタの数を増加させたとしてもクラスタ
内でのIPL動作はクラスタ毎に独立して並行的に実行さ
れるからIPL動作に時間がかかってしまうという事態を
回避することができる。また、マスタのプロセッサ（外
部記憶装置を有するクラスタのプロセッサ）からの初期
化の指示は、クラスタの数だけ発行すればよく、またマ
スタのプロセッサは、システム内のクラスタのみを意識
すれば足り、下位の階層であるプロセッサの存在（状
態、構成等）を意識する必要はない。また本発明によれ
ば、IPL動作（初期化動作）は、クラスタに対して行な
うのみで、後の処理は各クラスタ内で自動的に処理され
ることとなるため、多数台のプロセッサを有するシステ
ムであっても高速にIPL動作を行なうことができる。
【図面の簡単な説明】
第１図は本発明の原理図、第２図は本発明に係る計算機
のIPL方法の実施例を示す図、第３図は従来の計算機を
示すブロック図である。
のIPL方法の実施例を示す図、第３図は従来の計算機を
示すブロック図である。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭53−63836（ＪＰ，Ａ)
特開 昭54−47546（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．１台または複数のプロセッサと、該プロセッサに接
続された記憶制御装置と、この記憶制御装置に制御され
る主記憶装置とを包含したクラスタを複数有すると共に
これらのクラスタが共用する共用記憶装置からなる計算
機であって、 上記クラスタのうち少なくとも１のクラスタには外部記
憶装置を有するものにおいて以下のステップを含んでIP
Lを実行する方法。 Ａ）外部記憶装置を有するクラスタのプロセッサが該ク
ラスタの記憶制御装置に制御された主記憶装置にIPLを
実行するステップ。 Ｂ）上記IPLを実行した主記憶装置から共用記憶装置にI
PLに関する情報を転送するステップ。 Ｃ）上記共用記憶装置から外部記憶装置を含まないクラ
スタの記憶制御装置に制御された主記憶装置にIPLに関
する情報を転送するステップ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62309455A JP2753706B2 (ja) | 1987-12-09 | 1987-12-09 | 計算機におけるｉｐｌ方法 |
| CA000584983A CA1319438C (en) | 1987-12-09 | 1988-12-05 | An initial program load control system in a multiprocessor system |
| AU26655/88A AU592047B2 (en) | 1987-12-09 | 1988-12-08 | An initial program load control system in a multiprocessor system |
| DE88311662T DE3884579T2 (de) | 1987-12-09 | 1988-12-09 | Urladekontrollsystem in einem Mehrprozessorsystem. |
| EP88311662A EP0320274B1 (en) | 1987-12-09 | 1988-12-09 | An initial program load control system in a multiprocessor system |
| US07/921,994 US5349664A (en) | 1987-12-09 | 1992-08-03 | Initial program load control system in a multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62309455A JP2753706B2 (ja) | 1987-12-09 | 1987-12-09 | 計算機におけるｉｐｌ方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01150963A JPH01150963A (ja) | 1989-06-13 |
| JP2753706B2 true JP2753706B2 (ja) | 1998-05-20 |
Family
ID=17993197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62309455A Expired - Fee Related JP2753706B2 (ja) | 1987-12-09 | 1987-12-09 | 計算機におけるｉｐｌ方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5349664A (ja) |
| EP (1) | EP0320274B1 (ja) |
| JP (1) | JP2753706B2 (ja) |
| AU (1) | AU592047B2 (ja) |
| CA (1) | CA1319438C (ja) |
| DE (1) | DE3884579T2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
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