JP2751357B2 - Trimming code setting circuit - Google Patents
Trimming code setting circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はトリミングコード設定回路に関し、特に半導
体集積回路装置のトリミング回路に対するトリミングコ
ードを設定するためのトリミングコード設定回路に関す
る。The present invention relates to a trimming code setting circuit, and more particularly to a trimming code setting circuit for setting a trimming code for a trimming circuit of a semiconductor integrated circuit device.
半導体集積回路装置において、特にアナログ回路等の
基準電圧値の設定及び回路電流値の設定等は、そのカタ
ログ規格が厳しく、電圧値及び電流値をカタロク規格内
に追い込むためのトリミング回路を必要としている。In a semiconductor integrated circuit device, especially the setting of a reference voltage value and the setting of a circuit current value of an analog circuit or the like have strict catalog standards, and require a trimming circuit to drive the voltage value and the current value into the catalog standard. .
このトリミング回路に対するトリミングコードの設定
は、例えば第2図に示すようなトリミングコード設定回
路が使用されていた。For setting the trimming code for this trimming circuit, for example, a trimming code setting circuit as shown in FIG. 2 has been used.
このトリミングコード設定回路は、トリミングコード
が3ビットの場合の例を示している。This trimming code setting circuit shows an example where the trimming code is 3 bits.
この回路は、ソースを第1の電源供給端子(電源電圧
VDD=5V)と接続するPチャネルMOS型のトランジスタM
10と、一端をこのトランジスタM10のドレイン及びゲー
トと接続し他端を第2の電源供給端子(電源電圧VSS=
−5V)と接続しトランジスタM10に所定の電流を流す定
電流源51とを備えた定電流回路5と、一端を第2の電源
供給端子(VSS)にそれぞれ接続する複数の薄膜抵抗R1
〜R3とソースを第1の電源供給端子(VDD)にそれぞれ
接続しドレインを各薄膜抵抗R1〜R3の他端にそれぞれ対
応して接続しゲートを共に定電流回路5のトランジスタ
M10のドレイン及びゲートに接続し定電流回路5と共に
それぞれカレントミラー回路を形成するPチャネルMOS
型の複数のトランジスタM7〜M9と入力端をこれらトラン
ジスタM7〜M9のドレインにそれぞれ対応して接続しトリ
ミングコードを出力するインバータの41a〜41cとを備え
たコード設定部4とを有する構成となっていた。This circuit includes a P-channel MOS transistor M having a source connected to a first power supply terminal (power supply voltage V DD = 5 V).
10 and one end connected to the drain and gate of the transistor M10 and the other end connected to a second power supply terminal (power supply voltage V SS =
-5V) and a constant current circuit 51 having a constant current source 51 for supplying a predetermined current to the transistor M10, and a plurality of thin film resistors R1 each having one end connected to a second power supply terminal ( VSS ).
To R3 and the source are connected to the first power supply terminal (V DD ), the drains are respectively connected to the other ends of the thin film resistors R1 to R3, and the gates are both transistors of the constant current circuit 5.
P-channel MOS connected to the drain and gate of M10 and forming a current mirror circuit together with the constant current circuit 5
And a code setting unit 4 having inverters 41a to 41c that connect the input terminals of the transistors M7 to M9 corresponding to the drains of the transistors M7 to M9 and output trimming codes. I was
トリミングコードが設定される前は全ての薄膜抵抗R1
〜R3が切断されていない状態となっており、トランジス
タM7〜M9はそれぞれ定電流回路5と共にカレントミラー
回路を形成しているので、それぞれ所定のオン抵抗をも
って薄膜抵抗R1〜R3に電流を流す。このとき、薄膜抵抗
R1〜R3の抵抗値は通常、トランジスタM7〜M9のオン抵抗
より十分小さいので、インバータ41A〜41Cの入力端のレ
ベルは低い、トリミングコードCD1〜CD3のレベルは全て
“1"となっている。Before the trimming code is set, all thin film resistors R1
Since R3 is not disconnected and the transistors M7 to M9 form a current mirror circuit together with the constant current circuit 5, current flows through the thin film resistors R1 to R3 with a predetermined ON resistance. At this time, the thin film resistor
Since the resistance value of R1~R3 usually sufficiently smaller than the ON resistance of the transistor M7~M9, the level of the input end of the inverter 41 A to 41 C is low, so that all levels of the trimming code CD1~CD3 is "1" I have.
トリミングコードCD1〜CD3を、例えば“101"と設定す
る場合には、第3図に示すように薄膜抵抗R2を切断す
る。薄膜抵抗R2が切断されるとインバータ41Bの入力端
のレベルが上るのでトリミングコードCD2が“0"とな
り、トリミングコードCD1〜CD3を“101"とすることがで
きる。When the trimming codes CD1 to CD3 are set to, for example, "101", the thin film resistor R2 is cut as shown in FIG. Since the thin film resistor R2 is cut level of the input terminal of the inverter 41 B is climb may be trimming code CD2 is "0", the trimming code CD1~CD3 "101".
尚、薄膜抵抗R1〜R3の切断は、通常の薄膜抵抗R1〜R3
とトランジスタM7〜M9とのそれぞれの節点からアルミニ
ウム等によるパッドを取り出し、テスタ等によるウェハ
ー検査工程で切断しようとする薄膜抵抗(R1〜R3)に電
圧を印加し電流を流して溶断するか、又は、レーザーに
より所望の薄膜抵抗(R1〜R3)のみ切断する。The cutting of the thin-film resistors R1 to R3 is performed by cutting the normal thin-film resistors R1 to R3.
A pad made of aluminum or the like is taken out from each of the nodes of the transistors M7 to M9 and a voltage is applied to the thin film resistors (R1 to R3) to be cut in a wafer inspection process using a tester or the like and a current is applied to blow out, Then, only the desired thin film resistors (R1 to R3) are cut by a laser.
上述した従来のトリミングコード設定回路は、所望の
薄膜抵抗(R1〜R3)を切断することによってトリミング
コードの設定を行なう構成となっているので、このよう
なトリミングコードは一度設定しまうとこの回路を用い
ている半導体集積回路装置が動作している間永久に変化
してはいけないものであり、高信頼性が要求されるもの
であるが薄膜抵抗(R1〜R3)の切断状態が不完全なもの
を完全に取除くことが困難なために使用中の経時変化に
よってトリミングコードが変化してしまい不良となる場
合があった。The above-described conventional trimming code setting circuit has a configuration in which the trimming code is set by cutting off a desired thin film resistor (R1 to R3). It must not change permanently while the semiconductor integrated circuit device used is operating, and requires high reliability, but the cutting state of the thin film resistors (R1 to R3) is incomplete. Since it is difficult to completely remove the trimming code, the trimming code may change due to a change over time during use, resulting in a failure.
すなわち、薄膜抵抗R1〜R3とレシオ回路を形成するト
ランジスタM7〜M9の流す電流が例えば10μAとすると、
切断不完全な薄膜抵抗(R1〜R3)の切断部分のもれ電流
が、10μAより少しでも小さければ良品となってしま
う。しかしその後、経時変化でもれ電流がわずかに増加
して10μAを超えると即座にインバータ(41A〜41C)の
出力が変化し不良となってしまう。That is, assuming that the current flowing through the transistors M7 to M9 forming the ratio circuit with the thin film resistors R1 to R3 is, for example, 10 μA,
If the leakage current at the cut portion of the incompletely cut thin film resistor (R1 to R3) is slightly smaller than 10 μA, the product becomes a good product. But then, the output of the inverter (41 A ~41 C) as soon as the current leakage in the aging exceeds slightly increased to 10μA becomes the changed defect.
このように、従来のトリミングコード設定回路では、
切断不完全なものを不良として完全に取除けないため
に、このトリミングコード設定回路を内蔵した半導体集
積回路装置の信頼性を著るしく低下させていた。Thus, in the conventional trimming code setting circuit,
Since the incompletely cut part cannot be completely removed as a defect, the reliability of the semiconductor integrated circuit device incorporating the trimming code setting circuit has been significantly reduced.
本発明の目的は、薄膜抵抗の切断が不完全なものを確
実に不良として取除くことができるトリミングコード設
定回路を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a trimming code setting circuit that can reliably remove an incompletely cut thin film resistor as a defect.
本発明のトリミングコード設定回路は、ソースを第1
の電源供給端子と接続する第1のトランジスタと、一端
を前記第1のトランジスタのドレイン及びゲートと接続
し他端を第2の電源供給端子と接続して前記第1のトラ
ンジスタに所定の電流を流す第1の定電流源とを備えた
第1の定電流回路と、ソースを前記第1の電源供給端子
と接続する第2のトランジスタと一端を前記第2のトラ
ンジスタのドレイン及びゲートに接続し他端を前記第2
の電源供給端子に接続して前記第2のトランジスタに前
記第1のトランジスタより小さい所定の電流を流す第2
の定電流源とを備えた第2の定電流回路と、第1及び第
2の入力端を前記第1及び第2のトランジスタのドレイ
ン及びゲートとそれぞれ対応して接続し制御信号が第1
のレベルのとき前記第1の入力端を出力端へ第2のレベ
ルのとき前記第2の入力端を前記出力端へ接続する切換
回路と、一端を前記第2の電源供給端子にそれぞれ接続
する複数の薄膜抵抗とソースを前記第1の電源供給端子
にそれぞれ接続しドレインを前記各薄膜抵抗の他端にそ
れぞれ対応して接続しゲートを共に前記切換回路の出力
端に接続し前記第1及び第2の定電流回路と共にそれぞ
れカレントミラー回路を形成する複数の第3のトランジ
スタとを備えたコード設定部とを有している。In the trimming code setting circuit according to the present invention, the source is set to the first
A first transistor connected to a power supply terminal of the first transistor, one end connected to a drain and a gate of the first transistor, and the other end connected to a second power supply terminal to supply a predetermined current to the first transistor. A first constant current circuit having a first constant current source flowing therein, a second transistor having a source connected to the first power supply terminal, and one end connected to a drain and a gate of the second transistor; Connect the other end to the second
The second transistor is connected to a power supply terminal of the second transistor so that a predetermined current smaller than the first transistor flows through the second transistor.
A first constant current circuit having a constant current source, and first and second input terminals connected to the drain and gate of the first and second transistors, respectively, so that a control signal is supplied to the first and second transistors.
And a switching circuit for connecting the first input terminal to the output terminal at the second level and the second input terminal to the output terminal at the second level, and one end to the second power supply terminal. A plurality of thin film resistors and a source are respectively connected to the first power supply terminal, drains are respectively connected to the other ends of the thin film resistors, and gates are both connected to output terminals of the switching circuit. A code setting unit including a plurality of third transistors each forming a current mirror circuit together with the second constant current circuit.
次に、本発明の実施例について図面を参照して説明す
る。Next, embodiments of the present invention will be described with reference to the drawings.
第1図は本発明の一実施例を示す回路図である。 FIG. 1 is a circuit diagram showing one embodiment of the present invention.
第1の定電流回路1は、ソースを第1の電源供給端子
(電源電圧VDD=+5V)と接続する第1のトランジスタ
M1と、一端を第1のトランジスタM1のドレイン及びゲー
トと接続し他端を第2の電源供給端子(電源電圧VSS=
−5V)と接続して第1のトランジスタM1に所定の電流I
1を流す第1の定電流電源11とを備えている。The first constant current circuit 1 includes a first transistor having a source connected to a first power supply terminal (power supply voltage V DD = + 5 V).
M1 and one end connected to the drain and gate of the first transistor M1 and the other end connected to a second power supply terminal (power supply voltage V SS =
-5V) and a predetermined current I is supplied to the first transistor M1.
1 and a first constant current power supply 11 for flowing 1.
第2の定電流回路2は、ソースを第1の電源供給端子
(VDD)と接続する第2のトランジスタM2と、一端を第
2のトランジスタM2のドレイン及びゲートに接続し他端
を第2の電源供給端子(VSS)に接続して第2のトラン
ジスタM2に前記第1のトランジスタM1より小さい所定の
電流I2を流す第2の定電流源21とを備えている。The second constant current circuit 2 includes a second transistor M2 having a source connected to the first power supply terminal (V DD ), one end connected to the drain and gate of the second transistor M2, and the other end connected to the second transistor M2. and a second constant current source 21 supplying a current I 2 of the power supply terminal (V SS) and connected first to the second transistor M2 to the transistor M1 smaller predetermined.
切換回路3は、トランジスタM3,M4及びM5,M6から成る
2つのトランスファゲートと2つのインバータ31A,31B
とを備え、第1及び第2の入力端を第1及び第2のトラ
ンスM1,M2のドレイン及びゲートとそれぞれ対応して接
続し制御信号A()が実使用時の高(低)のレベルの
とき第1の入力端を出力端へ接続しテスト時の低(高)
レベルのとき第2の入力端を出力端へ接続する。Switching circuit 3, the transistors M3, M4 and M5, two transfer gates consisting of M6 and two inverters 31 A, 31 B
And the first and second input terminals are connected to the drain and gate of the first and second transformers M1 and M2, respectively, so that the control signal A () is at a high (low) level in actual use. When the first input terminal is connected to the output terminal at the time of (low) in the test
At the level, the second input terminal is connected to the output terminal.
コード設定部4は、一端を第2の電源供給端子
(VSS)にそれぞれ接続する複数の薄膜抵抗R1〜R3と、
ソースを第1の電源供給端子(VDD)にそれぞれ接続し
ドレインを各薄膜抵抗R1〜R3の他端にそれぞれ対応して
接続しゲートを共に切換回路3の出力端に接続し第1及
び第2の定電流回路1,2と共にそれぞれカレントミラー
回路を形成する複数の第3のトランスM7〜M9と、入力端
をトランスM7〜M9のドレインにそれぞれ対応して接続し
トリミングコードCD1〜CD3を出力する複数のインバータ
41A〜41Cとを備えている。Code setting unit 4, a plurality of thin film resistors R1~R3 respectively connecting one end to the second power supply terminal (V SS),
The source is connected to the first power supply terminal (V DD ), the drain is connected to the other end of each of the thin film resistors R1 to R3, and the gate is connected to the output terminal of the switching circuit 3 to connect the first and second terminals. And a plurality of third transformers M7-M9 forming current mirror circuits together with the constant current circuits 1 and 2, respectively, and input terminals connected to drains of the transformers M7-M9 to output trimming codes CD1-CD3. Multiple inverters
41 A to 41 C are provided.
さて、この発明の目的は、切断が不完全なままテスト
時に良品となり、使用しているうちに経時変化で薄膜抵
抗R1〜R3の切断部分のもれ電流が増加し、不良となって
しまう可能性があるものを、テスト時に取除く事であ
る。By the way, the object of the present invention is that a non-defective product becomes a good product at the time of a test, and the leakage current of the cut portion of the thin film resistors R1 to R3 increases with the lapse of time during use, resulting in a failure. Is to remove those that have potential during the test.
その方法として、テスト時にトランジスタM7〜M9に流
れる電流を実使用時に流れる電流より小さくする。As a method, the current flowing through the transistors M7 to M9 during the test is made smaller than the current flowing during actual use.
すなわち、定電流回路2で決まる電流を、定電流回路
1で決まる電流より十分小さく設定するわけである。That is, the current determined by the constant current circuit 2 is set sufficiently smaller than the current determined by the constant current circuit 1.
例えば、テスト時の電流を実使用時の電流の10分の1
に設定する。ここで、実使用時の電流を10μAとする
と、テスト時は1μAに設定するわけである。For example, the current at the time of test is 1/10 of the current at the time of actual use.
Set to. Here, assuming that the current in actual use is 10 μA, it is set to 1 μA in the test.
こうすることにより、テスト時に切断された薄膜抵抗
(R1〜R3)のもれ電流が1μA未満のものでないと良品
とならない。又、実使用時は、もれ電流が10μA以上の
増加しないと不良品とはならず従来のトリミングコード
設定回路に対して著しく余裕度が増したことになり、切
断が不完全なものを確実に不良として取除くことができ
る。By doing so, a non-defective product will not be obtained unless the leakage current of the thin film resistors (R1 to R3) cut during the test is less than 1 μA. Also, in actual use, if the leakage current does not increase by 10 μA or more, it will not be a defective product and the margin will be significantly increased compared to the conventional trimming code setting circuit, and if the cutting is incomplete, ensure that it is incomplete. Can be removed as defective.
以上説明したように本発明は、コード設定部に流れる
テスト時の電流を、実使用時の電流より十分小さくする
構成とすることにより、十分な余裕をもって薄膜抵抗の
切断状態を検出することができるので、薄膜抵抗の切断
が不完全なものを確実に不良として取除くことができ、
この回路が適用される半導体集積回路の信頼性を向上さ
せることができる効果がある。As described above, according to the present invention, the cut-off state of the thin-film resistor can be detected with a sufficient margin by making the current at the time of the test flowing through the code setting unit sufficiently smaller than the current at the time of actual use. Therefore, the incomplete cutting of the thin film resistor can be reliably removed as a defect,
There is an effect that the reliability of a semiconductor integrated circuit to which this circuit is applied can be improved.
第1図は本発明の一実施例を示す回路図、第2図及び第
3図はそれぞれ従来のトリミングコード設定回路を示す
回路図及びこのトリミングコード設定回路によりトリミ
ングコードを設定するときの関連部分の回路図である。 1,2……定電流回路、3……切換回路、4……コード設
定部、5……定電流回路、11,21……定電流源、31A,3
1B,41A〜41C……インバータ、51……定電流源、M1〜M10
……トランジスタ、R1〜R3……薄膜抵抗。FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIGS. 2 and 3 are circuit diagrams showing a conventional trimming code setting circuit, respectively, and related parts when a trimming code is set by the trimming code setting circuit. FIG. 1,2 constant current circuit, 3 switching circuit, 4 code setting section, 5 constant current circuit, 11, 21 constant current source, 31 A , 3
1 B , 41 A to 41 C ... Inverter, 51 ... Constant current source, M1 to M10
...... Transistors, R1 to R3 ... Thin film resistors.
Claims (1)
1のトランジスタと、一端を前記第1のトランジスタの
ドレイン及びゲートと接続し他端を第2の電源供給端子
と接続して前記第1のトランジスタに所定の電流を流す
第1の定電流源とを備えた第1の定電流回路と、ソース
を前記第1の電源供給端子と接続する第2のトランジス
タと一端を前記第2のトランジスタのドレイン及びゲー
トに接続し他端を前記第2の電源供給端子に接続して前
記第2のトランジスタに前記第1のトランジスタより小
さい所定の電流を流す第2の定電流源とを備えた第2の
定電流回路と、第1及び第2の入力端を前記第1及び第
2のトランジスタのドレイン及びゲートとそれぞれ対応
して接続し制御信号が第1のレベルのとき前記第1の入
力端を出力端へ接続し第2のレベルのとき前記第2の入
力端を前記出力端へ接続する切換回路と、一端を前記第
2の電源供給端子にそれぞれ接続する複数の薄膜抵抗と
ソースを前記第1の電源供給端子にそれぞれ接続しドレ
インを前記各薄膜抵抗の他端にそれぞれ対応して接続し
ゲートを共に前記切換回路の出力端に接続し前記第1及
び第2の定電流回路と共にそれぞれカレントミラー回路
を形成する複数の第3のトランジスタとを備えたコード
設定部とを有することを特徴とするトリミングコード設
定回路。A first transistor having a source connected to a first power supply terminal, one end connected to a drain and a gate of the first transistor, and the other end connected to a second power supply terminal. A first constant current circuit having a first constant current source for supplying a predetermined current to the first transistor; a second transistor having a source connected to the first power supply terminal; A second constant current source connected to the drain and the gate of the transistor and having the other end connected to the second power supply terminal and flowing a predetermined current to the second transistor smaller than the first transistor. A second constant current circuit, and first and second input terminals respectively connected to drains and gates of the first and second transistors, respectively, and when the control signal is at a first level, the first constant current circuit is connected to the first and second input terminals. Connect input end to output end A switching circuit for connecting the second input terminal to the output terminal at the second level; and a plurality of thin film resistors each having one end connected to the second power supply terminal and a source connected to the first power supply. And a drain connected to the other end of each of the thin-film resistors, and a gate connected to the output end of the switching circuit to form a current mirror circuit together with the first and second constant current circuits. And a code setting unit including a plurality of third transistors.
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JP8751889A JP2751357B2 (en) | 1989-04-05 | 1989-04-05 | Trimming code setting circuit |
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JP2587710Y2 (en) * | 1991-03-30 | 1998-12-24 | 株式会社ユーシン | Code input device |
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- 1989-04-05 JP JP8751889A patent/JP2751357B2/en not_active Expired - Lifetime
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