JP2746482B2 - 電界効果型トランジスタ及びその製造方法 - Google Patents
電界効果型トランジスタ及びその製造方法Info
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
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- H01L29/66863—Lateral single gate transistors
- H01L29/66871—Processes wherein the final gate is made after the formation of the source and drain regions in the active layer, e.g. dummy-gate processes
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
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Description
【０００１】
【産業上の利用分野】この発明は電界効果型トランジス
タ及びその製造方法に関し、特にチャネル下側の半導体
層構造及びその形成方法に関するものである。
タ及びその製造方法に関し、特にチャネル下側の半導体
層構造及びその形成方法に関するものである。
【０００２】
【従来の技術】従来からＭＥＳＦＥＴには、チャネル層
を含む動作層の下側に該動作層とは逆の導電型の埋込層
を形成し、動作層から半絶縁性基板への電流リークを抑
えるようにしたものがある。
を含む動作層の下側に該動作層とは逆の導電型の埋込層
を形成し、動作層から半絶縁性基板への電流リークを抑
えるようにしたものがある。
【０００３】図８(a) はこのような埋込層を有するセル
フアラインゲートＭＥＳＦＥＴの一例を示している。図
において、１は半絶縁性ＧａＡｓ基板、２は該基板１上
に形成されたゲート電極、５ａ，５ｂは該ゲート電極２
の両側に形成されたｎ型高濃度層（以下ｎ+ ソース，ド
レイン領域ともいう。）、３は上記ゲート電極２の直下
に形成されたｎ型チャネル層、１１は上記ｎ型高濃度層
５ａ，５ｂ及びｎ型チャネル層３の下側にこれらの半導
体層を覆うよう形成されたｐ型埋込層、６ａ，６ｂは上
記ｎ+ ソース，ドレイン領域５ａ，５ｂ上に形成された
ソース，ドレイン電極である。
フアラインゲートＭＥＳＦＥＴの一例を示している。図
において、１は半絶縁性ＧａＡｓ基板、２は該基板１上
に形成されたゲート電極、５ａ，５ｂは該ゲート電極２
の両側に形成されたｎ型高濃度層（以下ｎ+ ソース，ド
レイン領域ともいう。）、３は上記ゲート電極２の直下
に形成されたｎ型チャネル層、１１は上記ｎ型高濃度層
５ａ，５ｂ及びｎ型チャネル層３の下側にこれらの半導
体層を覆うよう形成されたｐ型埋込層、６ａ，６ｂは上
記ｎ+ ソース，ドレイン領域５ａ，５ｂ上に形成された
ソース，ドレイン電極である。
【０００４】図８(b) は上記ｐ型埋込層を有するＭＥＳ
ＦＥＴのチャネル部での深さ方向におけるエネルギーバ
ント構造を示し、このような構造のＭＥＳＦＥＴでは、
ｎ型チャネル層３とｐ型埋込層１１との間で生ずるｐｎ
接合障壁により、ｎ型チャネル層内のキャリア（電子）
は該ｎ型チャネル層内に良好に閉じ込められ、チャネル
層下側の基板への電流リークが低減される。このため短
チャネル効果，例えばスレッショルド電圧Ｖthの負側へ
のシフトが抑制されることとなり、均一性，再現性が高
く、良好な高周波特性を有するＭＥＳＦＥＴを得ること
ができる。
ＦＥＴのチャネル部での深さ方向におけるエネルギーバ
ント構造を示し、このような構造のＭＥＳＦＥＴでは、
ｎ型チャネル層３とｐ型埋込層１１との間で生ずるｐｎ
接合障壁により、ｎ型チャネル層内のキャリア（電子）
は該ｎ型チャネル層内に良好に閉じ込められ、チャネル
層下側の基板への電流リークが低減される。このため短
チャネル効果，例えばスレッショルド電圧Ｖthの負側へ
のシフトが抑制されることとなり、均一性，再現性が高
く、良好な高周波特性を有するＭＥＳＦＥＴを得ること
ができる。
【０００５】すなわちスレッショルド電圧Ｖthは図１０
(a) に示すようにソースＳ，ドレインＤ間に形成される
チャネル領域Ｃの厚みＷによって左右され、これが大き
くなるとその値が小さくなる。上記チャネル領域の下側
に電流経路ができるとチャネル領域の実効的な厚さがＷ
1 に増大して上記スレッショルド電圧Ｖthが下がること
となる。つまりゲート長Ｌg が短くなった場合に発生す
る劣化現象（短チャネル効果）の１つである、スレッシ
ョルド電圧Ｖthの負側へのシフト（図１０(b)）とな
る。これに対してはチャネル層の下側に埋込層を形成す
ることにより上記リーク電流を低減して上記短チャネル
効果を抑制し、ＦＥＴの高周波特性，つまり高周波での
スイッチング特性の劣化を防止することができる。
(a) に示すようにソースＳ，ドレインＤ間に形成される
チャネル領域Ｃの厚みＷによって左右され、これが大き
くなるとその値が小さくなる。上記チャネル領域の下側
に電流経路ができるとチャネル領域の実効的な厚さがＷ
1 に増大して上記スレッショルド電圧Ｖthが下がること
となる。つまりゲート長Ｌg が短くなった場合に発生す
る劣化現象（短チャネル効果）の１つである、スレッシ
ョルド電圧Ｖthの負側へのシフト（図１０(b)）とな
る。これに対してはチャネル層の下側に埋込層を形成す
ることにより上記リーク電流を低減して上記短チャネル
効果を抑制し、ＦＥＴの高周波特性，つまり高周波での
スイッチング特性の劣化を防止することができる。
【０００６】また上記チャネル領域Ｃの厚みＷの変動が
ＦＥＴの均一性や再現性の劣化に対応するが、上記埋込
層を形成することにより、チャネル領域Ｃの下側への広
がりを制限してその厚みＷの変動を低減することがで
き、均一性，再現性を向上することができる。
ＦＥＴの均一性や再現性の劣化に対応するが、上記埋込
層を形成することにより、チャネル領域Ｃの下側への広
がりを制限してその厚みＷの変動を低減することがで
き、均一性，再現性を向上することができる。
【０００７】また図９(a) ，(b) はそれぞれｐ型埋込層
を有するＭＥＳＦＥＴの他の例を示しており、図９(a)
において、１１ａはｎ+ ソース，ドレイン領域５ａ，５
ｂ及びｎ型チャネル層３の下側に形成されたｐ型埋込層
で、ここでは上記ソース，ドレイン領域５ａ，５ｂの側
面部は該ｐ型埋込層１１ａによって被覆されておらず、
この点のみ上記図８(a) に示すものと異なっている。
を有するＭＥＳＦＥＴの他の例を示しており、図９(a)
において、１１ａはｎ+ ソース，ドレイン領域５ａ，５
ｂ及びｎ型チャネル層３の下側に形成されたｐ型埋込層
で、ここでは上記ソース，ドレイン領域５ａ，５ｂの側
面部は該ｐ型埋込層１１ａによって被覆されておらず、
この点のみ上記図８(a) に示すものと異なっている。
【０００８】この構造では、高濃度ｎ型領域５ａ，５ｂ
の側面では電流リークが若干生ずるが、該領域及びチャ
ネル層３の底面からのリークを防止することができる。
の側面では電流リークが若干生ずるが、該領域及びチャ
ネル層３の底面からのリークを防止することができる。
【０００９】また図９(b) において、１１ｂはｎ型チャ
ネル層３の下側に形成されたｐ型埋込層であるが、ここ
では、ｐ型埋込層は高濃度ｎ型領域５ａ，５ｂの底面部
の一部としか接触しておらず、この点で上記図８(a) に
示すものとは異なっている。
ネル層３の下側に形成されたｐ型埋込層であるが、ここ
では、ｐ型埋込層は高濃度ｎ型領域５ａ，５ｂの底面部
の一部としか接触しておらず、この点で上記図８(a) に
示すものとは異なっている。
【００１０】この場合、チャネル層３から基板側への電
流リークを防止することはできるが、チャネル層３両側
のソース，ドレイン領域５ａ，５ｂから基板側への電流
リークを効果的に抑制することはできない。
流リークを防止することはできるが、チャネル層３両側
のソース，ドレイン領域５ａ，５ｂから基板側への電流
リークを効果的に抑制することはできない。
【００１１】
【発明が解決しようとする課題】従来のＭＥＳＦＥＴ構
造では、ｎ型チャネル層下のｐ型埋込層は短チャネル効
果の抑制に効果があるが、このｐ型埋込層がｎ型キャリ
ア濃度の高いｎ+ 層５ａ，５ｂと、ｎ型チャネル層の面
積に比べ十分に広い面積で接触しているため、ｐ型埋込
層，ｎ+ 層間の容量によりゲート寄生容量が増大し、Ｆ
ＥＴ動作速度が劣化するという問題があった。
造では、ｎ型チャネル層下のｐ型埋込層は短チャネル効
果の抑制に効果があるが、このｐ型埋込層がｎ型キャリ
ア濃度の高いｎ+ 層５ａ，５ｂと、ｎ型チャネル層の面
積に比べ十分に広い面積で接触しているため、ｐ型埋込
層，ｎ+ 層間の容量によりゲート寄生容量が増大し、Ｆ
ＥＴ動作速度が劣化するという問題があった。
【００１２】ところで、特開平１−225169号公報，特開
平２−105539号公報，特開昭63-52479号公報，特開昭61
−187277号公報には、上記ｐ型埋込層がチャネル層の直
下のみに配置してあり、構造上上記のようなゲート寄生
容量の増大があまり生じないと考えられる電界効果型ト
ランジスタ（ＦＥＴ）が開示されている。
平２−105539号公報，特開昭63-52479号公報，特開昭61
−187277号公報には、上記ｐ型埋込層がチャネル層の直
下のみに配置してあり、構造上上記のようなゲート寄生
容量の増大があまり生じないと考えられる電界効果型ト
ランジスタ（ＦＥＴ）が開示されている。
【００１３】しかしながら、上記特開平１−225169号公
報記載のＦＥＴは、セルフアラインゲート型のＦＥＴで
はなく、動作層の中央部にリセス溝を形成し、該リセス
溝内にゲート電極を形成し、その両側の領域をソース，
ドレイン領域としたものである。この公報記載の構造で
は、チャネル部の厚みがリセス溝の深さにより決まるた
め、スレッショルド電圧のバラツキが生じ、素子特性の
均一性や再現性は好ましいものではない。またセルフア
ラインゲート型のＦＥＴではないので、チャネル部に対
して、ソース，ドレイン領域をさらに高濃度にして素子
特性，つまり導電性を改善するには、ソース，ドレイン
領域にイオン注入するためのマスクが必要となり、工程
が複雑になるという問題もある。
報記載のＦＥＴは、セルフアラインゲート型のＦＥＴで
はなく、動作層の中央部にリセス溝を形成し、該リセス
溝内にゲート電極を形成し、その両側の領域をソース，
ドレイン領域としたものである。この公報記載の構造で
は、チャネル部の厚みがリセス溝の深さにより決まるた
め、スレッショルド電圧のバラツキが生じ、素子特性の
均一性や再現性は好ましいものではない。またセルフア
ラインゲート型のＦＥＴではないので、チャネル部に対
して、ソース，ドレイン領域をさらに高濃度にして素子
特性，つまり導電性を改善するには、ソース，ドレイン
領域にイオン注入するためのマスクが必要となり、工程
が複雑になるという問題もある。
【００１４】また特開平２−105539号公報記載のＦＥＴ
では、チャネル層下面の大部分はｐ型埋込層により被覆
されているが、チャネル層下面の両端部は直接基板と接
触しており、この部分で基板側への電流リークが発生す
ることとなり、チャネル部での電流リークを完全に抑制
することができるものではない。
では、チャネル層下面の大部分はｐ型埋込層により被覆
されているが、チャネル層下面の両端部は直接基板と接
触しており、この部分で基板側への電流リークが発生す
ることとなり、チャネル部での電流リークを完全に抑制
することができるものではない。
【００１５】また特開昭63-52479号公報，特開昭61−18
7277号公報記載のＦＥＴでは、チャネル層は、ソース，
ドレイン領域に比べて浅く形成されており、このためチ
ャネル層直下に形成したｐ型埋込層の側面上部と上記ソ
ース，ドレイン領域の側面下部が接触することとなり、
やはり余分な寄生容量が生ずるという問題があった。
7277号公報記載のＦＥＴでは、チャネル層は、ソース，
ドレイン領域に比べて浅く形成されており、このためチ
ャネル層直下に形成したｐ型埋込層の側面上部と上記ソ
ース，ドレイン領域の側面下部が接触することとなり、
やはり余分な寄生容量が生ずるという問題があった。
【００１６】本発明は上記のような問題点を解消するた
めになされたもので、チャネル層下側に形成されるｐ型
埋込層と、上記チャネル層両側に位置するｎ+ 層との間
の接合容量をなくすとともに、チャネル層から基板への
電流リークを防止することができ、しかも素子特性の良
好なセルフアラインゲートの電界効果型トランジスタを
得ることを目的とする。
めになされたもので、チャネル層下側に形成されるｐ型
埋込層と、上記チャネル層両側に位置するｎ+ 層との間
の接合容量をなくすとともに、チャネル層から基板への
電流リークを防止することができ、しかも素子特性の良
好なセルフアラインゲートの電界効果型トランジスタを
得ることを目的とする。
【００１７】また本発明は、チャネル層及びその両側の
ソース，ドレイン領域からの電流リークを、ゲート寄生
容量の増大を招くことなくあるいは極力抑えて確実に防
止できるセルフアラインゲートの電界効果型トランジス
タを得ることを目的とする。
ソース，ドレイン領域からの電流リークを、ゲート寄生
容量の増大を招くことなくあるいは極力抑えて確実に防
止できるセルフアラインゲートの電界効果型トランジス
タを得ることを目的とする。
【００１８】また本発明は、上記チャネル層からの電流
リーク及びゲート寄生容量が小さく、またソース，ドレ
イン領域が低抵抗な電界効果型トランジスタを歩留りよ
く製造することができる電界効果型トランジスタの製造
方法を得ることを目的とする。
リーク及びゲート寄生容量が小さく、またソース，ドレ
イン領域が低抵抗な電界効果型トランジスタを歩留りよ
く製造することができる電界効果型トランジスタの製造
方法を得ることを目的とする。
【００１９】
【課題を解決するための手段】この発明に係る電界効果
型トランジスタは、半絶縁性基板上に第１の半導体層
と、該第１の半導体層よりバンドギャップの大きい第２
の半導体層とを順次形成し、上記第２の半導体層内に第
１導電型ソース，ドレイン領域及び第１導電型チャネル
層を設けるとともに、上記第１の半導体層内の該チャネ
ル層直下の部分に第２導電型埋込層を形成したものであ
る。
型トランジスタは、半絶縁性基板上に第１の半導体層
と、該第１の半導体層よりバンドギャップの大きい第２
の半導体層とを順次形成し、上記第２の半導体層内に第
１導電型ソース，ドレイン領域及び第１導電型チャネル
層を設けるとともに、上記第１の半導体層内の該チャネ
ル層直下の部分に第２導電型埋込層を形成したものであ
る。
【００２０】
【００２１】
【００２２】この発明に係る電界効果型トランジスタ
は、半絶縁性基板表面に第１導電型ソース，ドレイン領
域を、該両領域間に第１導電型チャネル領域を形成する
とともに、上記第１導電型チャネル層の直下の領域に第
２導電型埋込層を形成し、上記ソース，ドレイン領域下
側の領域をイオン注入により絶縁化したものである。
は、半絶縁性基板表面に第１導電型ソース，ドレイン領
域を、該両領域間に第１導電型チャネル領域を形成する
とともに、上記第１導電型チャネル層の直下の領域に第
２導電型埋込層を形成し、上記ソース，ドレイン領域下
側の領域をイオン注入により絶縁化したものである。
【００２３】この発明に係る電界効果型トランジスタの
製造方法は、半絶縁性基板の表面領域に第１導電型活性
層及び絶縁膜を順次形成し、該絶縁膜の所定部分に開口
を形成し、該絶縁膜をマスクとして第２導電型の不純物
のイオン注入を行って上記活性層の所定部分に該活性層
より低濃度の第１導電型チャネル領域を形成するととも
に、該チャネル領域の下側に第２導電型不純物層を形成
し、その後上記絶縁膜上全面にゲート材料を形成し、表
面を平坦化した後、上記ゲート材料をエッチバックして
上記チャネル領域上にゲート電極を自己整合的に形成す
るものである。
製造方法は、半絶縁性基板の表面領域に第１導電型活性
層及び絶縁膜を順次形成し、該絶縁膜の所定部分に開口
を形成し、該絶縁膜をマスクとして第２導電型の不純物
のイオン注入を行って上記活性層の所定部分に該活性層
より低濃度の第１導電型チャネル領域を形成するととも
に、該チャネル領域の下側に第２導電型不純物層を形成
し、その後上記絶縁膜上全面にゲート材料を形成し、表
面を平坦化した後、上記ゲート材料をエッチバックして
上記チャネル領域上にゲート電極を自己整合的に形成す
るものである。
【００２４】
【作用】この発明においては、ヘテロ接合を形成する
上，下の半導体層のうち上側の半導体層内に、チャネル
層及びソース，ドレイン領域を形成し、下側の半導体層
内の、チャネル層直下の部分にチャネル層とは逆導電型
の埋込層を形成したので、チャネル層からの電流リーク
はヘテロ障壁とｐｎ接合障壁により確実に防止できると
ともに、ソース，ドレイン領域からの電流リークもヘテ
ロ障壁により大きく低減することができる。
上，下の半導体層のうち上側の半導体層内に、チャネル
層及びソース，ドレイン領域を形成し、下側の半導体層
内の、チャネル層直下の部分にチャネル層とは逆導電型
の埋込層を形成したので、チャネル層からの電流リーク
はヘテロ障壁とｐｎ接合障壁により確実に防止できると
ともに、ソース，ドレイン領域からの電流リークもヘテ
ロ障壁により大きく低減することができる。
【００２５】
【００２６】
【００２７】またこの発明においては、チャネル層の下
側に、これとは逆導電型の埋込層を、チャネル層両側の
ソース，ドレイン領域の下側の領域をイオン注入により
絶縁化したので、チャネル層及びソース，ドレイン領域
からの電流リークを、ソース，ドレイン領域と埋込層と
の間での接合容量の発生を招くことなく確実に防止でき
る。
側に、これとは逆導電型の埋込層を、チャネル層両側の
ソース，ドレイン領域の下側の領域をイオン注入により
絶縁化したので、チャネル層及びソース，ドレイン領域
からの電流リークを、ソース，ドレイン領域と埋込層と
の間での接合容量の発生を招くことなく確実に防止でき
る。
【００２８】またこの発明においては、半絶縁性基板表
面の高濃度の活性層に、所定部分に開口を有する絶縁膜
をマスクとして、上記活性層とは逆導電型の不純物をイ
オン注入して、該活性層内にチャネル領域及びソース，
ドレイン領域とともに、チャネル領域下側に埋込層を形
成し、その後、上記絶縁膜をマスクとしてチャネル領域
上にゲート電極を形成するようにしたので、埋込層及び
ゲート電極をチャネル領域に対して自己整合的に形成す
ることができ、チャネル層からの電流リーク及びゲート
寄生容量が小さく、またソース，ドレイン領域が低抵抗
な電界効果型トランジスタを簡単な工程で再現性よく製
造することができる。
面の高濃度の活性層に、所定部分に開口を有する絶縁膜
をマスクとして、上記活性層とは逆導電型の不純物をイ
オン注入して、該活性層内にチャネル領域及びソース，
ドレイン領域とともに、チャネル領域下側に埋込層を形
成し、その後、上記絶縁膜をマスクとしてチャネル領域
上にゲート電極を形成するようにしたので、埋込層及び
ゲート電極をチャネル領域に対して自己整合的に形成す
ることができ、チャネル層からの電流リーク及びゲート
寄生容量が小さく、またソース，ドレイン領域が低抵抗
な電界効果型トランジスタを簡単な工程で再現性よく製
造することができる。
【００２９】
【実施例】図１は本発明の第１の実施例による電界効果
型トランジスタの構造を説明するための断面図、図５は
該電界効果型トランジスタの製造方法を説明するための
断面図である。図において、１は半絶縁性ＧａＡｓ基
板、２は該基板１上に所定領域に形成されたゲート電
極、３は該ゲート電極下側に形成されたｎ型チャネル
層、４は該ｎ型チャネル層３の直下の領域に形成された
高濃度ｐ型埋込層で、ＭｇやＢｅ等のｐ型不純物のイオ
ン注入量を１×１０12個／cm2 程度以上，つまりｎ型チ
ャネル層との接触状態で完全に空乏化しない程度の濃度
以上に設定している。５ａ，５ｂは上記ｎ型チャネル層
３の両側にその下側のｐ型埋込層４と重ならないよう形
成され、上記チャネル層と同一の厚さを有するｎ型高濃
度のソース，ドレイン領域、６ａ，６ｂは該ソース，ド
レイン領域内に形成されたソース，ドレイン電極であ
る。
型トランジスタの構造を説明するための断面図、図５は
該電界効果型トランジスタの製造方法を説明するための
断面図である。図において、１は半絶縁性ＧａＡｓ基
板、２は該基板１上に所定領域に形成されたゲート電
極、３は該ゲート電極下側に形成されたｎ型チャネル
層、４は該ｎ型チャネル層３の直下の領域に形成された
高濃度ｐ型埋込層で、ＭｇやＢｅ等のｐ型不純物のイオ
ン注入量を１×１０12個／cm2 程度以上，つまりｎ型チ
ャネル層との接触状態で完全に空乏化しない程度の濃度
以上に設定している。５ａ，５ｂは上記ｎ型チャネル層
３の両側にその下側のｐ型埋込層４と重ならないよう形
成され、上記チャネル層と同一の厚さを有するｎ型高濃
度のソース，ドレイン領域、６ａ，６ｂは該ソース，ド
レイン領域内に形成されたソース，ドレイン電極であ
る。
【００３０】次に製造方法について説明する。まず半絶
縁性ＧａＡｓ基板１上に選択的に第１のレジスト膜８１
を形成し、これをマスクとして上記基板１の表面にＳｉ
イオンを注入してｎ型高濃度層５を形成する（図５(a)
）。
縁性ＧａＡｓ基板１上に選択的に第１のレジスト膜８１
を形成し、これをマスクとして上記基板１の表面にＳｉ
イオンを注入してｎ型高濃度層５を形成する（図５(a)
）。
【００３１】次に上記第１のレジスト８１を除去した
後、基板１全面を絶縁膜９で覆い、その上に、基板上の
チャネル形成部に対応する位置に開口部８２ａを有する
第２のレジスト８２を形成する。そして該レジスト８２
をマスクとして絶縁膜９を選択的に除去して開口部９ａ
を形成する。続いて上記絶縁膜９及びレジスト８２をマ
スクとしてＭｇあるいはＢｅ等の不純物を１×１０12個
／cm 2 程度以上注入して上記チャネル形成部の下側にｐ
型埋込層４を形成する。その後さらに上記チャネル形成
部の濃度調整のためにｎ型不純物、例えばＳｉイオンを
追加注入してチャネル層３を形成し、レジスト８２を除
去した後、注入層活性化のためのアニールを行う（図５
(b) ）。
後、基板１全面を絶縁膜９で覆い、その上に、基板上の
チャネル形成部に対応する位置に開口部８２ａを有する
第２のレジスト８２を形成する。そして該レジスト８２
をマスクとして絶縁膜９を選択的に除去して開口部９ａ
を形成する。続いて上記絶縁膜９及びレジスト８２をマ
スクとしてＭｇあるいはＢｅ等の不純物を１×１０12個
／cm 2 程度以上注入して上記チャネル形成部の下側にｐ
型埋込層４を形成する。その後さらに上記チャネル形成
部の濃度調整のためにｎ型不純物、例えばＳｉイオンを
追加注入してチャネル層３を形成し、レジスト８２を除
去した後、注入層活性化のためのアニールを行う（図５
(b) ）。
【００３２】次に高融点金属シリサイド（ＷＳｉｘ）、
あるいはＴｉ層とＡｕ層等からなる多層の電極材料１０
を全面に形成し、さらに第３のレジスト８３を形成して
表面を平坦化する（図５(c) ）。その後上記レジスト８
３及びゲート材料１０のエッチバックをＲＩＥまたはイ
オンミリングで行い、ゲート電極１０の頭出しを行って
セルフアラインゲート電極を形成する（図５(d) ）。
あるいはＴｉ層とＡｕ層等からなる多層の電極材料１０
を全面に形成し、さらに第３のレジスト８３を形成して
表面を平坦化する（図５(c) ）。その後上記レジスト８
３及びゲート材料１０のエッチバックをＲＩＥまたはイ
オンミリングで行い、ゲート電極１０の頭出しを行って
セルフアラインゲート電極を形成する（図５(d) ）。
【００３３】次いで、基板上に、所定の開口パターンを
有する第４のレジスト膜８４を形成し、これを用いて上
記絶縁膜９の、ソース，ドレイン領域５ａ，５ｂ上の部
分に開口部９ｂを形成し、蒸着リフトオフ法等によりソ
ース，ドレイン電極を形成する（図５(e) ）。その後、
第４のレジスト膜８４及び絶縁膜９を除去して図１の素
子構造のＭＥＳＦＥＴを完成する。ただし上記絶縁膜９
は必ずしも除去する必要はない。
有する第４のレジスト膜８４を形成し、これを用いて上
記絶縁膜９の、ソース，ドレイン領域５ａ，５ｂ上の部
分に開口部９ｂを形成し、蒸着リフトオフ法等によりソ
ース，ドレイン電極を形成する（図５(e) ）。その後、
第４のレジスト膜８４及び絶縁膜９を除去して図１の素
子構造のＭＥＳＦＥＴを完成する。ただし上記絶縁膜９
は必ずしも除去する必要はない。
【００３４】このような構造の本実施例のＭＥＳＦＥＴ
では、該ｐ型埋込層４を比較的高濃度に形成しているた
め、ｎ型チャネル層３，ｐ埋込層４間のエネルギー障壁
は高く、かつ急峻に形成される。またｐ型埋込層４はｎ
型チャネル層３の下面を完全に覆っているため、チャネ
ル層３と基板１との間に一様にエネルギー障壁を形成で
きる。よって該チャネル層３内のキャリア（電子）のチ
ャネル層下の基板１へリークは十分低減され、短チャネ
ル効果は良好に抑制される。さらにｎ型チャネル層３直
下のｐ型埋込層４をｎ+ 層５よりも深い位置に形成して
いるため、ｐ型埋込層４はｎ+ 層５とはその端部の２点
でしか接触しておらず、ｐ型埋込層−ｎ+ 層間容量によ
るゲート寄生容量が発生せず、ＦＥＴ動作速度が向上す
る。通常ｎ+ 層５ａ，５ｂの占有面積はチャネル層の面
積より十分大であるので、上記の寄生容量低減の効果は
大きい。
では、該ｐ型埋込層４を比較的高濃度に形成しているた
め、ｎ型チャネル層３，ｐ埋込層４間のエネルギー障壁
は高く、かつ急峻に形成される。またｐ型埋込層４はｎ
型チャネル層３の下面を完全に覆っているため、チャネ
ル層３と基板１との間に一様にエネルギー障壁を形成で
きる。よって該チャネル層３内のキャリア（電子）のチ
ャネル層下の基板１へリークは十分低減され、短チャネ
ル効果は良好に抑制される。さらにｎ型チャネル層３直
下のｐ型埋込層４をｎ+ 層５よりも深い位置に形成して
いるため、ｐ型埋込層４はｎ+ 層５とはその端部の２点
でしか接触しておらず、ｐ型埋込層−ｎ+ 層間容量によ
るゲート寄生容量が発生せず、ＦＥＴ動作速度が向上す
る。通常ｎ+ 層５ａ，５ｂの占有面積はチャネル層の面
積より十分大であるので、上記の寄生容量低減の効果は
大きい。
【００３５】またソース，ドレイン領域５ａ，５ｂを、
チャネル層の濃度を高くすることなく高濃度にしている
ため、ゲート電極のショットキー接合を良好に保持しつ
つ、ソース，ドレイン領域の抵抗を低下して素子の高性
能化を図っている。
チャネル層の濃度を高くすることなく高濃度にしている
ため、ゲート電極のショットキー接合を良好に保持しつ
つ、ソース，ドレイン領域の抵抗を低下して素子の高性
能化を図っている。
【００３６】またこの実施例の製造方法では、基板表面
にｎ+ 型層５を形成し、その後所定のマスク（絶縁膜）
９を用いて選択的にｐ型不純物をイオン注入するので、
ｎ型チャネル層３とその下側のｐ型埋込層４とを同時に
制御性よく形成できるとともに、ソース，ドレイン領域
５ａ，５ｂに対してチャネル層の濃度を自動的に下げる
ことができる。
にｎ+ 型層５を形成し、その後所定のマスク（絶縁膜）
９を用いて選択的にｐ型不純物をイオン注入するので、
ｎ型チャネル層３とその下側のｐ型埋込層４とを同時に
制御性よく形成できるとともに、ソース，ドレイン領域
５ａ，５ｂに対してチャネル層の濃度を自動的に下げる
ことができる。
【００３７】また上記マスク（絶縁膜）９を用いてゲー
ト電極２を形成するので、ゲート電極２をチャネル層及
び埋込層に対し自己整合的に形成することができる。こ
の結果埋込層を有するセルフアラインゲート型トランジ
スタを簡単な工程で再現性よく製造することができる。
ト電極２を形成するので、ゲート電極２をチャネル層及
び埋込層に対し自己整合的に形成することができる。こ
の結果埋込層を有するセルフアラインゲート型トランジ
スタを簡単な工程で再現性よく製造することができる。
【００３８】次に本発明の第２の実施例を説明する。図
２は本実施例のセルフアラインゲートＭＥＳＦＥＴの断
面構造を示しており、ここでは、上記ｎ+層５の下面及
び側面を低濃度のｐ型埋込層１６ａ，１６ｂで囲んでい
る点のみ上記実施例と異なっている。
２は本実施例のセルフアラインゲートＭＥＳＦＥＴの断
面構造を示しており、ここでは、上記ｎ+層５の下面及
び側面を低濃度のｐ型埋込層１６ａ，１６ｂで囲んでい
る点のみ上記実施例と異なっている。
【００３９】次に製造方法について説明する。まず、半
絶縁性ＧａＡｓ基板１上に、所定の開口８１ａを有する
第１のレジスト膜８１を形成し、これをマスクとして上
記基板１の表面にＳｉイオンを注入してｎ型高濃度層５
を形成し、さらに上記マスクを用いてｐ型不純物をイオ
ン注入して低濃度ｐ型埋込層６を形成する（図６(a)
）。その後は上記第１実施例の図５(b) 〜図５(e) と
同様にしてＭＥＳＦＥＴを完成する（図２）。
絶縁性ＧａＡｓ基板１上に、所定の開口８１ａを有する
第１のレジスト膜８１を形成し、これをマスクとして上
記基板１の表面にＳｉイオンを注入してｎ型高濃度層５
を形成し、さらに上記マスクを用いてｐ型不純物をイオ
ン注入して低濃度ｐ型埋込層６を形成する（図６(a)
）。その後は上記第１実施例の図５(b) 〜図５(e) と
同様にしてＭＥＳＦＥＴを完成する（図２）。
【００４０】この実施例では、上記低濃度のｐ型埋込層
１６ａ，１６ｂによりｎ+ ソース，ドレイン層５ａ，５
ｂからのキャリア（電子）の基板へのリークをより一層
防止することができ、上記実施例に比べてさらに短チャ
ネル効果を抑制することができる。また本発明での主た
る特徴としているｎ+ 層５での寄生容量の低減化につい
ては、上記該ｐ型埋込層１６を十分低濃度としているた
め該ｐ−ｎ接合による寄生容量は十分小さい。
１６ａ，１６ｂによりｎ+ ソース，ドレイン層５ａ，５
ｂからのキャリア（電子）の基板へのリークをより一層
防止することができ、上記実施例に比べてさらに短チャ
ネル効果を抑制することができる。また本発明での主た
る特徴としているｎ+ 層５での寄生容量の低減化につい
ては、上記該ｐ型埋込層１６を十分低濃度としているた
め該ｐ−ｎ接合による寄生容量は十分小さい。
【００４１】なお、この実施例では、Ｓｉイオンの注入
と、ｐ型不純物の注入とを同一のマスクを用いて行って
いるが、これはｐ型不純物の注入は新たに写真製版によ
り形成したマスクを用いて行ってもよく、この際このｐ
型不純物注入用マスクは開口パターンをｎ+ 型層５領域
にそれほど精度よく合わせる必要はない。
と、ｐ型不純物の注入とを同一のマスクを用いて行って
いるが、これはｐ型不純物の注入は新たに写真製版によ
り形成したマスクを用いて行ってもよく、この際このｐ
型不純物注入用マスクは開口パターンをｎ+ 型層５領域
にそれほど精度よく合わせる必要はない。
【００４２】次に本発明の第３の実施例を説明する。図
３は第３の実施例によるＭＥＳＦＥＴの断面構造を示し
ており、図中、１２は半絶縁性ＧａＡｓ基板上に結晶成
長されたｉ型ＡｌＧａＡｓ層、１３はその上に結晶成長
され、該ＡｌＧａＡｓ層１２とヘテロ接合を形成するＧ
ａＡｓ層であり、ここでは、ｎ型チャネル層３及びソー
ス，ドレイン領域５ａ，５ｂは上記ＧａＡｓ層１３内に
形成され、またｐ型埋込層４は上記チャネル層直下の上
記ＡｌＧａＡｓ層１２内に形成されており、その他の点
は上記第１の実施例と同様である。
３は第３の実施例によるＭＥＳＦＥＴの断面構造を示し
ており、図中、１２は半絶縁性ＧａＡｓ基板上に結晶成
長されたｉ型ＡｌＧａＡｓ層、１３はその上に結晶成長
され、該ＡｌＧａＡｓ層１２とヘテロ接合を形成するＧ
ａＡｓ層であり、ここでは、ｎ型チャネル層３及びソー
ス，ドレイン領域５ａ，５ｂは上記ＧａＡｓ層１３内に
形成され、またｐ型埋込層４は上記チャネル層直下の上
記ＡｌＧａＡｓ層１２内に形成されており、その他の点
は上記第１の実施例と同様である。
【００４３】次に図７を用いて製造方法について説明す
る。まず、半絶縁性ＧａＡｓ基板１上にｉ型ＡｌＧａＡ
ｓ層１２及びｎ型ＧａＡｓ層１３を順次エピタキシャル
成長する（図７(a) ）。ここで上記ｉ型ＡｌＧａＡｓ層
１２とｎ型ＧａＡｓ層１３とは結晶成長により形成して
いるため、上記ヘテロ障壁は急峻になる。次に基板１全
面を絶縁膜９で覆い、その上に、基板上のチャネル形成
部に対応する位置に開口部１０１ａを有する第１のレジ
スト１０１を形成する。そして該レジスト１０１をマス
クとして絶縁膜９を選択的に除去して開口部９ａを形成
する。続いて上記絶縁膜９及びレジスト１０１をマスク
としてＭｇあるいはＢｅ等の不純物を１×１０12個／cm
2 程度以上注入して上記チャネル形成部の下側にｐ型埋
込層４を形成する。ここでｐ型埋込層の濃度はｎ型チャ
ネル層との接触状態で完全に空乏化しない程度に高濃度
であるため、ｐ−ｎ接合障壁も高くかつ急峻となってい
る。その後さらに上記チャネル形成部の濃度調整のため
にｎ注入（Ｓｉ注入）を追加注入してチャネル層３及び
ソース，ドレイン領域５ａ，５ｂを形成し、注入層活性
化のためのアニールを行う。（図７(b) ）。
る。まず、半絶縁性ＧａＡｓ基板１上にｉ型ＡｌＧａＡ
ｓ層１２及びｎ型ＧａＡｓ層１３を順次エピタキシャル
成長する（図７(a) ）。ここで上記ｉ型ＡｌＧａＡｓ層
１２とｎ型ＧａＡｓ層１３とは結晶成長により形成して
いるため、上記ヘテロ障壁は急峻になる。次に基板１全
面を絶縁膜９で覆い、その上に、基板上のチャネル形成
部に対応する位置に開口部１０１ａを有する第１のレジ
スト１０１を形成する。そして該レジスト１０１をマス
クとして絶縁膜９を選択的に除去して開口部９ａを形成
する。続いて上記絶縁膜９及びレジスト１０１をマスク
としてＭｇあるいはＢｅ等の不純物を１×１０12個／cm
2 程度以上注入して上記チャネル形成部の下側にｐ型埋
込層４を形成する。ここでｐ型埋込層の濃度はｎ型チャ
ネル層との接触状態で完全に空乏化しない程度に高濃度
であるため、ｐ−ｎ接合障壁も高くかつ急峻となってい
る。その後さらに上記チャネル形成部の濃度調整のため
にｎ注入（Ｓｉ注入）を追加注入してチャネル層３及び
ソース，ドレイン領域５ａ，５ｂを形成し、注入層活性
化のためのアニールを行う。（図７(b) ）。
【００４４】次に高融点金属シリサイド（ＷＳｉｘ）、
あるいはＴｉ層とＡｕ層等からなる多層の電極材料１０
を全面に形成し、さらに第２のレジスト１０２を形成し
て表面を平坦化する（図７(c) ）。その後上記レジスト
１０２及びゲート材料１０のエッチバックをＲＩＥまた
はイオンミリングで行い、ゲート電極の頭出しを行って
セルフアラインゲート電極２を形成する（図７(d) ）。
あるいはＴｉ層とＡｕ層等からなる多層の電極材料１０
を全面に形成し、さらに第２のレジスト１０２を形成し
て表面を平坦化する（図７(c) ）。その後上記レジスト
１０２及びゲート材料１０のエッチバックをＲＩＥまた
はイオンミリングで行い、ゲート電極の頭出しを行って
セルフアラインゲート電極２を形成する（図７(d) ）。
【００４５】次に上記絶縁膜９をソース，ドレイン領域
５ａ，５ｂ上の部分を残して除去し、これをマスクとし
てソース，ドレイン領域の外側にプロトンやボロンイオ
ンを打ち込み、ｉ型ＧａＡｓ層１３ｄを形成する。
５ａ，５ｂ上の部分を残して除去し、これをマスクとし
てソース，ドレイン領域の外側にプロトンやボロンイオ
ンを打ち込み、ｉ型ＧａＡｓ層１３ｄを形成する。
【００４６】次いで、上記絶縁膜９を除去した後、蒸着
リフトオフ法等によりソース，ドレイン電極６ａ，６ｂ
を形成する（図３）。
リフトオフ法等によりソース，ドレイン電極６ａ，６ｂ
を形成する（図３）。
【００４７】本実施例では、ｎ型チャネル層３とｐ型埋
込層４との間、及びｎ+ ソース，ドレイン領域５ａ，５
ｂとｉ型ＡｌＧａＡｓ層１２との間にはヘテロ障壁が形
成されているので、チャネル層１３からの電流リークを
ｐ−ｎ接合障壁と上記ヘテロ障壁の両方により確実に防
止でき、さらにｎ+ ソース，ドレイン領域５ａ，５ｂか
ら基板への電流リークを上記ヘテロ障壁により抑制する
ことができる。なお、この実施例では、ｉ型ＡｌＧａＡ
ｓ層１２上にｎ型ＧａＡｓ層１３を形成しているが、上
記半導体層１３は、ｉ型層１２に対し良好なヘテロ接合
を形成でき、かつこれよりバンドギャップが大きく、特
に電子親和力が小さく、伝導帯下端のエネルギー準位が
より大きい半導体層であればどのようなものでもよい。
込層４との間、及びｎ+ ソース，ドレイン領域５ａ，５
ｂとｉ型ＡｌＧａＡｓ層１２との間にはヘテロ障壁が形
成されているので、チャネル層１３からの電流リークを
ｐ−ｎ接合障壁と上記ヘテロ障壁の両方により確実に防
止でき、さらにｎ+ ソース，ドレイン領域５ａ，５ｂか
ら基板への電流リークを上記ヘテロ障壁により抑制する
ことができる。なお、この実施例では、ｉ型ＡｌＧａＡ
ｓ層１２上にｎ型ＧａＡｓ層１３を形成しているが、上
記半導体層１３は、ｉ型層１２に対し良好なヘテロ接合
を形成でき、かつこれよりバンドギャップが大きく、特
に電子親和力が小さく、伝導帯下端のエネルギー準位が
より大きい半導体層であればどのようなものでもよい。
【００４８】次に本発明の第４の実施例を説明する。図
４は本実施例のセルフアラインゲートＭＥＳＦＥＴの断
面構造を示しており、ここでは、上記ｎ+層５の下側の
基板領域７をボロンやプロトンのイオン注入により絶縁
化している点のみ、上記第１の実施例と異なっている。
４は本実施例のセルフアラインゲートＭＥＳＦＥＴの断
面構造を示しており、ここでは、上記ｎ+層５の下側の
基板領域７をボロンやプロトンのイオン注入により絶縁
化している点のみ、上記第１の実施例と異なっている。
【００４９】次に製造方法について説明する。まず、上
記第１実施例の図５(a) 〜図５(d)と同様にしてソー
ス，ドレイン領域５ａ，５ｂ、チャネル層３、埋込層
４、及びゲート電極２を形成した後、全面に第５のレジ
スト膜８５を塗布し、これをパターニングしてソース，
ドレイン領域５ａ，５ｂ上に開口部８５ａを形成する。
続いて上記第５のレジスト膜８５をマクスとして絶縁膜
９を選択的にエッチングして開口部９ｃを形成する。そ
の後絶縁膜９及び第５のレジスト膜８５をマスクとして
上記アイソレーション注入を行ってソース，ドレイン領
域５ａ，５ｂ直下の領域に絶縁領域７を形成する（図６
(b) ）。
記第１実施例の図５(a) 〜図５(d)と同様にしてソー
ス，ドレイン領域５ａ，５ｂ、チャネル層３、埋込層
４、及びゲート電極２を形成した後、全面に第５のレジ
スト膜８５を塗布し、これをパターニングしてソース，
ドレイン領域５ａ，５ｂ上に開口部８５ａを形成する。
続いて上記第５のレジスト膜８５をマクスとして絶縁膜
９を選択的にエッチングして開口部９ｃを形成する。そ
の後絶縁膜９及び第５のレジスト膜８５をマスクとして
上記アイソレーション注入を行ってソース，ドレイン領
域５ａ，５ｂ直下の領域に絶縁領域７を形成する（図６
(b) ）。
【００５０】次いで、上記絶縁膜９及び第５のレジスト
膜８５を除去した後、蒸着リフトオフ法等によりソー
ス，ドレイン電極６ａ，６ｂを形成して、図４に示すＭ
ＥＳＦＥＴを完成する。
膜８５を除去した後、蒸着リフトオフ法等によりソー
ス，ドレイン電極６ａ，６ｂを形成して、図４に示すＭ
ＥＳＦＥＴを完成する。
【００５１】この実施例では、半絶縁性ＧａＡｓ基板１
の、上記ｎ+ ソース，ドレイン領域５ａ，５ｂの下側部
分に絶縁領域７を形成しているため、この部分での寄生
容量の発生を招くことなく、しかも上記ソース，ドレイ
ン領域から基板側への電流リークを防止することができ
る。
の、上記ｎ+ ソース，ドレイン領域５ａ，５ｂの下側部
分に絶縁領域７を形成しているため、この部分での寄生
容量の発生を招くことなく、しかも上記ソース，ドレイ
ン領域から基板側への電流リークを防止することができ
る。
【００５２】なお上記各実施例では基板材料にＧａＡｓ
を用いたが、他の半導体材料ＩｎＰ、あるいはＳｉ等を
用いたＭＥＳＦＥＴにももちろん適用できる。
を用いたが、他の半導体材料ＩｎＰ、あるいはＳｉ等を
用いたＭＥＳＦＥＴにももちろん適用できる。
【００５３】また上記各実施例では、電界効果型トラン
ジスタとしてＭＥＳＦＥＴを示したが、本発明はこれに
限らず、ＭＯＳＦＥＴ等のＭＩＳＦＥＴやＪＦＥＴにも
適用できる。
ジスタとしてＭＥＳＦＥＴを示したが、本発明はこれに
限らず、ＭＯＳＦＥＴ等のＭＩＳＦＥＴやＪＦＥＴにも
適用できる。
【００５４】
【発明の効果】以上のように、本発明に係る電界効果型
トランジスタによれば、ヘテロ接合を形成する上，下の
半導体層のうち上側の半導体層内に、チャネル層及びソ
ース，ドレイン領域を形成し、下側の半導体層内の、チ
ャネル層直下の部分にチャネル層とは逆導電型の埋込層
を形成したので、チャネル層からの電流リークはヘテロ
障壁とｐｎ接合障壁の両方により防止できるとともに、
ソース，ドレイン領域からの電流リークもヘテロ障壁に
より大きく低減することができる。
トランジスタによれば、ヘテロ接合を形成する上，下の
半導体層のうち上側の半導体層内に、チャネル層及びソ
ース，ドレイン領域を形成し、下側の半導体層内の、チ
ャネル層直下の部分にチャネル層とは逆導電型の埋込層
を形成したので、チャネル層からの電流リークはヘテロ
障壁とｐｎ接合障壁の両方により防止できるとともに、
ソース，ドレイン領域からの電流リークもヘテロ障壁に
より大きく低減することができる。
【００５５】
【００５６】
【００５７】またこの発明に係る電界効果型トランジス
タによれば、チャネル層の直下に、これとは逆導電型の
埋込層を形成し、チャネル層両側のソース，ドレイン領
域の下側の領域をイオン注入により絶縁化したので、チ
ャネル層及びソース，ドレイン領域からの電流リーク
を、ソース，ドレイン領域と埋込層との間の接合容量を
発生することなく確実に防止できる。
タによれば、チャネル層の直下に、これとは逆導電型の
埋込層を形成し、チャネル層両側のソース，ドレイン領
域の下側の領域をイオン注入により絶縁化したので、チ
ャネル層及びソース，ドレイン領域からの電流リーク
を、ソース，ドレイン領域と埋込層との間の接合容量を
発生することなく確実に防止できる。
【００５８】またこの発明に係る電界効果型トランジス
タの製造方法によれば、半絶縁性基板表面の高濃度の活
性層に、所定部分に開口を有する絶縁膜をマスクとし
て、上記活性層とは逆導電型の不純物をイオン注入し
て、該活性層内にチャネル領域及びソース，ドレイン領
域を形成するとともに、チャネル領域下側に埋込層を形
成し、その後、上記絶縁膜をマスクとしてチャネル領域
上にゲート電極を形成するようにしたので、埋込層及び
ゲート電極をチャネル領域に対して自己整合的に形成す
ることができ、チャネル層からの電流リーク及びゲート
寄生容量が小さく、またソース，ドレイン領域が低抵抗
な電界効果型トランジスタを簡単な工程で再現性よく製
造することができる効果がある。
タの製造方法によれば、半絶縁性基板表面の高濃度の活
性層に、所定部分に開口を有する絶縁膜をマスクとし
て、上記活性層とは逆導電型の不純物をイオン注入し
て、該活性層内にチャネル領域及びソース，ドレイン領
域を形成するとともに、チャネル領域下側に埋込層を形
成し、その後、上記絶縁膜をマスクとしてチャネル領域
上にゲート電極を形成するようにしたので、埋込層及び
ゲート電極をチャネル領域に対して自己整合的に形成す
ることができ、チャネル層からの電流リーク及びゲート
寄生容量が小さく、またソース，ドレイン領域が低抵抗
な電界効果型トランジスタを簡単な工程で再現性よく製
造することができる効果がある。
【図１】この発明の第１の実施例による、チャネル層直
下に埋込層を有するＭＥＳＦＥＴの断面構造図である。
下に埋込層を有するＭＥＳＦＥＴの断面構造図である。
【図２】上記第１の実施例において、ソース，ドレイン
領域直下，及びその側面に低濃度埋込層を設けた本発明
の第２の実施例を示す断面構造図である。
領域直下，及びその側面に低濃度埋込層を設けた本発明
の第２の実施例を示す断面構造図である。
【図３】上記第１の実施例において、チャネル層，及び
ソース，ドレイン領域と埋込層との間にヘテロ障壁を形
成した本発明の第２の実施例を示す断面構造図である。
ソース，ドレイン領域と埋込層との間にヘテロ障壁を形
成した本発明の第２の実施例を示す断面構造図である。
【図４】上記第１の実施例において、ソース，ドレイン
領域直下の領域をイオン注入により絶縁化した本発明の
第４の実施例を示す断面構造図である。
領域直下の領域をイオン注入により絶縁化した本発明の
第４の実施例を示す断面構造図である。
【図５】上記第１の実施例のＭＥＳＦＥＴを作製するた
めの製造方法を作製工程順に示す断面図である。
めの製造方法を作製工程順に示す断面図である。
【図６】本発明の第２及び第４の実施例のＭＥＳＦＥＴ
を製造する方法を説明するための断面図である。
を製造する方法を説明するための断面図である。
【図７】本発明の第３の実施例のＭＥＳＦＥＴの製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図８】従来のｐ型埋込層を有するＭＥＳＦＥＴの断面
構造及びそのチャネル部での深さの方向におけるエネル
ギーバンド構造を示す図である。
構造及びそのチャネル部での深さの方向におけるエネル
ギーバンド構造を示す図である。
【図９】従来の他のｐ型埋込層を有するＭＥＳＦＥＴの
構造断面図である。
構造断面図である。
【図１０】上記従来のＭＥＳＦＥＴにおける短チャネル
効果を説明するための図である。
効果を説明するための図である。
１ 半絶縁性ＧａＡｓ基板 ２ ゲート電極 ３ ｎ型チャネル層 ４ 高濃度のｐ型埋込層 ５ａ ｎ+ ソース領域 ５ｂ ｎ+ ドレイン領域６ａ ソース電極 ６ｂ ドレイン電極 ７ 注入アイソレーション領域 ９ 絶縁膜９ａ 開口 １０ ゲート電極材料 １２ ｉ型ＡｌＧａＡｓ層 １３ ｎ型ＧａＡｓ層１６ａ，１６ｂ 比較的低濃度のｐ型埋込層
Claims (3)
- 【請求項１】 半絶縁体基板上に形成された第１導電型
のソース、ドレイン領域と、該領域間に形成された第１
導電型チャネル層と、該チャネル層直下に形成された第
２導電型埋込層とを有する電界効果型トランジスタにお
いて、上記半絶縁性基板上に形成された第１の半導体層と、該
第１の半導体層上に形成され、これよりバンドギャップ
の大きい第２の半導体層とを備えており、 上記第１導電型ソース，ドレイン領域及び第１導電型チ
ャネル層は、上記第２の半導体層内に構成され、上記第
２導電型埋込層は、上記第１の半導体層内に形成されて
いる ことを特徴とする電界効果形トランジスタ。 - 【請求項２】 半絶縁性基板上に形成された第１導電型
のソース，ドレイン領域と、該領域間に形成された第１
導電型チャネル層と、該チャネル層直下に形成された第
２導電型埋込層とを有する電界効果型トランジスタにお
いて、 上記ソース，ドレイン領域の下側にイオン注入により形
成された絶縁領域を備えたことを特徴とする電界効果型
トランジスタ。 - 【請求項３】 半絶縁性基板上に第１導電型ソース，ド
レイン領域及び第１導電型チャネル領域を形成するとと
もに、該チャネル領域の直下の領域に第２導電型埋込層
を形成する素子領域形成工程と、上記チャネル領域上に
ゲート電極を形成するゲート電極形成工程とを有する電
界効果型トランジスタの製造方法において、 上記素子領域形成工程は、 半絶縁性基板の表面領域に第１導電型活性層及び絶縁膜
を順次形成し、該絶縁膜の所定部分に開口を形成する工
程と、 該絶縁膜をマスクとして第２導電型の不純物のイオン注
入を行って、上記活性層の所定部分に該活性層より低濃
度の第１導電型チャネル領域を形成するとともに該チャ
ネル領域の下側に第２導電型不純物層を形成する工程と
を含むものであり、 上記ゲート電極形成工程は、 上記絶縁膜上に全面にゲート材料を形成し、表面を平坦
化した後、上記ゲート材料をエッチバックして上記チャ
ネル領域上にゲート電極を自己整合的に形成す る工程を
含むものである ことを特徴とする電界効果型トランジス
タの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3044244A JP2746482B2 (ja) | 1991-02-14 | 1991-02-14 | 電界効果型トランジスタ及びその製造方法 |
| GB9119029A GB2252874B (en) | 1991-02-14 | 1991-09-05 | Field effect transistor and manufacturing method therefor |
| US07/759,913 US5187379A (en) | 1991-02-14 | 1991-09-13 | Field effect transistor and manufacturing method therefor |
| FR9201627A FR2673044B1 (fr) | 1991-02-14 | 1992-02-13 | Transistor a effet de champ comprenant une couche enterree, et procede de fabrication. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3044244A JP2746482B2 (ja) | 1991-02-14 | 1991-02-14 | 電界効果型トランジスタ及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH04260337A JPH04260337A (ja) | 1992-09-16 |
| JP2746482B2 true JP2746482B2 (ja) | 1998-05-06 |
Family
ID=12686125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3044244A Expired - Lifetime JP2746482B2 (ja) | 1991-02-14 | 1991-02-14 | 電界効果型トランジスタ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5187379A (ja) |
| JP (1) | JP2746482B2 (ja) |
| FR (1) | FR2673044B1 (ja) |
| GB (1) | GB2252874B (ja) |
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|---|---|---|---|---|
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| JP2727818B2 (ja) * | 1991-09-17 | 1998-03-18 | 日本電気株式会社 | 半導体装置 |
| JPH07201885A (ja) * | 1993-12-28 | 1995-08-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| US6369408B1 (en) * | 1999-10-06 | 2002-04-09 | Agere Systems Guardian Corp. | GaAs MOSFET having low capacitance and on-resistance and method of manufacturing the same |
| JP4563938B2 (ja) * | 2003-09-05 | 2010-10-20 | クリー スウェーデン アーベー | 電界効果トランジスタを製造する方法 |
| US7485514B2 (en) * | 2006-01-05 | 2009-02-03 | Winslow Thomas A | Method for fabricating a MESFET |
| US8941171B2 (en) * | 2010-07-02 | 2015-01-27 | Micron Technology, Inc. | Flatband voltage adjustment in a semiconductor device |
| US20140197461A1 (en) * | 2013-01-14 | 2014-07-17 | International Rectifier Corporation | Semiconductor Structure Including A Spatially Confined Dielectric Region |
| US9941363B2 (en) * | 2015-12-18 | 2018-04-10 | International Business Machines Corporation | III-V transistor device with self-aligned doped bottom barrier |
| US20170179232A1 (en) * | 2015-12-18 | 2017-06-22 | International Business Machines Corporation | Iii-v transistor device with doped bottom barrier |
| FR3081613B1 (fr) * | 2018-05-22 | 2022-12-09 | Exagan | Transistor a haute mobilite electronique en mode enrichissement |
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|---|---|---|---|---|
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| JPS55130171A (en) * | 1979-03-29 | 1980-10-08 | Fujitsu Ltd | Mos field effect transistor |
| JPS6118180A (ja) * | 1984-07-04 | 1986-01-27 | Hitachi Ltd | 半導体装置 |
| US4763183A (en) * | 1984-08-01 | 1988-08-09 | American Telephone And Telegraph Co., At&T Bell Laboratories | Semiconductor-on-insulator (SOI) devices and SOI IC fabrication method |
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| JPS61187277A (ja) * | 1985-02-14 | 1986-08-20 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| JPS61248569A (ja) * | 1985-04-26 | 1986-11-05 | Toshiba Corp | ヘテロ接合電界効果トランジスタ |
| JPS62259472A (ja) * | 1986-05-06 | 1987-11-11 | Hitachi Ltd | 半導体装置 |
| JPS6352479A (ja) * | 1986-08-22 | 1988-03-05 | Toshiba Corp | ＧａＡｓ電界効果型トランジスタ及びその製造方法 |
| DE3737144A1 (de) * | 1986-11-10 | 1988-05-11 | Hewlett Packard Co | Metalloxid-halbleiter-feldeffekttransistor (mosfet) und verfahren zu seiner herstellung |
| JPS63302535A (ja) * | 1987-06-03 | 1988-12-09 | Mitsubishi Electric Corp | ガリウム砒素集積回路 |
| JPH01162378A (ja) * | 1987-12-18 | 1989-06-26 | Fujitsu Ltd | 半導体装置 |
| JP2527775B2 (ja) * | 1987-12-28 | 1996-08-28 | 三菱電機株式会社 | 電界効果トランジスタ及びその製造方法 |
| JP2716719B2 (ja) * | 1988-03-04 | 1998-02-18 | 株式会社東芝 | Ｍｅｓｆｅｔの製造方法 |
| JPH02105539A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | 電界効果トランジスタ |
| WO1991001569A1 (en) * | 1989-07-14 | 1991-02-07 | Seiko Instruments Inc. | Semiconductor device and method of producing the same |
-
1991
- 1991-02-14 JP JP3044244A patent/JP2746482B2/ja not_active Expired - Lifetime
- 1991-09-05 GB GB9119029A patent/GB2252874B/en not_active Expired - Fee Related
- 1991-09-13 US US07/759,913 patent/US5187379A/en not_active Expired - Fee Related
-
1992
- 1992-02-13 FR FR9201627A patent/FR2673044B1/fr not_active Expired - Fee Related
Also Published As
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| GB9119029D0 (en) | 1991-10-23 |
| JPH04260337A (ja) | 1992-09-16 |
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| US5187379A (en) | 1993-02-16 |
| GB2252874A (en) | 1992-08-19 |
| FR2673044B1 (fr) | 1994-12-09 |
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