JP2744094B2 - Digital system - Google Patents
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、モジュール間でディジタル信号の伝送を行
うディジタルシステムに関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Field of Industrial Application) The present invention relates to a digital system for transmitting digital signals between modules.
（従来の技術） 一般に、各種計算機や集積回路などディジタルシステ
ムでは、複数のモジュールで構成され、ディジタル信号
を伝送するためのディジタル伝送線及びこの伝送を行う
ための共通クロック信号を与えるための共通クロック信
号線で結合され、各モジュール間でデータ伝送するよう
になっている。2. Description of the Related Art In general, in a digital system such as various computers and integrated circuits, a digital transmission line for transmitting digital signals and a common clock for supplying a common clock signal for performing the transmission are constituted by a plurality of modules. They are connected by signal lines, and data is transmitted between the modules.
この種ディジタルシステムにおいて、その動作状態を
検討すると、論理素子の動作速度の相違や配線長による
伝播遅延を考慮して、受信用クロックのタイミング、周
波数、その精度などを設定しなければならない。When examining the operation state of this type of digital system, it is necessary to set the timing, frequency, accuracy, and the like of the receiving clock in consideration of the difference in the operation speed of the logic element and the propagation delay due to the wiring length.
ところが、各種ディジタル回路では、理想的な回路を
想定して受信用タイミングを設定しても、モジュール間
が多数の信号線で結合され、それぞれにおいて論理素子
の動作速度や配線長が異なるので、ある信号線について
は正しく動作しても、別の信号線では正しく動作しない
かもしれない。また、ある特定のシステムでは正しく動
作しても、別のシステムでは正しく動作しない、あるい
は接続モジュールを別のモジュールに取り換えると正し
く動作していたシステムが正しく動作しなくなるかもし
れないなどの複雑な問題がある。However, in various digital circuits, even if the timing for reception is set assuming an ideal circuit, the modules are coupled by a large number of signal lines, and the operation speed and the wiring length of the logic element are different in each. Even if a signal line operates correctly, another signal line may not operate correctly. In addition, complicated problems such as correct operation in one specific system, but not in another system, or replacing a connection module with another module may cause the system to operate incorrectly. There is.
ここで、もしシステムの動作速度を限界まで高めよう
とするならば、オッシロスコープなどの測定器を用いて
タイミングの補正値を知り、信号伝播のタイミングを個
々の状況に応じて調整しなければならないが、これは大
変な手間であり、大きなシステムでは実行不可能であ
る。Here, if the operating speed of the system is to be increased to the limit, it is necessary to know the timing correction value using a measuring instrument such as an oscilloscope and adjust the timing of signal propagation according to individual situations. This is a tedious and infeasible operation on large systems.
そこで、従来のディジタルシステムでは、論理素子の
動作速度，配線長，及びこれらの値のばらつきをある程
度考慮したうえで、十分余裕をもった範囲でクロック周
波数を決定し、クロック周波数をある程度の値に押える
ことで妥協していた。Therefore, in the conventional digital system, the clock frequency is determined within a sufficient margin, taking into account the operating speed of the logic element, the wiring length, and the dispersion of these values to some extent, and the clock frequency is set to a certain value. It was a compromise by holding down.
（発明が解決しようとする課題） しかしながら、上記の如き従来よりのディジタルシス
テムでは、論理素子の動作速度、配線長、及びこれらの
値のばらつきを考慮した上で、十分余裕をもってクロッ
ク周波数を決定していたため、クロック周波数をより高
くすることができず、システムの動作速度を大幅に制限
しているという問題点があった。(Problems to be Solved by the Invention) However, in the conventional digital system as described above, the clock frequency is determined with a sufficient margin in consideration of the operation speed of the logic element, the wiring length, and the dispersion of these values. Therefore, there has been a problem that the clock frequency cannot be further increased, and the operating speed of the system is greatly limited.
また、伝播遅延や素子の動作速度の相違をそのまま認
めるので、システム信頼性を低下させているという問題
点があった。In addition, since the propagation delay and the difference in the operation speed of the element are recognized as they are, there is a problem that the system reliability is reduced.
そこで、本発明は、論理素子の動作速度、配線による
遅延、並びにこれらの値のばらつきに影響されず、より
高い周波の共通クロック信号にて常に最適なタイミング
でモジュール間の信号伝送を行わせることができ、もっ
て高速動作させることができ、信頼性の向上を図ること
ができるディジタルシステムを提供することを目的とす
る。Therefore, the present invention is to allow signal transmission between modules to be always performed at an optimal timing with a higher frequency common clock signal without being affected by the operation speed of the logic element, delay due to wiring, and variation in these values. It is an object of the present invention to provide a digital system capable of operating at high speed and improving reliability.
［発明の構成］ （課題を解決するための手段） 上記課題を解決するために本発明は、複数のモジュー
ル間をディジタル信号伝送線で接続し、各モジュールに
共通クロック信号を与えて受信用タイミングを設定し、
モジュール間でディジタル信号を伝送するようにしたデ
ィジタルシステムにおいて、前記ディジタル信号を出力
すべきモジュールは、該モジュールに入力された前記共
通クロック信号を前記ディジタル信号伝送線の出力端子
からクロック基準信号として出力するクロック基準信号
出力手段を備え、前記ディジタル信号を入力するモジュ
ールは、入力された前記クロック基準信号と与えられた
前記共通クロック信号との位相差に基づいて補正データ
を作成する手段と、この補正データによる前記共通クロ
ック信号の補正により、通常モード時に伝送される前記
ディジタル信号の受信用クロック信号を生成する共通ク
ロック信号補正手段とを備えたことを特徴とする。[Means for Solving the Problems] In order to solve the above problems, the present invention connects a plurality of modules with a digital signal transmission line, gives a common clock signal to each module, and provides a timing for reception. And set
In a digital system in which a digital signal is transmitted between modules, the module to output the digital signal outputs the common clock signal input to the module as a clock reference signal from an output terminal of the digital signal transmission line. A clock reference signal output unit for inputting the digital signal, the module generating correction data based on a phase difference between the input clock reference signal and the applied common clock signal, Common clock signal correcting means for generating a clock signal for receiving the digital signal transmitted in the normal mode by correcting the common clock signal with data.
（作用） 上記のように、本発明のディジタルシステムは、一方
のディジタル信号を出力するモジュール側にクロック基
準信号出力手段を設け、当該モジュールに入力された共
通クロックをクロック基準信号としてディジタル信号を
入力するモジュールに向け出力し、他方のディジタルデ
ータを入力する側のモジュール側には、共通クロック信
号補正手段を設け、前記クロック基準信号との位相差に
基づいて、共通クロック信号のタイミングを補正する補
正データを作成し、受信用クロック信号を生成するよう
構成したものである。(Operation) As described above, in the digital system according to the present invention, the clock reference signal output means is provided on the module side for outputting one digital signal, and the digital signal is input using the common clock input to the module as the clock reference signal. A common clock signal correction means is provided on the module side which outputs the digital data to the other module and inputs the other digital data, and corrects the timing of the common clock signal based on the phase difference from the clock reference signal. It is configured to generate data and generate a reception clock signal.
このように、本発明は、ディジタル信号伝送線を介し
て伝送されるクロック基準信号をもとに受信用クロック
信号を生成するので、簡単な構成により、ディジタル信
号伝送線における伝搬遅延や論理素子の動作速度等によ
るいかなる誤差の影響をも確実に除去されるものであ
り、その結果、多種多様なディジタル回路での高速デー
タ伝送に適用可能である。As described above, according to the present invention, the reception clock signal is generated based on the clock reference signal transmitted via the digital signal transmission line. The effect of any error due to the operation speed or the like is reliably removed, and as a result, the present invention can be applied to high-speed data transmission in various digital circuits.
（実施例） 以下、本発明の実施例を説明する。(Example) Hereinafter, an example of the present invention will be described.
第１図は本発明の一実施例に係るディジタルシステム
の全体構成を示すブロック図である。FIG. 1 is a block diagram showing the overall configuration of a digital system according to one embodiment of the present invention.
図において、本例のディジタルシステムは、共通クロ
ック１で作動される２つのモジュール2A,2Bを有して成
り、両モジュール2A,2Bは、共通クロック信号３を与え
る共通クロック信号線４、及びディジタル信号（デー
タ）５を伝送するディジタル信号伝送線６で相互に接続
されている。本例では、モジュール2Aはデータの送信
を、モジュール2Bはデータの受信を行うものとする。In the figure, the digital system of the present example comprises two modules 2A, 2B operated by a common clock 1, both modules 2A, 2B being provided with a common clock signal line 4 for providing a common clock signal 3, and a digital clock signal line 4. They are interconnected by a digital signal transmission line 6 for transmitting a signal (data) 5. In this example, it is assumed that the module 2A transmits data and the module 2B receives data.
前記モジュール2Aには、前記共通クロック信号３及び
送信用データ５を入力し、前記ディジタル信号伝送線６
にデータ出力するためのフリップフロップ７と、クロッ
ク基準信号出力手段としてのゲート８を備えて成る。The common clock signal 3 and the transmission data 5 are input to the module 2A, and the digital signal transmission line 6
And a gate 8 as clock reference signal output means.
ゲート８は、通常モードまたはタイミング設定モード
に応じ前記フリップフロップ７から出力されるデータ5A
または該ゲート８に入力される共通クロック信号3Aを前
記ディジタル信号伝送線６に送出するものである。モー
ド切換えは、一般には、データ送信前にタイミング設定
モードとし、その後通常モードに切換えられる。The gate 8 controls the data 5A output from the flip-flop 7 according to the normal mode or the timing setting mode.
Alternatively, the common clock signal 3A input to the gate 8 is transmitted to the digital signal transmission line 6. Generally, the mode is switched to a timing setting mode before data transmission, and then switched to a normal mode.
一方、前記モジュール2Bには、通常モード下でディジ
タル信号伝送線６を介して入力されるデータ5Bを回線９
から入力される受信用クロック信号3Cを用いて受信する
フリップフロップ10と、タイミング補正手段としての制
御部11及びタイミング生成回路12並びにタイミング補正
回路13を有して成る。On the other hand, to the module 2B, data 5B input via the digital signal transmission line 6 in the normal mode is transmitted to the line 9B.
And a flip-flop 10 for receiving using the reception clock signal 3C input from the control unit 11, a control unit 11, a timing generation circuit 12, and a timing correction circuit 13 as timing correction means.
まず、概要を説明すると、制御部11は、前記タイミン
グ補正回路13を介して入力されるステータス信号Ｆに応
じて回線15を介してタイミング補正回路13に補正データ
16を与えることにより、前記ステータス信号Ｆの状態変
化で最適タイミング情報を得るものである。また、タイ
ミング生成回路12では共通クロック信号3Dを入力し、そ
のタイミングをずらせた形の多数のクロック信号を生成
し、これを回線17を介してタイミング補正回路13に提供
するものである。最後にタイミング補正回路13は、その
内部に備えたセレクタを前記補正データ16で選択動作さ
せることにより、共通クロック信号3Dに対し、適宜タイ
ミングをずらせた形のクロック信号を得、これを受信用
クロック信号3Cとしてフリップフロップ10へ出力するも
のである。なお、この回路13には、前記のステータス信
号Ｆを出力するために、基準クロック信号3Bと受信用ク
ロック信号3Cの位相差に応じて、位相進みの場合は１、
遅れの場合は０のステータス信号Ｆを出力する位相検出
器が含まれている。First, an overview will be given. The control unit 11 sends correction data to the timing correction circuit 13 via the line 15 in accordance with the status signal F input via the timing correction circuit 13.
By giving the value of 16, the optimum timing information is obtained based on the state change of the status signal F. Further, the timing generation circuit 12 receives the common clock signal 3D, generates a large number of clock signals whose timings are shifted, and provides this to the timing correction circuit 13 via the line 17. Finally, the timing correction circuit 13 selectively operates a selector provided therein based on the correction data 16 to obtain a clock signal with a timing appropriately shifted with respect to the common clock signal 3D. The signal is output to the flip-flop 10 as a signal 3C. In order to output the status signal F, the circuit 13 outputs 1 when the phase is advanced according to the phase difference between the reference clock signal 3B and the receiving clock signal 3C.
In the case of a delay, a phase detector that outputs a status signal F of 0 is included.
第２図にタイミング生成回路12の詳細を、第３図に制
御部11及びタイミング補正回路13の詳細を示した。FIG. 2 shows details of the timing generation circuit 12, and FIG. 3 shows details of the control unit 11 and the timing correction circuit 13.
第２図において、タイミング生成回路12は、PLL（Pha
se Locked Loop）回路による周波数乗算器と、７個のフ
リップフロップ18,19,20,21,22,23,24を備えた位相シフ
ト回路から成る。PLL回路は位相比較器25、ローパスフ
ィルタ26、電圧制御発振器（VCO）27及び1/8分周回路28
で構成される。今、システムの共通クロック信号3Dの周
波数を12.5MHz、VCOの自走発振周波数を100MHzとする
と、定常状態では各フリップフロップ18〜24に共通の信
号線29を介して前記共通クロック信号3Dに同期した100M
Hzのクロック信号が与えられる。前記100MHzのクロック
を1/8に分周した信号を前記100MHzクロックで位相シフ
トすることによって最終的に10nsずつ位相のずれた12.5
MHzのクロック信号（CK0,CK1,…CK7）が得られ、これを
複数の回線17から個別に出力することができる。In FIG. 2, the timing generation circuit 12 includes a PLL (Pha
The frequency shifter includes a frequency multiplier using a se-locked loop circuit and a phase shift circuit including seven flip-flops 18, 19, 20, 21, 22, 23, and 24. The PLL circuit includes a phase comparator 25, a low-pass filter 26, a voltage controlled oscillator (VCO) 27, and a 1/8 frequency divider 28.
It consists of. Now, assuming that the frequency of the system common clock signal 3D is 12.5 MHz and the free-running oscillation frequency of the VCO is 100 MHz, in the steady state, the flip-flops 18 to 24 are synchronized with the common clock signal 3D via the common signal line 29. 100M
Hz clock signal is provided. By shifting the phase of the signal obtained by dividing the frequency of the 100 MHz clock to 1/8 by the 100 MHz clock, a phase shift of 10
MHz clock signals (CK0, CK1,... CK7) are obtained, and can be individually output from the plurality of lines 17.
第３図において、30,31,32はデータセレクタであり、
33,34,35はゲートを用いた2.5nsの遅延素子、36,37,38
も同じくゲートを用いた0.6nsの遅延素子である。この
回路13によって、セレクタ30で10ns単位、セレクタ31で
2.5ns単位、セレクタ32で0.6ns単位でタイミング信号の
位相補正を行い、全体で７ビットの２進数値によってタ
イミング信号の一周期分に相当する0nsから80nsの位相
補正を0.6ns単位で行うことにより位相を少しづつずら
せた形のクロック信号を得ることができ、セレクタ30,3
1,32の作動状態に応じて任意のクロック信号を選択する
ことができる。In FIG. 3, reference numerals 30, 31, and 32 denote data selectors.
33, 34, 35 are 2.5 ns delay elements using gates, 36, 37, 38
Is also a 0.6 ns delay element using a gate. This circuit 13 allows the selector 30 to provide a unit of 10 ns,
The phase correction of the timing signal is performed in units of 2.5 ns and the selector 32 in units of 0.6 ns, and the phase correction of 0 ns to 80 ns corresponding to one cycle of the timing signal is performed in units of 0.6 ns corresponding to one cycle of the timing signal by a 7-bit binary value. The clock signal with a slightly shifted phase can be obtained by the selectors 30 and 3.
An arbitrary clock signal can be selected according to the operation states of 1, 32.
また、39は初期化モードすなわちタイミング設定モー
ドにおいて伝送線６から入力されるクロック基準信号3B
と、前記セレクタ32から出力される受信用クロック信号
3Cとの間の位相差を検出する為のＤ−フリップフロップ
である。40,41はフリップフロップ39のメタス−テーブ
ル状態を除去する為に設けたＤ−フリップフロップであ
る。Reference numeral 39 denotes a clock reference signal 3B input from the transmission line 6 in the initialization mode, that is, the timing setting mode.
And the receiving clock signal output from the selector 32
This is a D-flip-flop for detecting a phase difference with the 3C. Reference numerals 40 and 41 denote D-flip-flops provided to remove the metastable state of the flip-flop 39.
次に、同図に示す制御部11は回線14の補正データ設定
回路11A及び記憶回路11Bを有しており、補正データ設定
回路11Aは、回線14のステータス信号Ｆを見ながら、ス
テータス信号Ｆが１なら位相を遅らせ、ステータス信号
Ｆが０なら位相を進ませるよう、セレクタ30,31,32を選
択し、クロック基準信号3Bと受信用クロック信号3Cとの
間の位相差が０となるようセレクタ選択信号を設定し、
位相差０のときのセレクタ設定値を補正データとして記
憶回路11Bに記憶する。すなわち、この時点で、モジュ
ール2Aから送られてきたデータの受信タイミング情報が
補正用データとして記憶回路11Bに記憶されたことにな
る。第４図に補正データ設定回路11Aの制御状況を示し
た。Next, the control unit 11 shown in the figure has a correction data setting circuit 11A and a storage circuit 11B of the line 14, and the correction data setting circuit 11A Select the selectors 30, 31, and 32 to delay the phase if 1 and advance the phase if the status signal F is 0, and select the selector so that the phase difference between the clock reference signal 3B and the receiving clock signal 3C becomes 0. Set the selection signal,
The selector setting value when the phase difference is 0 is stored in the storage circuit 11B as correction data. That is, at this point, the reception timing information of the data sent from the module 2A is stored in the storage circuit 11B as correction data. FIG. 4 shows a control situation of the correction data setting circuit 11A.
第４図において、理想的な受信用クロック信号3C0と
タイミング補正回路13から出力される受信用クロック信
号3Cとを対比すると、本例では、ステータス信号Ｆが１
から０へ、または０から１へ変化する時点でタイミング
誤差△１を△２にするが如く、最小誤差にすることがで
きる。よって、最終的な誤差△２を、0.6ns以下にする
ことができる。In FIG. 4, when comparing the received clock signal 3C output from the ideal reception clock signal 3C 0 and the timing correction circuit 13, in this example, the status signal F is 1
When the timing changes from 0 to 0 or from 0 to 1, the timing error △ 1 is changed to △ 2, so that the error can be minimized. Therefore, the final error △ 2 can be reduced to 0.6 ns or less.
以上により、本例のディジタルシステムでは、タイミ
ング生成回路12及び制御部11並びにタイミング補正回路
13の作用により、受信用クロック信号3Cの理想的なクロ
ック信号3C0に対する誤差を0.6ns以下とすることができ
る。As described above, in the digital system of this example, the timing generation circuit 12, the control unit 11, and the timing correction circuit
By the action of 13, the error with respect to an ideal clock signal 3C 0 of the received clock signal 3C can be less than or equal to 0.6 ns.
また、例えばモジュール内の回路接続状態の変化、通
信相手の変化あるいは環境変化など条件変化に応じて、
データ伝送に先立ち適時タイミング設定できるので各種
条件下に応じて常時最適な受信タイミングを設定するこ
とができる。In addition, for example, in response to a change in conditions such as a change in the circuit connection state in the module, a change in the communication partner, or a change in the environment,
Since the timing can be set appropriately before data transmission, it is possible to always set the optimal reception timing according to various conditions.
さらに、本例では記憶回路11Bを設けたので、この記
憶回路11Bを複数条件下に対して補正データを設定した
データテーブルとしておくことにより、都度計測するこ
となく、条件変化に応じて最適受信タイミングを設定す
ることもできる。Furthermore, in this example, since the storage circuit 11B is provided, by setting the storage circuit 11B as a data table in which correction data is set under a plurality of conditions, the optimum reception timing according to the condition change can be obtained without measuring each time. Can also be set.
また、従来方法ならば、３つのモジュールA,B,Cがあ
って論理的にはＡとB,AとＣがそれぞれ結合できるが、
タイミンク設計が異なる為、ＡとＢは結合できても、Ａ
とＣが結合できないということがあり得たのに対し、本
例によれば、入出力間で自動的に信号の転送タイミング
が設定されるため、モジュール間を自由に結合でき、し
かもその結合状態が自由となる。In addition, according to the conventional method, there are three modules A, B, and C, and A and B, and A and C can be logically combined, respectively.
Because the timing design is different, A and B can be combined, but A
According to this example, the signal transfer timing is automatically set between the input and output, so that the modules can be freely connected, and the connection state can be changed. Is free.
上記実施例では、主にモジュールを送受信用の２つで
説明したが、本発明は、より多数のモジュールを有して
データの送受信を行うディジタルシステムに対しても適
用可能である。この場合にも、記憶回路に通信相手に対
する受信タイミングの補正データを記憶しておけば、条
件変化、すなわち通信モジュールに応じて最適な受信タ
イミングを迅速に設定することができる。In the above embodiment, two modules for transmitting and receiving are mainly described, but the present invention is also applicable to a digital system having a larger number of modules for transmitting and receiving data. Also in this case, if the correction data of the reception timing for the communication partner is stored in the storage circuit, the optimum reception timing can be quickly set according to the condition change, that is, the communication module.
さらに、上記実施例では、データ伝送方向を一方向で
示したが、送受信側にクロック基準信号出力手段及び共
通クロック信号補正手段をそれぞれ持たせることによ
り、双方向に対して対応することができる。Further, in the above embodiment, the data transmission direction is shown in one direction, but by providing the clock reference signal output means and the common clock signal correction means on the transmitting and receiving sides, it is possible to cope with both directions.
［発明の効果］ 以上の通り、本発明は特許請求の範囲に記載の通りの
ディジタルシステムであるので、論理素子の動作速度、
配線による遅延、並びにこれらの値のばらつきに影響さ
れず、より高い周波の共通クロック信号にて常に最適な
タイミングでモジュール間の信号伝送を行わせることが
でき、もって高速動作させることができ、信頼性の向上
を図ることができる。[Effects of the Invention] As described above, since the present invention is a digital system as described in the claims, the operation speed of the logic element,
It is not affected by the delay due to the wiring and the dispersion of these values, the signal transmission between the modules can be always performed at the optimal timing by the higher frequency common clock signal, so that the high speed operation can be performed, and the reliability can be improved. Performance can be improved.
第１図は本発明の一実施例に係るディジタルシステムを
示す全体図、第２図はタイミング生成回路の構成図、第
３図はタイミング補正回路の構成図、第４図は実施例の
動作を説明する為のタイミングチャートである。 １……共通クロック 2A,2B……モジュール ３……共通クロック信号 3A……クロック基準信号 3C……受信用クロック信号 ５……ディジタル信号（データ） ６……ディジタル信号伝送線 ８……ゲート 11……制御部 11B……記憶回路 12……タイミング生成回路 13……タイミング補正回路 16……補正データ Ｆ……ステータス信号1 is an overall view showing a digital system according to one embodiment of the present invention, FIG. 2 is a block diagram of a timing generation circuit, FIG. 3 is a block diagram of a timing correction circuit, and FIG. It is a timing chart for explanation. 1 common clock 2A, 2B module 3 common clock signal 3A clock reference signal 3C reception clock signal 5 digital signal (data) 6 digital signal transmission line 8 gate 11 ... Control unit 11B ... Storage circuit 12 ... Timing generation circuit 13 ... Timing correction circuit 16 ... Correction data F ... Status signal
Claims (2)
線で接続し、各モジュールに共通クロック信号を与えて
受信用タイミングを設定し、モジュール間でディジタル
信号を伝送するようにしたディジタルシステムにおい
て、 前記ディジタル信号を出力すべきモジュールは、該モジ
ュールに入力された前記共通クロック信号を前記ディジ
タル信号伝送線の出力端子からクロック基準信号として
出力するクロック基準信号出力手段を備え、 前記ディジタル信号を入力するモジュールは、入力され
た前記クロック基準信号と与えられた前記共通クロック
信号との位相差に基づいて補正データを作成する手段
と、この補正データによる前記共通クロック信号の補正
により、通常モード時に伝送される前記ディジタル信号
の受信用クロック信号を生成する共通クロック信号補正
手段とを備えたことを特徴とするディジタルシステム。A digital system in which a plurality of modules are connected by a digital signal transmission line, a common clock signal is given to each module to set a reception timing, and a digital signal is transmitted between the modules. A module for outputting a digital signal, comprising: clock reference signal output means for outputting the common clock signal input to the module from an output terminal of the digital signal transmission line as a clock reference signal; and a module for inputting the digital signal. Means for generating correction data based on the phase difference between the input clock reference signal and the given common clock signal, and transmission of the common clock signal in the normal mode by correcting the common clock signal with the correction data. A clock signal for receiving the digital signal is generated. Digital system characterized by comprising a common clock signal correcting means for.
いて、 前記共通クロック信号補正手段は、前記共通クロック信
号のタイミングを少しづつずらせた形の多数のクロック
信号群を生成する手段と、 生成されたクロック信号群の中から適宜のクロック信号
を選択させるための適数段のセレクタと、 該セレクタの選択状態に応じ前記クロック基準信号より
得られる理想の受信用クロック信号と前記セレクタの最
終段より出力される実際受信用クロック信号の位相差に
応じて位相検出信号を出力する位相検出手段と、 検出された位相差に基づいて前記セレクタを選択するた
めの前記補正データを作成する手段とを備えたことを特
徴とするディジタルシステム。2. The digital system according to claim 1, wherein said common clock signal correcting means generates a large number of clock signal groups in which the timing of said common clock signal is slightly shifted. An appropriate number of stages of selectors for selecting an appropriate clock signal from a group of clock signals; an ideal receiving clock signal obtained from the clock reference signal according to the selection state of the selector; and an output from the final stage of the selector Phase detection means for outputting a phase detection signal in accordance with the phase difference of the actual received clock signal to be received, and means for creating the correction data for selecting the selector based on the detected phase difference. A digital system, characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1309354A JP2744094B2 (en) | 1989-11-30 | 1989-11-30 | Digital system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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1989
- 1989-11-30 JP JP1309354A patent/JP2744094B2/en not_active Expired - Fee Related
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