JP2636766B2 - 論理回路 - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
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Description
【０００１】
【産業上の利用分野】本発明は論理回路に関し、特に温
度補償機能を有する論理回路に関するものである。
度補償機能を有する論理回路に関するものである。
【０００２】
【従来の技術】ＧａＡｓ半導体はＳｉに比べ、電子の移
動度が数倍速く、更に半絶縁性基板を容易に得ることが
できるために、集積化を図る際に回路の寄生容量を低減
出来、高速論理動作が可能との考えから各所で精力的な
研究開発が行なわれてきている。
動度が数倍速く、更に半絶縁性基板を容易に得ることが
できるために、集積化を図る際に回路の寄生容量を低減
出来、高速論理動作が可能との考えから各所で精力的な
研究開発が行なわれてきている。
【０００３】ＧａＡｓ半導体の基本回路形式は種々ある
が、エンハンスメント型電界効果トランジスタを用いた
ＤＣＦＬ（Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌ
ｏｇｉｃ）回路は構成が簡単で集積化に適し、また、高
い電源電圧を必要としない点で優れており、これを基本
回路とした、１００Ｋゲート規模の集積度を持つゲート
アレイも市販されるに至っている。
が、エンハンスメント型電界効果トランジスタを用いた
ＤＣＦＬ（Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌ
ｏｇｉｃ）回路は構成が簡単で集積化に適し、また、高
い電源電圧を必要としない点で優れており、これを基本
回路とした、１００Ｋゲート規模の集積度を持つゲート
アレイも市販されるに至っている。
【０００４】ＧａＡｓＤＣＦＬ回路は図７に示すように
負荷として用いられるディプリーション型ＦＥＴ４のド
レイン電極が電源端子１００に接続され、ゲート及びソ
ース電極が出力端子１１に接続され、エンハンスメント
型ＦＥＴ１のドレイン電極は出力端子１１に接続され、
ゲート電極は入力端子１０に接続され、ソース電極は電
源端子１０１に接続された構成を有している。いま、入
力端子１０にソース電極に対して十分高い電圧が印加さ
れた場合、エンハンスメント型ＦＥＴ１に電流が流れ出
力端子１１の電位は低下する。一方、入力端子１０に低
い電圧が印加された時には、エンハンスメント型ＦＥＴ
１には電流が流れず出力端子１１の電位は高電位を維持
する。
負荷として用いられるディプリーション型ＦＥＴ４のド
レイン電極が電源端子１００に接続され、ゲート及びソ
ース電極が出力端子１１に接続され、エンハンスメント
型ＦＥＴ１のドレイン電極は出力端子１１に接続され、
ゲート電極は入力端子１０に接続され、ソース電極は電
源端子１０１に接続された構成を有している。いま、入
力端子１０にソース電極に対して十分高い電圧が印加さ
れた場合、エンハンスメント型ＦＥＴ１に電流が流れ出
力端子１１の電位は低下する。一方、入力端子１０に低
い電圧が印加された時には、エンハンスメント型ＦＥＴ
１には電流が流れず出力端子１１の電位は高電位を維持
する。
【０００５】
【発明が解決しようとする課題】図７に示したＤＣＦＬ
回路はＳｉバイポーラＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕ
ｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回路との互換性を持た
せるために電源端子１００は接地し、電源端子１０１に
−２．０Ｖの電源が用いられてきた。この回路において
は、出力端子の電位が次段のＭＥＳＦＥＴのショットキ
障壁以上には上昇せず、論理振幅が制限される。従っ
て、電源電圧を高くしても論理振幅を増加させることが
出来ず、雑音余裕度が小さいことが問題であった。ま
た、この回路では、出力が「Ｈ」の状態でインバータの
負荷ＦＥＴ１に電流が流れる。この電流は負荷駆動には
寄与せず、回路の消費電力としては無駄なものである。
消費電力を小さくするためには、電源電圧を下げること
が最も単純で効果的であり、さらに、ＭＥＳＦＥＴのシ
ョットキ障壁高さ以下に電源を設定することで無駄な電
流をも減らすことが可能であるが、これまではシステム
の中に新しくＧａＡｓ専用の電源を設定する利点はない
と考えられてきた。近年、ＥＷＳ（エンジニアリングワ
ークステーション）や超高速コンピュータの処理速度向
上を目的として、ＬＳＩが高速化されるにつれ、チップ
の発熱による温度上昇を如何にして冷却するかが大きな
問題となってきている。このために、従来から要求され
てきた電源電圧に関する制限も緩和される傾向にある。
回路はＳｉバイポーラＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕ
ｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回路との互換性を持た
せるために電源端子１００は接地し、電源端子１０１に
−２．０Ｖの電源が用いられてきた。この回路において
は、出力端子の電位が次段のＭＥＳＦＥＴのショットキ
障壁以上には上昇せず、論理振幅が制限される。従っ
て、電源電圧を高くしても論理振幅を増加させることが
出来ず、雑音余裕度が小さいことが問題であった。ま
た、この回路では、出力が「Ｈ」の状態でインバータの
負荷ＦＥＴ１に電流が流れる。この電流は負荷駆動には
寄与せず、回路の消費電力としては無駄なものである。
消費電力を小さくするためには、電源電圧を下げること
が最も単純で効果的であり、さらに、ＭＥＳＦＥＴのシ
ョットキ障壁高さ以下に電源を設定することで無駄な電
流をも減らすことが可能であるが、これまではシステム
の中に新しくＧａＡｓ専用の電源を設定する利点はない
と考えられてきた。近年、ＥＷＳ（エンジニアリングワ
ークステーション）や超高速コンピュータの処理速度向
上を目的として、ＬＳＩが高速化されるにつれ、チップ
の発熱による温度上昇を如何にして冷却するかが大きな
問題となってきている。このために、従来から要求され
てきた電源電圧に関する制限も緩和される傾向にある。
【０００６】以上述べたようにＤＣＦＬ回路は論理振幅
が小さいために、温度変化を考慮した雑音余裕度を確保
することが困難であるという欠点があり、電源電圧をＭ
ＥＳＦＥＴのショットキ障壁高さ以下に設定した場合に
は、論理振幅がさらに低下することで雑音余裕度の確保
のためにはＬＳＩの使用温度規格を狭めざるを得ないと
いう欠点があった。
が小さいために、温度変化を考慮した雑音余裕度を確保
することが困難であるという欠点があり、電源電圧をＭ
ＥＳＦＥＴのショットキ障壁高さ以下に設定した場合に
は、論理振幅がさらに低下することで雑音余裕度の確保
のためにはＬＳＩの使用温度規格を狭めざるを得ないと
いう欠点があった。
【０００７】ここで、しきい値温度変動による雑音余裕
度を求めてみる。ＭＥＳＦＥＴのしきい値電圧をＶｔ、
ゲート幅をＷ、相互コンダクタンスパラメータをＫとす
れば、ドレイン電流Ｉｄｓは近似的に以下のように表せ
る。
度を求めてみる。ＭＥＳＦＥＴのしきい値電圧をＶｔ、
ゲート幅をＷ、相互コンダクタンスパラメータをＫとす
れば、ドレイン電流Ｉｄｓは近似的に以下のように表せ
る。
【０００８】 Ｉds＝ＷＫ｛２（Ｖgs−Ｖｔ）Ｖds−Ｖds2 ｝ （Ｖgs−Ｖｔ＞Ｖds） ＝ＷＫ（Ｖgs−Ｖｔ）2 （Ｖgs−Ｖｔ＜Ｖds） ・・・（１） ＤＣＦＬインバータの論理しきい値（Ｖｔｈｃ）は、エ
ンハンスメント型ＭＥＳＦＥＴとディプリーション型Ｍ
ＥＳＦＥＴを流れる電流が等しいことから、次式で与え
られる。
ンハンスメント型ＭＥＳＦＥＴとディプリーション型Ｍ
ＥＳＦＥＴを流れる電流が等しいことから、次式で与え
られる。
【０００９】 Ｖthc ＝Ｖt E ＋（ＷD ＫD ／ＷE ＫE ）1/2 ｜Ｖt D ｜ ・・・（２） ここで、添字は各ＦＥＴを表している。この論理しきい
値は、エンハンスメント型ＦＥＴのしきい値温度変動の
影響を直接受ける。従来のＦＥＴのしきい値電圧の温度
変動は、約１．０ｍＶ程度あり、例えばＬＳＩとしての
温度規格を２００℃とると２００ｍＶ程度の温度余裕度
が必要となる。ＤＣＦＬ回路の場合、論理振幅は電源電
圧に比例することから、この変動分を考慮すると電源電
圧は小さくすることが出来なくなる。
値は、エンハンスメント型ＦＥＴのしきい値温度変動の
影響を直接受ける。従来のＦＥＴのしきい値電圧の温度
変動は、約１．０ｍＶ程度あり、例えばＬＳＩとしての
温度規格を２００℃とると２００ｍＶ程度の温度余裕度
が必要となる。ＤＣＦＬ回路の場合、論理振幅は電源電
圧に比例することから、この変動分を考慮すると電源電
圧は小さくすることが出来なくなる。
【００１０】本発明の目的は、ＤＣＦＬ回路やプッシュ
プル回路の温度マージンを十分に確保でき、また電源電
圧をＭＥＳＦＥＴのショットキ障壁高さ以下に設定して
も雑音余裕度を減らすことなく、低消費電力化が可能な
論理回路を提供しようとすることにある。
プル回路の温度マージンを十分に確保でき、また電源電
圧をＭＥＳＦＥＴのショットキ障壁高さ以下に設定して
も雑音余裕度を減らすことなく、低消費電力化が可能な
論理回路を提供しようとすることにある。
【００１１】
【課題を解決するための手段】本発明の論理回路は、一
端が第１の電源端子に接続され、他端が出力端子に接続
された負荷素子と、ドレイン電極が前記出力端子に接続
され、ゲート電極が入力端子に接続され、ソース電極が
第１の節点に接続された第１のエンハンスメント型ＦＥ
Ｔと、ドレイン電極が前記１の電源端子に接続され、ゲ
ート電極が前記出力端子に接続され、ソース電極が前記
第１の節点に接続された第２のエンハンスメント型ＦＥ
Ｔと、ドレイン電極が前記１の節点に接続され、ゲート
電極が第１の制御端子に接続され、ソース電極が第２の
電源端子に接続されたディプリーション型ＦＥＴからな
る構造を有している。
端が第１の電源端子に接続され、他端が出力端子に接続
された負荷素子と、ドレイン電極が前記出力端子に接続
され、ゲート電極が入力端子に接続され、ソース電極が
第１の節点に接続された第１のエンハンスメント型ＦＥ
Ｔと、ドレイン電極が前記１の電源端子に接続され、ゲ
ート電極が前記出力端子に接続され、ソース電極が前記
第１の節点に接続された第２のエンハンスメント型ＦＥ
Ｔと、ドレイン電極が前記１の節点に接続され、ゲート
電極が第１の制御端子に接続され、ソース電極が第２の
電源端子に接続されたディプリーション型ＦＥＴからな
る構造を有している。
【００１２】
【作用】本発明の論理回路においては、ＤＣＦＬ回路の
出力を入力としたソースフォロア回路の出力をＤＣＦＬ
回路の駆動ＥＦＥＴのソース電極に帰還する構造を有し
ており、入力電位がロウレベルの時に駆動ＥＦＥＴがオ
フの状態になり、出力電位は電源電圧まで上昇する。こ
の時、ＤＣＦＬ回路の駆動ＥＦＥＴのソース電位は出力
電位とともに上昇する。入力がハイレベル時には、駆動
ＥＦＥＴはオンの状態となり、出力は低下するが、ソー
スフォロア回路のＥＦＥＴもオフの状態となるために、
ＤＣＦＬ回路のソース電位も低下する。このソースフォ
ロア回路の負荷ＦＥＴのゲート電位の制御により、入力
がロウレベル時のＤＣＦＬ回路駆動ＥＦＥＴのソース電
位を変化させ、温度上昇によるＤＣ転送特性の変動を補
正する。
出力を入力としたソースフォロア回路の出力をＤＣＦＬ
回路の駆動ＥＦＥＴのソース電極に帰還する構造を有し
ており、入力電位がロウレベルの時に駆動ＥＦＥＴがオ
フの状態になり、出力電位は電源電圧まで上昇する。こ
の時、ＤＣＦＬ回路の駆動ＥＦＥＴのソース電位は出力
電位とともに上昇する。入力がハイレベル時には、駆動
ＥＦＥＴはオンの状態となり、出力は低下するが、ソー
スフォロア回路のＥＦＥＴもオフの状態となるために、
ＤＣＦＬ回路のソース電位も低下する。このソースフォ
ロア回路の負荷ＦＥＴのゲート電位の制御により、入力
がロウレベル時のＤＣＦＬ回路駆動ＥＦＥＴのソース電
位を変化させ、温度上昇によるＤＣ転送特性の変動を補
正する。
【００１３】
【実施例】以下に本発明の実施例を図面を用いて説明す
る。図１は本発明による論理回路の第１の実施例を示し
た回路図である。
る。図１は本発明による論理回路の第１の実施例を示し
た回路図である。
【００１４】本実施例では、ＤＣＦＬ回路の出力端子１
１にエンハンスメント型ＦＥＴ３のゲート電極が接続さ
れ、ドレイン電極は電源端子１００に、ソース電極は節
点２１に接続されている。また、ディプリーション型Ｆ
ＥＴ２のドレイン電極は、節点２１にゲート電極は制御
端子１２に、ソース端子は、電源端子１０１に接続され
ており、その他の構成は、図７に示したＤＣＦＬ論理回
路の構成と同様であり、同一の要素には同一の符号を付
して示す。
１にエンハンスメント型ＦＥＴ３のゲート電極が接続さ
れ、ドレイン電極は電源端子１００に、ソース電極は節
点２１に接続されている。また、ディプリーション型Ｆ
ＥＴ２のドレイン電極は、節点２１にゲート電極は制御
端子１２に、ソース端子は、電源端子１０１に接続され
ており、その他の構成は、図７に示したＤＣＦＬ論理回
路の構成と同様であり、同一の要素には同一の符号を付
して示す。
【００１５】本発明の第１の実施例の論理回路について
説明する。入力電位がロウレベル時にＤＣＦＬ回路の駆
動ＥＦＥＴ１がオフの状態になり、出力電位は電源電圧
まで上昇する。一方、ＦＥＴ３とＦＥＴ２はソースフォ
ロア回路を構成しているため、節点２１の電位は出力に
応じて高い電位を維持する。入力がハイレベル時には、
駆動ＥＦＥＴ１はオンの状態となり、出力は低下する
が、ソースフォロア回路のＥＦＥＴ３もオフの状態とな
るために、節点２１の電位も低下する。この時、ＦＥＴ
２のゲート電位を高く設定すれば入力がロウレベル時の
節点２１の電位を低下させることが出来る。また、ＦＥ
Ｔ２のゲート電位を低く設定すれば、節点２１の電位を
上昇させることが出来る。
説明する。入力電位がロウレベル時にＤＣＦＬ回路の駆
動ＥＦＥＴ１がオフの状態になり、出力電位は電源電圧
まで上昇する。一方、ＦＥＴ３とＦＥＴ２はソースフォ
ロア回路を構成しているため、節点２１の電位は出力に
応じて高い電位を維持する。入力がハイレベル時には、
駆動ＥＦＥＴ１はオンの状態となり、出力は低下する
が、ソースフォロア回路のＥＦＥＴ３もオフの状態とな
るために、節点２１の電位も低下する。この時、ＦＥＴ
２のゲート電位を高く設定すれば入力がロウレベル時の
節点２１の電位を低下させることが出来る。また、ＦＥ
Ｔ２のゲート電位を低く設定すれば、節点２１の電位を
上昇させることが出来る。
【００１６】環境温度が低い場合、ＦＥＴ２の制御端子
１２にソース電極に対して適当に高い電圧を印加し、環
境温度が高い場合には制御端子に低い電圧を印加するよ
うに設定する。各々の温度に対する動作を次に説明す
る。環境温度が低い場合、ＦＥＴ１のしきい値電圧は正
側にシフトする。この時、入力端子１０にソース電極に
対して徐々に高い電圧を印加していくとＦＥＴ１に電流
が流れ出す入力電圧は、常温の時に比較して高くなる。
この場合において、入力がロウレベル時の節点２１の電
位を低く設定することで、温度上昇によるＤＣ転送特性
の変動を補正する。
１２にソース電極に対して適当に高い電圧を印加し、環
境温度が高い場合には制御端子に低い電圧を印加するよ
うに設定する。各々の温度に対する動作を次に説明す
る。環境温度が低い場合、ＦＥＴ１のしきい値電圧は正
側にシフトする。この時、入力端子１０にソース電極に
対して徐々に高い電圧を印加していくとＦＥＴ１に電流
が流れ出す入力電圧は、常温の時に比較して高くなる。
この場合において、入力がロウレベル時の節点２１の電
位を低く設定することで、温度上昇によるＤＣ転送特性
の変動を補正する。
【００１７】環境温度が高い場合には、ＦＥＴ１のしき
い値電圧が負側にシフトしているためにＦＥＴ１に流れ
る電流は常温時に比較してより低い電圧から流れるよう
になる。この場合ＦＥＴ２の制御端子の電圧を常温時に
比較して低く設定し、補正用ＤＦＥＴの電流を小さくす
ることで、論理しきい値が負側に変化することを抑制す
ることが可能となる。このように、環境温度に従ってＦ
ＥＴ２のゲート電位を変化させることで、回路の論理し
きい値の制御が可能となる。
い値電圧が負側にシフトしているためにＦＥＴ１に流れ
る電流は常温時に比較してより低い電圧から流れるよう
になる。この場合ＦＥＴ２の制御端子の電圧を常温時に
比較して低く設定し、補正用ＤＦＥＴの電流を小さくす
ることで、論理しきい値が負側に変化することを抑制す
ることが可能となる。このように、環境温度に従ってＦ
ＥＴ２のゲート電位を変化させることで、回路の論理し
きい値の制御が可能となる。
【００１８】図２は、本発明の第２の実施例を示した図
で、ＤＣＦＬ回路の負荷としてＤＦＥＴ４を用いたもの
であり、その他の構成は第１の実施例と同一である。
で、ＤＣＦＬ回路の負荷としてＤＦＥＴ４を用いたもの
であり、その他の構成は第１の実施例と同一である。
【００１９】図３は、本発明の第３の実施例を示した図
で、ＮＯＲ回路を構成した場合である。ファンイン数を
増やす場合には、ＤＣＦＬ回路の駆動ＥＦＥＴを並列に
接続させるだけで良い。ここではＥＦＥＴ１，１３，１
４と３個の例を示した。
で、ＮＯＲ回路を構成した場合である。ファンイン数を
増やす場合には、ＤＣＦＬ回路の駆動ＥＦＥＴを並列に
接続させるだけで良い。ここではＥＦＥＴ１，１３，１
４と３個の例を示した。
【００２０】図４は、本発明の第３の実施例を示した図
で、抵抗４１及び４２により設定された基準電圧と本発
明のインバータ回路の入出力端子を短絡した出力をＯＰ
アンプ３１により増幅帰還して制御する回路を示した図
である。
で、抵抗４１及び４２により設定された基準電圧と本発
明のインバータ回路の入出力端子を短絡した出力をＯＰ
アンプ３１により増幅帰還して制御する回路を示した図
である。
【００２１】図５は、本発明の入出力転送特性をシミュ
レーションにより求めた図である。実線は室温での転送
特性であり、破線は高温時の特性である。図中、節点２
１の電位も示したが、温度に応じてＦＥＴ２のゲート電
位を変化させることで、入力がロウレベル時の電位が高
温時には高く、低温時には低く制御出来ていることが分
かる。
レーションにより求めた図である。実線は室温での転送
特性であり、破線は高温時の特性である。図中、節点２
１の電位も示したが、温度に応じてＦＥＴ２のゲート電
位を変化させることで、入力がロウレベル時の電位が高
温時には高く、低温時には低く制御出来ていることが分
かる。
【００２２】図６は、従来のＤＣＦＬ回路の入出力転送
特性のシミュレーション結果を示した図である。温度の
上昇とともに、論理しきい値が負側にシフトしているこ
とがわかる。
特性のシミュレーション結果を示した図である。温度の
上昇とともに、論理しきい値が負側にシフトしているこ
とがわかる。
【００２３】また、本実施例ではＤＣＦＬ回路を対象と
したが、同様の回路は、プッシュプル回路でも実現可能
である。
したが、同様の回路は、プッシュプル回路でも実現可能
である。
【００２４】本発明の半導体装置をＤＣＦＬ回路の基本
素子として用いることにより、温度変化に対しても十分
に回路の雑音余裕度を確保することが出来、結果として
電源電圧を小さくでき、低消費電力化が可能となる。更
に、本発明を用いることで、しきい値の製造バラツキに
対しても補正が可能となり、歩留まりの向上も期待でき
る。
素子として用いることにより、温度変化に対しても十分
に回路の雑音余裕度を確保することが出来、結果として
電源電圧を小さくでき、低消費電力化が可能となる。更
に、本発明を用いることで、しきい値の製造バラツキに
対しても補正が可能となり、歩留まりの向上も期待でき
る。
【００２５】
【発明の効果】本発明による論理回路においては、ＤＣ
ＦＬ回路の駆動ＥＦＥＴのソース電極を並列に接続した
ソースフォロア回路の出力で帰還することで変化させ、
温度上昇によるＤＣ転送特性の論理しきい値の変動を補
正することが可能となる。
ＦＬ回路の駆動ＥＦＥＴのソース電極を並列に接続した
ソースフォロア回路の出力で帰還することで変化させ、
温度上昇によるＤＣ転送特性の論理しきい値の変動を補
正することが可能となる。
【００２６】本発明の半導体装置をＤＣＦＬ回路の基本
素子として用いることにより、温度変化に対しても十分
に回路の雑音余裕度を確保することができ、結果として
電源電圧を小さくでき、現在のＬＳＩの消費電力を動作
速度を維持したままで、ほぼ１／１０程度に低減するこ
とが可能になり、将来のＥＷＳや超高速コンピュータに
本発明を用いれば飛躍的な性能向上が期待できる。更
に、本発明を用いることで、しきい値の製造バラツキに
対しても補正が可能となり、歩留まりの向上も期待でき
る。
素子として用いることにより、温度変化に対しても十分
に回路の雑音余裕度を確保することができ、結果として
電源電圧を小さくでき、現在のＬＳＩの消費電力を動作
速度を維持したままで、ほぼ１／１０程度に低減するこ
とが可能になり、将来のＥＷＳや超高速コンピュータに
本発明を用いれば飛躍的な性能向上が期待できる。更
に、本発明を用いることで、しきい値の製造バラツキに
対しても補正が可能となり、歩留まりの向上も期待でき
る。
【図１】本発明の第１の実施例を示す回路図。
【図２】本発明の第２の実施例を示す回路図。
【図３】本発明の第３の実施例を示す回路図。
【図４】本発明の第４の実施例を示す回路図。
【図５】本発明のＤＣ転送特性のシミュレーション結果
を説明する図。
を説明する図。
【図６】従来例のＤＣ転送特性のシミュレーション結果
を説明する図。
を説明する図。
【図７】従来例を説明するための回路図。
１，３，１３，１４ エンハンスメント型ＭＥＳＦＥＴ ２，４ ディプリーション型ＦＥＴ １０ 入力端子 １１ 出力端子 １２ 制御端子 １００，１０１ 電源端子 ２１ 節点 ４１，４２，４３ 抵抗 ３１ ＯＰアンプ
Claims (2)
- 【請求項１】一端が第１の電源端子に接続され、他端が
出力端子に接続された負荷素子と、 ドレイン電極が前記出力端子に接続され、ゲート電極が
入力端子に接続され、ソース電極が第１の節点に接続さ
れた第１のエンハンスメント型ＦＥＴと、 ドレイン電極が前記１の電源端子に接続され、ゲート電
極が前記出力端子に接続され、ソース電極が前記第１の
節点に接続された第２のエンハンスメント型ＦＥＴと、 ドレイン電極が前記１の節点に接続され、ゲート電極が
第１の制御端子に接続され、ソース電極が第２の電源端
子に接続されたディプリーション型ＦＥＴを有すること
を特徴とする論理回路。 - 【請求項２】負荷素子に負荷抵抗またはディプリーショ
ン型ＦＥＴを用いたことを特徴とする論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6318810A JP2636766B2 (ja) | 1994-12-21 | 1994-12-21 | 論理回路 |
| US08/560,570 US5696453A (en) | 1994-12-21 | 1995-11-20 | GaAs logic circuit with temperature compensation circuitry |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6318810A JP2636766B2 (ja) | 1994-12-21 | 1994-12-21 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08181602A JPH08181602A (ja) | 1996-07-12 |
| JP2636766B2 true JP2636766B2 (ja) | 1997-07-30 |
Family
ID=18103202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6318810A Expired - Fee Related JP2636766B2 (ja) | 1994-12-21 | 1994-12-21 | 論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5696453A (ja) |
| JP (1) | JP2636766B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2715951B2 (ja) * | 1995-01-30 | 1998-02-18 | 日本電気株式会社 | 論理回路 |
| US6137318A (en) * | 1997-12-09 | 2000-10-24 | Oki Electric Industry Co., Ltd. | Logic circuit having dummy MOS transistor |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772429A (en) * | 1980-10-22 | 1982-05-06 | Toshiba Corp | Semiconductor integrated circuit device |
| US4789798A (en) * | 1985-10-07 | 1988-12-06 | Gould Inc. | ECL to GaaS logic conversion circuit with positive feedback |
| JPH02228815A (ja) * | 1989-03-02 | 1990-09-11 | Sumitomo Electric Ind Ltd | 半導体論理回路 |
| US5077494A (en) * | 1989-08-21 | 1991-12-31 | Analog Devices, Inc. | Wide temperature range mesfet logic circuit |
| JPH06204853A (ja) * | 1993-01-07 | 1994-07-22 | Nec Corp | 論理回路 |
-
1994
- 1994-12-21 JP JP6318810A patent/JP2636766B2/ja not_active Expired - Fee Related
-
1995
- 1995-11-20 US US08/560,570 patent/US5696453A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08181602A (ja) | 1996-07-12 |
| US5696453A (en) | 1997-12-09 |
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