JP2636534B2

JP2636534B2 - 通信システム

Info

Publication number: JP2636534B2
Application number: JP3059000A
Authority: JP
Inventors: 純一三戸
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-03-22
Filing date: 1991-03-22
Publication date: 1997-07-30
Anticipated expiration: 2012-07-30
Also published as: EP0504907B1; US5361260A; EP0504907A3; JPH04293338A; EP0504907A2; DE69232158T2; DE69232158D1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、サーボモータ制御、主
軸モータ制御を行なうサーボアンプ、主軸アンプと数値
制御装置本体間をシリアル伝送線ラインにより結合し、
両者間でデータ伝送を行う数値制御装置や、数値制御装
置本体側の機械入出力部が不足した場合に付加されるリ
モート制御装置と数値制御装置本体間をシリアル伝送線
ラインにより結合し、両者間でデータ伝送を行う数値制
御装置等に採用される通信システムに関するものであ
る。

【０００２】

【従来の技術】図１１は、現在ドイツ工作機械製造者
協会（VereinsDeutschev Werkzeugmaschinen fabriken
e.V.）と中央電機電子工業組合（Zentralverband Elekt
rotechnik-und Elektronikindustrie e.V.）にて検討が
進められている、工作機械における数値制御機構と駆動
機構間のシリアルリアルタイム通信システム（以下SERC
OSと称す）に基づく数値制御装置のＨ／Ｗ構成（以下ト
ポロジーと称す）であり、１は数値制御装置本体内に実
装された、サーボアンプ、主軸アンプ等とシリアル伝送
を行なうマスター局、２はマスター局１とシリアル伝送
ラインで結ばれたスレーブ局であり、サーボアンプ、主
軸アンプの制御部が相当する。３はスレーブ局２の制御
部により駆動されるドライブ部であり、具体的にはサー
ボアンプ、主軸アンプのパワー部が相当する。４はマス
ター局１と複数のスレーブ局２間を結ぶシリアル伝送ラ
インであり、矢印方向へシリアルデータ伝送を行う。

【０００３】即ち、SERCOSは、図１１に示すような数値
制御機構本体内に複数のマスタ局１を持ち、個々のマス
ター局が駆動制御部側のＩ／Ｆであるスレーブ局２を複
数持ったリング構成のシリアル伝送ライン４をもつトポ
ロジーである。

【０００４】ここで、SERCOSのシリアル伝送ライン４の
具体的仕様について、図１２〜図１６を用いて説明す
る。マスター局１とスレーブ局２間のシリアル伝送フォ
ーマットは、図１２に示す様な一個の開始フラグ、宛先
・発信元アドレス、データ、冗長コード［以下ＦＣＳ
（ＦｒａｍｅＣｈｅｃｋＳｅｑｕｅｎｃｅ）と称
す、複数ビットにおよぶ総データの誤りを検出するため
に付加される］及び一個の終了フラグから構成されるHD
LC手順（ハイレベルデータリンク制御手順のフレーム構
成・・・・JIS×5104）と同様なフォーマットを使用する。
フレーム構成の詳細については、HDLC手順の内容を参照
する事とし、本文では省略する。

【０００５】また、具体的なシリアル伝送ライン４の仕
様としては、図１５に示す様な光ファイバー伝送路を使
用し、SMA規格〔IEC86B（C020）〕コネクタにより光フ
ァイバーケーブルに接続される。

【０００６】また、１本の光ファイバー伝送路をリング
構成にして使用する為、伝送クロックと伝送データをマ
ルチプレクスして送信し、受信側では、送信信号より伝
送クロックと伝送データを分離抽出している。この伝送
クロックと伝送データをマルチプレクスした信号を作る
為に、図１４に示すNRZI（Noreturn to Zero Inverte
d）コード化を使用する。図１４の下向きの矢印は伝送
クロックの変化点を示し、下側の0,1の伝送データと上
側の伝送クロックを合せてNRZIコード化した例が、中段
に示す波形であり、データ“０”を送出する伝送クロッ
クのタイミングで波形反転を生ずる。受信側では、波形
反転のタイミングで伝送クロックを抽出すると共に、抽
出した伝送クロックのタイミングに合せて波形をサンプ
リングし、伝送データの0,1を判別する。

【０００７】図１３は、伝送ライン上に伝送されるデー
タの時間的配置を示した図であり、MSTはマスター局１
からスレーブ局２への伝送タイミングデータ、AT1、AT2
〜ATXは各々のスレーブ局２からマスター局１への送信
データ、MDTはマスター局１からスレーブ局２への送信
データである。

【０００８】具体的なデータの内容としては、MSTのタ
イミングにより伝送周期（TCYC）（例えば1.7ms）が決
定されるが、MSTはシステムモード（立上げ、運転モー
ド等）等が含まれているフレームであり、その機能は主
にスレーブ局２との同期確立を目的としている。また、
AT1、AT2〜ATXは、MST伝送後のある規定時間（T1.1、T
1.2、T1.X）経過後、各々のスレーブ局２からマスター
局１へ伝送されるフレームであり、スレーブ局２である
サーボアンプ、主軸アンプ等のモーター位置データ、モ
ーター速度データ、モーター電流データ、アラームステ
ータス等を含むものである。また、マスター局１はMST
伝送後 T2時間経過後MDTを伝送するが、この中では、
サーボアンプ、主軸アンプに対するモーター駆動指令や
各サーボアンプ、主軸アンプに対するモード指定（周速
一定制御モード、Ｃ軸制御モード等）等のデータが含ま
れるものである。この様にTCYCの周期でマスター局１と
スレーブ局２の間で交信を行なう事により、数値制御装
置としての機能を実現する。

【０００９】次に図１６は、１つのマスター局１に２つ
のスレーブ局２が接続された場合の概略接続ブロック図
である。図１６において、CONTROLLER MASTERはマスタ
ー局１を、またCONTROLLER SLAVE1及びSLAVE2はスレー
ブ局２を示す。又、TXMT（el/opt）は送信部であり、RE
CV（opt/el）は受信部であり、各々の部分で電気信号→
光信号変換、光信号→電気信号変換が行われる。また、
MUXは送信信号切替え部であり、ここで入力された２信
号のどちらかが選択されて後段のTXMTより送信される。
次に、REG（DPLL REGEN）は、受信信号再生部であり、
前段のRECVで受信されたNRZI信号を受信データ（RXD）
と受信クロック（RCLK）に分離してコントローラに与え
る。なお、図中、TXCLKはクロック、TFFはフリップフロ
ップ、TXDは送信データ、MUXはマルチプレックス、IDLE
は送信の切換信号、TXMTは送信器である。以上のように
従来における、サーボモータ制御、主軸モータ制御を行
なうサーボアンプ、主軸アンプと数値制御装置本体間を
シリアル伝送線ラインにより結合し、両者間でデータ伝
送を行う数値制御装置は、構成されている。

【００１０】また図１７は、数値制御装置本体側の機械
入出力部が不足した場合に付加されるリモート制御装置
と数値制御装置本体間をシリアル伝送線ラインにより結
合し、両者間でデータ伝送を行う従来の数値制御装置の
概略構成図であり、図において、１はマスター局で、数
値制御装置本体が相当する。、２はスレーブ局で、リモ
ート制御装置が相当する。４はマスター局１である数値
制御装置本体とスレーブ局２であるリモート制御装置を
結ぶＨＤＬＣ手順に従ったシリアル伝送ライン、５は数
値制御装置にて制御される工作機械のインターフェイス
部、６は操作者が数値制御装置を操作するための操作ボ
ード、６Ａはキーボード、６ＢはＣＲＴ、７はサーボア
ンプ、８は主軸アンプ、７Ａはサーボモータ、８Ａは主
軸モータ、１Ａは数値制御装置本体側機械入出力部、２
Ａはリモート制御装置側機械入出力部である。

【００１１】次にこの数値制御装置の動作を説明する。
マスター局１である数値制御装置本体の内部には、数値
制御装置が取り付けられる工作機械の機械シーケンスを
実行するためのシーケンスプログラムが内蔵されてお
り、マスター局１である数値制御装置本体内にあるＣＰ
Ｕによりシーケンスプログラムが逐次実行され、機械シ
ーケンス処理が実行される。ここで図１７におけるスレ
ーブ局２であるリモート制御装置は、マスター局１であ
る数値制御装置本体側の機械入出力部が不足した場合に
付加されるものであり、機械側の機械インターフェイス
部５に対しては、数値制御装置本体側でシーケンス処理
された結果がリモート制御装置へシリアル伝送ライン４
を通じてＨＤＬＣ伝送され、リモート制御装置側で出力
されると共に、リモート制御装置側で入力された結果が
シリアル伝送ライン４を通じてＨＤＬＣ伝送され、数値
制御装置本体側でシーケンス処理される。

【００１２】

【発明が解決しようとする課題】図１１〜図１６に示す
従来のもの（サーボモータ制御、主軸モータ制御を行な
うサーボアンプ、主軸アンプと数値制御装置本体間をシ
リアル伝送線ラインにより結合し、両者間でデータ伝送
を行う数値制御装置）は、以上のように構成されている
ので、マスター局１とこのマスター局１に接続されるス
レーブ局２との同期性を確保するために、マスター局１
からスレーブ局２に対しマスタ同期フレームMSTを送信
し、このフレームを基準にして同期確保を図ってやる必
要があるが、この方式では同期確立の為にフレームが余
分に必要な事になり伝送効率が悪い。

【００１３】因みにマスター局が複数軸（Ｘ軸、Ｙ軸、
Ｚ軸等）を同期制御できる数値制御本体で、スレーブ局
がサーボアンプ・主軸アンプの場合、両者の同期をとら
ないと、サーボアンプで駆動される各軸が時間的にバラ
バラの動きをしたり、サーボアンプで駆動される各軸と
主軸アンプで駆動される主軸とが時間的にバラバラの動
きをすることになり、目的とする加工を行うことができ
ない。

【００１４】また図１７に示すもの（数値制御装置本体
側の機械入出力部が不足した場合に付加されるリモート
制御装置と数値制御装置本体間をシリアル伝送線ライン
により結合し、両者間でデータ伝送を行う数値制御装
置）は、機械側の機械インターフェイス部５に対して
は、数値制御装置本体側でシーケンス処理された結果が
リモート制御装置へシリアル伝送ライン４を通じてＨＤ
ＬＣ伝送され、リモート制御装置側で出力されると共
に、リモート制御装置側で入力された結果がシリアル伝
送ライン４を通じてＨＤＬＣ伝送され、数値制御装置本
体側でシーケンス処理されるものであるので、数値制御
装置本体とリモート制御装置との間における機械側の機
械インターフェイス部５に対する入出力制御が時間的に
ずれた。ちなみに、この入出力制御が時間的にずれる
と、例えばロボットによるワークの搬送工程と工作機械
によるワークの切削タイミングとが合致せず、目的とす
る加工を行うことができない事態が生じる。

【００１５】なお、この図１７に示すものにおいてこの
不具合を解消するためには、図１１〜図１６に示すもの
と同様に同期フレームを用いることにより、上記数値制
御装置本体とリモート制御装置との間における機械側の
機械インターフェイス部５に対する入出力制御を同期化
させるか、または工作機械のインターフェイス部５に上
記時間的ずれを考慮した遅延回路を設けたり、機械のシ
ーケンスプログラムを上記時間的ずれを考慮して作成す
る等して、この入出力制御を同期化させることと実質的
に同一の機能を達成させる必要がある（このことは、ひ
いては伝送効率の悪化につながる）。

【００１６】本発明は、上記のような課題を解決するた
めになされたもので、特別な同期フレーム等を用いず
に、マスター局とスレーブ局との間またはスレーブ局間
の同期確保ができ、また本発明は伝送ラインノイズに対
して強い通信システムを提供しようとするものである。

【００１７】

【課題を解決するための手段】第一の発明に係る通信シ
ステムは、マスター局と、このマスター局とシリアル伝
送ラインで接続され、マスター局より送信される送信フ
レーム中に含まれるアドレス情報が自分自身のアドレス
と一致したときデータを取込むスレーブ局とを備えてな
る通信システムにおいて、上記スレーブ局を、マスター
局との間、または他のスレーブ局との間の被制御体に対
する制御タイミングが一致するよう、自分自身の基準タ
イミングをプリセットするとともに、基準タイミングを
プリセット後、所定時間経過しなければ基準タイミング
を再度プリセットしないものとしたものである。

【００１８】また第二の発明に係る通信システムは、マ
スター局とシリアル伝送ラインで接続されるスレーブ局
に、基準カウンタと制御タイミング設定用レジスタとを
設け、このスレーブ局として、マスター局より送信され
る送信フレーム中に含まれるアドレス情報が自分自身の
アドレスと一致したときデータを取込むと共に、マスタ
ー局との間の被制御体に対する制御タイミングが一致す
るよう上記基準カウンタをプリセットし、基準カウンタ
の内容と制御タイミング設定用レジスタの内容とが一致
したとき、マスター局の被制御体に対する制御タイミン
グと一致する制御信号を出力し、かつマスター局とスレ
ーブ局との間の実際の制御タイミングデータを収集する
とともに、この実際の制御タイミングデータに基づい
て、上記制御タイミング設定用レジスタに所定の値を設
定するものとしたものである。

【００１９】

【作用】第一の発明に係る通信システムによれば、マス
ター局からの同期フレーム送信が無くても、スレーブ局
自身が、マスター局との間、またはスレーブ局との間の
同期を確保するとともに、伝送ラインにノイズが入って
誤ったアドレスが送信された場合等にあっても、正常に
動作する。また第二の発明に係る通信システムによれ
ば、制御タイミング設定用レジスタに、マスター局との
間の制御タイミングを一致させるのに必要なデータを確
実に設定できる。

【００２０】

【実施例】実施例１．以下本発明の第一の実施例を図１〜図７を用いて説明す
る。なおこの実施例は、サーボモータ制御、主軸モータ
制御を行なうサーボアンプ、主軸アンプと数値制御装置
本体間をシリアル伝送線ラインにより結合し、両者間で
データ伝送を行う数値制御装置に実施した場合の例であ
る。図２は本発明に係る通信システムが採用される上記
数値制御装置のシステム構成を示す図で、図中１は数値
制御装置本体内に実装された、サーボアンプ、主軸アン
プとシリアルデータ伝送を行うマスター局、２はマスタ
ー局１にシリアル伝送ラインで結ばれたスレーブ局で、
サーボアンプ・主軸アンプの制御部が相当する。３はス
レーブ局２の制御部より駆動されるドライブ部であり、
サーボアンプ・主軸アンプのパワー部が相当する。４は
マスター局１と複数のスレーブ局２間を結ぶシリアルデ
ータ伝送ラインで、矢印方向へシリアルデータ伝送を行
う。

【００２１】図３はスレーブ局が４局ある場合のマスタ
ー局側の送信開始信号発生回路を示す図、図４はマスタ
ー局側の送信回路を示す図、図１はスレーブ局２の１局
分の構成図、図５はマスター局１とスレーブ局２間の詳
細なデータ伝送タイミングを示す図、図６は本通信シス
テムの全体の動作を示すタイミング図、図７は本実施例
に於て使用されるシリアル伝送フレーム構成を示す図で
ある。図３において、10は発振回路、11はＮＣ内部基準
カウンタで、図６に示すように、発振回路10のクロック
源を分周した3.5msec、1.7msec、0.8msec、0.4msec、0.
2msecの周波数をカウントするものである。12A〜12Dは
送信タイミング設定レジスタで、各スレーブ局２への送
信タイミングがＣＰＵ13によりセットされる。具体的に
は、スレーブ局１＃０への送信タイミングを決定するレ
ジスタ12Aには“0000”が、スレーブ局１＃１への送信
タイミングを決定するレジスタ12Bには“0001”が、ス
レーブ局１＃２への送信タイミングを決定するレジスタ
12Cには“0010”が、スレーブ局１＃３への送信タイミ
ングを決定するレジスタ12Dには“0011”が夫々セット
される。なおこのセット時、周波数0.2msecのものは、
セットしなくても送信タイミングに支障が生じないので
セットされない。

【００２２】14A〜14Dはコンパレータで、ＮＣ内部基準
カウンタ11の内容と送信タイミング設定レジスタ12A〜1
2Dの内容とを比較し、両者の内容が合致したとき、該当
するスレーブ局２へデータの送信を開始させる信号を、
図４に示す送信回路のデータ送信回路15、ＦＣＳ計算・
送信回路16及び開始・終了フラグ送信回路17に各々出力
する。具体的には、ＮＣ内部基準カウンタ11の内容が
“0000”になったとき、レジスタ12Aの内容“0000”と
合致するので、スレーブ局１＃０へデータの送信を開始
させる信号を図４の送信回路に出力する。又ＮＣ内部基
準カウンタ11の内容が“0001”、“0010”、“0011”に
なると、レジスタ12B〜12Dの内容と夫々合致するので、
その内容が合致したとき、スレーブ局１＃１〜３へデー
タの送信を開始させる信号を図４の送信回路に順次出力
する。

【００２３】又図４において、15はアドレスを含むデー
タを送信するＨＤＬＣフレームまたはこれに準拠するフ
レームの送信回路で、コンパレータ14からの出力信号が
入力されたとき、図１に示すスレーブ局への送信を開始
する。16は複数ビットに及ぶ総データの誤りを検出する
ために付加される冗長コードの計算・送信を行うＦＣＳ
計算・送信回路で、コンパレータ14からの出力信号が入
力されたとき、図１に示すスレーブ局への送信を開始す
る。17はＨＤＬＣフレームまたはこれに準拠するフレー
ムの区切りを示すための開始フラグ及び終了フラグを送
信する開始・終了フラグ送信回路で、コンパレータ14か
らの出力信号が入力されたとき、図１に示すスレーブ局
への送信を開始すると共に、フラグ一個を送信完了した
ことを示す送信完了信号17Aを、後述するフラグ数カウ
ンタ20に出力する。18はＨＤＬＣフレームまたはこれに
準拠するを構成するための開始フラグ、終了フラグ、デ
ータ送信、ＦＣＳ送信を切り替えるためのＯＲ回路、19
はＣＰＵ13で処理された並列データを直列データに変換
するためのパラレル／シリアル変換回路、20は開始フラ
グと終了フラグの送信フラグ数をカウントするためのフ
ラグ数カウンタ、２１はＣＰＵ１３にて予めフラグ数が
設定されるフラグ数設定レジスタ、22はフラグ数カウン
タ20の内容とフラグ数設定レジスタ21との内容を比較
し、両者の値が一致したときフラグ送信を停止させる送
信停止信号22Aを開始・終了フラグ送信回路17に出力す
るコンパレータである。なおこの送信回路から送信され
るデータのフレーム構成は、図７Ａに示すようなHDLC規
格またはHDLC規格に準拠したフレーム構成を取ると共
に、耐伝送ラインノイズ特性を高めるため開始フラグ及
び終了フラグを各々４個設けている。また、データは、
図５に示すように伝送ライン４による遅延を伴い△Ｔ時
間遅れてスレーブ局２に受信される。また図５、図６
中、202はデータフレーム、203は基準カウンタロード信
号を示す。

【００２４】又図１において、101はマスター局１から
送信されるデータを受信するレシーバ、102は受信シフ
トレジスタで、実用上３〜４個設けられる。116は受信
開始信号及び受信終了信号を出力してＨＤＬＣフレーム
またはこれに準拠するフレームの開始、終了を検出する
ためのフラグ検出回路、117は受信データのＦＣＳを計
算すると共に、受信データの後に送信されてきたＦＣＳ
データと比較し、比較結果が不一致の場合にＦＣＳエラ
ー信号を出力しエラー発生を検出するＦＣＳ計算・比較
回路、118は受信した直列データを並列データへ変換す
るためのシリアル／パラレル変換回路、103は受信ＲＡ
Ｍで、マスター局１から送信されるデータを自局分のみ
格納する。104は受信アドレス設定レジスタで、各スレ
ーブ局２対応で割付けられた受信アドレスがＣＰＵ105
にて予め設定されている。106は基準カウンタプリセッ
ト用レジスタで、マスター局１から送信される周期と位
相が合うように、マスター局１側の送信タイミング設定
レジスタ12A〜12Dと同一の値が、各スレーブ局２対応で
ＣＰＵ15にて予め設定されている。具体的には、スレー
ブ１＃０の基準カウンタプリセット用レジスタ106には
“0000”が、スレーブ局１＃１の基準カウンタプリセッ
ト用レジスタ106には“0001”が、スレーブ局１＃２の
基準カウンタプリセット用レジスタ106には“0010”
が、又スレーブ局１＃３の基準カウンタプリセット用レ
ジスタ106には“0011”が夫々設定される。

【００２５】107はコンパレータで、マスター局１から
送信されるフレーム中のアドレスと受信アドレス設定レ
ジスタ104に設定されたアドレスと比較し、両者のアド
レスが合致したとき、基準カウンタプリセット用レジス
タ106に設定されている内容をスレーブ側基準のカウン
タ108にロードし、基準カウンタ108の内容をプリセット
する基準カウンタロード信号203を発生させる。なおこ
のロード信号203は、基準カウンタ108に入力される。10
9はマスター局１の発振回路10と同一周波数のクロック
源を有する発振回路、108はこの発振回路109のクロック
源をマスター局１側の周波数と合致するように分周した
3.5msec、1.7msec、0.8msec、0.4msecの周波数をカウン
トする基準カウンタ、110は割込みタイミング設定レジ
スタで、全てのスレーブ局２がマスター局１からのデー
タを受信した後の割込みタイミング値（この実施例の場
合は“1000”）がＣＰＵ105にて予め設定されている。
なお、このタイミング値は、同期制御を必要とするスレ
ーブ局２全てに同一の値が設定される。111は基準カウ
ンタ108の内容と割込みタイミング設定レジスタ110の内
容とを比較し、両者の内容が合致したとき、ＣＰＵ105
に割込み信号を出力するコンパレータ、112はＣＰＵ105
にてＰＷＭ出力回路113、パワー回路114を通じて制御さ
れるサーボモータ（又は主軸モータ）、115はモータ112
の位置等をＣＰＵ105にフィードバックするための検出
器Ｉ／Ｆ、119は送信ＲＡＭである。なおその他の構成
については従来のものと同様であるので説明を省略す
る。

【００２６】次に動作について主に図６を用いて説明す
る。即ち、マスター局１の送信タイミング設定レジスタ
図12A〜12Dに、夫々“0000”、“0001”、“0010”、
“0011”をＣＰＵ13により予め設定しておく。一方、ス
レーブ局２の受信アドレスレジスタ104に、各スレーブ
局２対応で割付けられた受信アドレスをＣＰＵ105にて
予め設定しておくと共に、基準カウンタプリセット用レ
ジスタ106に、マスター局１の送信タイミング設定レジ
スタ図12A〜12Dと同一の値、即ち、“0000”、“000
1”、“0010”、“0011”をＣＰＵ105にて予め設定して
おき、更に各スレーブ局２に全てのデータ送信が完了し
た後各スレーブ局２が同期して制御を開始できるよう、
割込みタイミング設定レジスタ110に、ＣＰＵ105への割
込みタイミング値（“1000”）をＣＰＵ105にて予め設
定しておく。

【００２７】このように各レジスタ12A〜12D、104、10
6、110に所定の値を設定した後、マスター局１からスレ
ーブ局２へのデータ送信を開始させる。。そしてＮＣ内
部基準カウンタ11の内容と送信タイミング設定レジスタ
12A〜12Dの内容とをコンパレータ14A〜14Dにて比較し、
両者の内容が合致したとき、該当するスレーブ局２への
データ送信を開始させる信号を、図４に示す送信回路の
データ送信回路15、ＦＣＳ計算・送信回路16及び開始・
終了フラグ送信回路17に各々出力する。具体的には、Ｎ
Ｃ内部基準カウンタ11の内容が“0000”になったとき、
レジスタ12Aの内容“0000”と合致するので、スレーブ
局１＃０へデータの送信を開始させる信号を図４の送信
回路に出力する。又ＮＣ内部基準カウンタ11の内容が
“0001”、“0010”、“0011”になると、レジスタ12B
〜12Dの内容と夫々合致するので、その内容が合致した
とき、スレーブ局１＃１〜３へデータの送信を開始させ
る信号を図４の送信回路に順次出力する。

【００２８】図４における送信回路において、スレーブ
局２へのデータ送信を開始させる信号が、データ送信回
路15、ＦＣＳ計算・送信回路16及び開始・終了フラグ送
信回路17に各々順次入力されるので、データ送信回路1
5、ＦＣＳ計算・送信回路16及び開始・終了フラグ送信
回路17よりＯＲ回路18を通じてスレーブ局２へのデータ
送信を順次開始する。このとき開始・終了フラグ送信回
路17は、フラグ一個を送信する毎にフラグ一個を送信完
了したことを示す送信完了信号17Aを、フラグ数カウン
タ20に出力するとともに、コンパレータ22が、フラグ数
カウンタ20の内容とフラグ数設定レジスタ21との内容を
比較し、両者の値が一致したときフラグ送信を停止させ
る送信停止信号22Aを開始・終了フラグ送信回路17に出
力してフラグデータ送信を停止させる。

【００２９】一方、各スレーブ局２では、図５に示すよ
うに送信を開始されてから伝送ライン４による遅延（△
Ｔ時間）を伴ってレシーバ101、受信シフトレジスタ10
2、シリアル／パラレル変換回路118を通じて自分自身の
データを受信ＲＡＭ103に取込む。スレーブ局１＃０が
まずデータを受信ＲＡＭ103に取込むので、このとき、
受信シフトレジスタ102に入ったアドレスと受信アドレ
ス設定レジスタ104に設定されたアドレスとが合致する
ため、コンパレータ107が基準カウンタロード信号203を
基準カウンタ108に出力する。このロード信号203が基準
カウンタ108に入力されると、基準カウンタプリセット
用レジスタ106に予めセットされている“0000”が基準
カウンタ108にロードされ、基準カウンタ108は“0000”
にプリセットされ、“0000”より発振回路109からのク
ロックをカウントし始める。スレーブ局１＃０がデータ
を取込み基準カウンタ108が“0000”よりカウントし始
めた後、スレーブ局１＃１がデータを受信ＲＡＭ103に
取込むと共に、スレーブ局１＃１の基準カウンタ108に
は、上述したスレーブ局１＃０と同様の動作にて“000
1”がプリセットされ、スレーブ局１＃１の基準カウン
タ108は“0001”より発振回路109からのクロックをカウ
ントし始める。なお、このとき、スレーブ局１＃０の基
準カウンタ108の値は、スレーブ局１＃１の基準カウン
タ108の値と同一の値となっている。スレーブ局１＃
２、スレーブ局１＃３の基準カウンタも上記と同様に
“0010”、“0011”と順次プリセットされるので、スレ
ーブ局１＃０〜１＃３へのデータ送信が完了した時点で
は各スレーブ局の基準カウンタ108の値は揃うことにな
る。

【００３０】そしてこのように各スレーブ局の基準カウ
ンタ108の値が合致している状態において、割込みタイ
ミング設定レジスタ110の内容（この実施例の場合は“1
000”）と基準カウンタ108の内容とが合致すると、各コ
ンパレータ111は各ＣＰＵ105に割込み信号を出力する。
この割込み信号が各ＣＰＵ105に入力されると各ＣＰＵ1
05は、各受信ＲＡＭ103に格納されている各モータ112の
制御データ（この実施例の場合は、電流ループ処理、位
置ループ処理及び速度ループ処理データ）を各スレーブ
局とも同時に読み出し、各ＰＷＭ出力回路113、各パワ
ー回路114を通じて各モータ112を同期制御する。よって
従来のように同期フレームを送信しなくても、各スレー
ブ局間の同期をとることができるようになり、即ち同期
フレームを送信しなくても、各モータ112を同期補間さ
せることが可能となる。因みに従来例の項でも述べたよ
うに同期補間を必要とする時間帯において同期補間を行
わないと、目的とする加工を行う事ができない。また送
信フレーム構成として、開始フラグと終了フラグを複数
持つ構成としているので、耐伝送ラインノイズ性が高ま
り、図７Ｂに示すように伝送ラインノイズによってＡ
１，Ａ２，Ｂ１，Ｂ２等のフラグを検出出来なかったと
しても、Ａ３，Ａ４，Ｂ３，Ｂ４の位置で開始フラグと
終了フラグを確実に検出できるようになり、また送信側
でフラグ数をカウントし、所定のフラグ数送信を完了し
たならばフラグデータ送信を停止させるので、フレーム
の受信開始が出来ない、受信終了が出来ないといった不
都合を解消できるようになる。また、図４に示すよう
に、フラグ数設定レジスタ２１を有しているので、工場
環境に応じて、即ち、伝送障害となるノイズが多い工場
では開始、終了フラグ数を多くする等容易にそのフラグ
数を増減できる。なお、発振回路10、109として同一周
波数のクロック源を有するものを用いた場合について説
明したが、必ずしも同一周波数のクロック源を有するも
のを用いる必要はない。

【００３１】実施例２．また第一の実施例で説明した構成は、図１７に示すもの
（数値制御装置本体側の機械入出力部が不足した場合に
付加されるリモート制御装置と数値制御装置本体間をシ
リアル伝送線ラインにより結合し、両者間でデータ伝送
を行う数値制御装置）にも適用可能である。即ち、この
図１７に示すものの回路構成は、ＰＷＭ出力回路113、
パワー回路114、サーボモータ（又は主軸モータ）112及
び検出器Ｉ／Ｆ115が、工作機械のインターフェイス部
５に変更されるだけで、その他の回路構成は第一の実施
例で説明した構成と実質的に同一である。

【００３２】次にこの図１７に示すものに、第一の実施
例で説明した構成を適用した場合の動作について、処理
タイミングを示す図８を用いて説明する。数値制御装置
は、通常リアルタイムＯＳの下でマルチタスク処理を
行っており、システムとしての基準クロック信号（図中
Ａで示す）があり、１サイクルの区間を繰り返し実行す
る。Ｂ，Ｄは数値制御装置本体側の処理内容を示したも
のであり、Ｒ１，Ｒ２，Ｒ３は数値制御装置本体側の受
信データ処理、Ｓ１，Ｓ２，Ｓ３は数値制御装置本体か
らの送信データ処理、Ｏ１，Ｏ２，Ｏ３は数値制御装置
本体側の出力処理、Ｉ１，Ｉ２，Ｉ３は入力処理であ
る。またＣ，Ｅはリモート制御装置側の処理内容を示し
たものであり、数値制御装置本体側の処理内容と区別す
るために頭にＲを付加している。また、Ｂ，Ｃは従来方
式、Ｄ，Ｅは本発明方式である。従来は、数値制御装置
本体からリモート制御装置への送信処理Ｓ１の後、数値
制御装置本体側での出力処理Ｏ１、入力処理Ｉ１が実行
される。リモート制御装置側では、数値制御装置本体側
の送信処理Ｓ１を受けて、受信処理ＲＲ１が実行され、
その後リモート制御装置側での出力処理ＲＯ１、入力処
理ＲＩ１が実行されるので、数値制御装置本体側の入力
処理Ｉ１とリモート制御装置側の入力処理ＲＩ１は時間
的なずれを生じることになる。

【００３３】これに対し、本発明では、スレーブ局２の
受信アドレスレジスタ104に、スレーブ局２対応で割付
けられた受信アドレスをＣＰＵ105にて予め設定してお
くと共に、基準カウンタプリセット用レジスタ106に、
所定の値、例えば”0000”、または”0100”等をＣＰＵ
105にて予め設定しておき、更に割込みタイミング設定
レジスタ110に、数値制御装置本体とリモート制御装置
とにおける工作機械のインターフェイス部５への入出力
処理が同期して行われるよう予め定めた所定の値、即ち
リモート制御装置側の受信処理ＲＲ１〜数値制御装置本
体側の出力処理Ｏ２までの時間（基準カウンタプリセッ
ト用レジスタ106に”0000”が設定されている場合）、
またはその時間に相当する時間（基準カウンタプリセッ
ト用レジスタ106に”0000”以外の値、例えば”0100”
が設定されている場合、リモート制御装置側の受信処理
ＲＲ１〜数値制御装置本体側の出力処理Ｏ２までの時間
に”0100”を加算した時間）をＣＰＵ105にて予め設定
しておく。このため数値制御装置本体側の送信処理Ｓ１
を受けてリモート制御装置側の受信処理ＲＲ１が実行さ
れ、このとき検知された宛先アドレスＤ，Ａ検知信号に
より基準カウンタ108が例えば■0000”にプリセットさ
れ、基準カウンタ108は発振回路109からのクロックをプ
リセット値から再度カウントし始める。そしてこの基準
カウンタ108がカウントしている状態に於て、割込みタ
イミング設定レジスタ110の内容と基準カウンタ108の内
容とが合致すると、コンパレータ111はＣＰＵ105に割込
み信号を出力する。この割込み信号がＣＰＵ105に入力
されるとＣＰＵ105は、受信ＲＡＭ103に格納されている
制御データを読み出し、数値制御装置本体側の出力処理
Ｏ２、入力処理Ｉ２と同時刻に、リモート制御装置側の
出力処理ＲＯ１、入力処理ＲＩ１を実行する。このた
め、工作機械側から見た数値制御装置の機械入出力のタ
イミングが、数値制御装置本体に内蔵された機械入出力
部とリモート制御装置に内蔵された機械入出力部とに係
わらず、ほぼ同一タイミングとなる。

【００３４】なお、リモート制御装置側の入出力処理が
従来方式より１サイクル遅れるが、入力から出力への応
答時間を考えると、従来方式では、ＲＩ１→ＲＳ１→Ｒ２ →Ｏ２（リモート側入力から
本体側出力まで）Ｉ１ →Ｓ２ →ＲＲ２→ＲＯ２（本体側入力からリモ
ート側出力まで）本発明では、ＲＩ１→ＲＳ２→Ｒ３ →Ｏ３（リモート側入力から
本体側出力まで）Ｉ１ →Ｓ１ →ＲＲ１→ＲＯ１（本体側入力からリモ
ート側出力まで）となり、両者とも１サイクル程度かかり、差異のないこ
とがわかる。

【００３５】実施例３．また、上記第二の実施例において、割込みタイミング設
定レジスタ110に、数値制御装置本体とリモート制御装
置とにおける工作機械のインターフェイス部５への入出
力処理が同期して行われるよう予め定めた所定の値、即
ちリモート制御装置側の受信処理ＲＲ１〜数値制御装置
本体側の出力処理Ｏ２までの時間（基準カウンタプリセ
ット用レジスタ106に”0000”が設定されている場
合）、またはその時間に相当する時間（基準カウンタプ
リセット用レジスタ106に”0000”以外の値、例えば”0
100”が設定されている場合、リモート制御装置側の受
信処理ＲＲ１〜数値制御装置本体側の出力処理Ｏ２まで
の時間に”0100”を加算した時間）をＣＰＵ105にて予
め設定しておくものについて説明した。ところが、リモ
ート制御装置側の受信処理ＲＲ１〜数値制御装置本体側
の出力処理Ｏ２までの時間は、種々の要因、例えば工作
機械のインターフェイス部５の入出力特性等により変動
する。このため、割込みタイミング設定レジスタ110に
予め設定する値は、リモート制御装置側の受信処理ＲＲ
１〜数値制御装置本体側の出力処理Ｏ２までの時間を実
測し、この実測時間を考慮した時間を設定することが好
ましい。

【００３６】図９及び図１０は、このリモート制御装置
側の受信処理ＲＲ１〜数値制御装置本体側の出力処理Ｏ
２までの時間を実測し、この実測時間を考慮した時間
を、割込みタイミング設定レジスタ110に設定する場合
の実施例を示す。即ち、図９は数値制御装置本体側の機
械入出力部が不足した場合に付加されるリモート制御装
置と数値制御装置本体間をシリアル伝送線ラインにより
結合し、両者間でデータ伝送を行う数値制御装置の概略
構成図、図１０はその要部詳細回路を示し、図におい
て、1B,1Cは数値制御装置本体側のＨＤＬＣフレームま
たはこれに準拠するフレームの送信部及び受信部、1AA,
1ABは本体側機械出力部及び本体側機械入力部、100A,10
0Bはリモート制御装置側のＨＤＬＣフレームまたはこれ
に準拠するフレームの受信部及び送信部で、図１におけ
るレシーバ101、受信シフトレジスタ102、フラグ検出回
路116、ＦＣＳ計算・比較回路117、シリアル／パラレル
変換回路118、受信ＲＡＭ103、送信ＲＡＭ119及び受信
アドレス設定レジスタ104が相当する。120は基準カウン
タ108の内容を、数値制御装置本体から出力されたＨＤ
ＬＣフレームの受信開始信号が入力されたときラッチす
る第一のラッチ回路、121は基準カウンタ108の内容を、
数値制御装置本体からの機械出力信号が入力されたとき
ラッチする第二のラッチ回路、122は数値制御装置本体
からの機械出力信号を入力し、この信号が入力されたと
き、第二のラッチ回路121に対してセンサーラッチ信号
を出力するセンサー入力部、123は機械出力信号線、124
は受信開始信号、125はセンサーラッチ信号、126は割込
み信号、2AA,2ABはリモート側機械出力部及びリモート
側機械入力部である。なお、他の構成については第二の
実施例のものと同様であるので、説明を省略する。

【００３７】次にこの第三の実施例の動作を説明する。
即ち、数値制御装置本体の送信部１Ｂから送信されたデ
ータは、伝送ライン４を通り、リモート制御装置の受信
部100Aで受信される。受信されたデータフォーマット中
のアドレス部が、ＣＰＵ107にて受信アドレス設定レジ
スタ104に予め設定されたアドレスと一致すると、フラ
グ検出回路116より受信開始信号124が出力される。この
受信開始信号124は、発振回路109に基づいて定常的にカ
ウントを行っている基準カウンタ108に入力され、第一
のラッチ回路120が、このときの基準カウンタ108の内容
をラッチする。次に数値制御装置本体が機械出力処理を
開始すると、機械出力部1AAより機械出力信号線123に信
号出力される。この信号をリモート制御装置内にあるセ
ンサー入力部122に入力し、入力に対応して出力された
センサーラッチ信号125により、上記と同様に基準カウ
ンタ108の内容を、第二のラッチ回路121がラッチする。
リモート制御装置のＣＰＵ105は、この第一のラッチ回
路120と第二のラッチ回路121との内容を比較し、その差
分に基づいて、リモート制御装置のリモート機械出力部
2AAに出力処理するタイミングを、割り込みタイミング
設定レジスタ110に設定する。具体的には、基準カウン
タプリセット用レジスタ106に”0000”が設定される場
合には、リモート制御装置側の受信処理ＲＲ１〜数値制
御装置本体側の出力処理Ｏ２までの時間を設定し、また
基準カウンタプリセット用レジスタ106に”0000”以外
の値、例えば”0100”が設定される場合には、リモート
制御装置側の受信処理ＲＲ１〜数値制御装置本体側の出
力処理Ｏ２までの時間に”0100”を加算した時間を設定
する。なお、これ以後の動作については、第二の実施例
と同様であるので、説明を省略する。

【００３８】また、この第三の実施例では、リモート制
御装置に特別にセンサー入力部122を設ける例を示した
が、リモート機械入出力部２Ａを利用してもよい。ま
た、この第三の実施例では、機械出力処理のタイミング
を、数値制御装置本体とリモート制御装置で合わせる場
合について示したが、機械入力処理についても、数値制
御装置本体側の機械出力処理と機械入力処理の処理タイ
ミングの時間差が予め分かれば、機械入力処理も数値制
御装置本体とリモート制御装置で合わせることが可能で
ある。

【００３９】なおまた、上記各実施例において、スレー
ブ局が自局アドレス検出時に自局内の基準カウンタ108
をプリセットする構成としたが、一度プリセットした後
所定時間（例えば伝送周期時間）経過しなければ再度プ
リセットしない構成とすることが好ましい。このように
構成すれば、伝送ラインにノイズが入って誤ったアドレ
スが送信されたり、コンパレータ107が誤動作して誤っ
て自局アドレスと認識した場合等にあっても、本通信シ
ステムは正常に動作し、信頼性が更に向上する。又上記
各実施例においては、数値制御装置に採用した場合につ
いて説明したが、同期制御を必要とする他の制御装置の
通信システムにも本発明が適用できることは言うまでも
ない。

【００４０】

【発明の効果】以上の様に本発明によれば、マスター局
と、このマスター局とシリアル伝送ラインで接続される
スレーブ局とを備え、上記スレーブ局として、マスター
局より送信される送信フレーム中に含まれるアドレス情
報が自分自身のアドレスと一致したときデータを取込む
と共に、マスター局との間、または所定のスレーブ局と
の間の被制御体に対する制御タイミングが一致するよ
う、自分自身の基準タイミングをプリセットするように
構成したので、マスター局からの同期フレーム送信が無
くても、マスター局とスレーブ局間、またはスレーブ局
間同士の同期が図れ、データ伝送の高速化を図ることが
できる。また本発明によれば、基準タイミングをプリセ
ット後、所定時間経過しなければ基準タイミングを再度
プリセットしないように構成したので、伝送ラインにノ
イズが入って誤ったアドレスが送信されたり、コンパレ
ータが誤動作して誤って自局アドレスと認識した場合等
にあっても、本通信システムは正常に動作し、信頼性が
更に向上する。また本発明によれば、マスター局とリア
ル伝送ラインで接続されるスレーブ局に、基準カウンタ
と制御タイミング設定用レジスタとを設け、このスレー
ブ局として、マスター局より送信される送信フレーム中
に含まれるアドレス情報が自分自身のアドレスと一致し
たときデータを取込むと共に、マスター局との間のひ制
御体に対する制御タイミングが一致するよう上記基準カ
ウンタをプリセットし、基準カウンタの内容と制御タイ
ミング設定用レジスタの内容とが一致したとき、マスタ
ー局の被制御体に対する制御タイミングと一致する制御
信号を出力し、かつマスター局とスレーブ局との間の実
際の制御タイミングデータを収集するとともに、この実
際の制御タイミングデータに基づいて、上記制御タイミ
ング設定用レジスタに所定の値を設定するように構成し
たので、数値制御装置本体の送信タイミングや機械入出
力のタイミングが変化しても、制御タイミング設定用レ
ジスタに、マスター局との間の制御タイミングを一致さ
せるのに必要なデータを自動的かつ確実に設定できるよ
うになる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るスレーブ局の構成図で
ある。

【図２】本発明の一実施例に係る通信システムが採用さ
れる数値制御装置のシステム構成を示す図である。

【図３】本発明の一実施例に係るスレーブ局が４局ある
場合のマスター局側の送信開始信号発生回路を示す図で
ある。

【図４】本発明の一実施例に係るマスター局側の送信回
路を示す図である。

【図５】本発明の一実施例に係るマスター局とスレーブ
局間の詳細なデータ送信タイミングを示す図である。

【図６】本発明の一実施例に係る通信システムの全体の
動作を示すタイミング図である。

【図７】本発明の一実施例に係るシリアル伝送フレーム
構成及び伝送ラインのデータの流れを示す図である。

【図８】本発明の他の実施例に係る処理タイミングを示
す図である。

【図９】本発明の更に他の実施例に係る通信システムが
採用される数値制御装置のシステム構成を示す図であ
る。

【図１０】本発明の更に他の実施例に係る要部詳細回路
を示す図である。

【図１１】従来例に係るシリアルリアルタイム通信シス
テムに基づくトポロジーを示す図である。

【図１２】従来例に係るSERCOSの１回のシリアル伝送に
使用されるデータのフレーム構成を示す図である。

【図１３】従来例に係るSERCOSのシリアル伝送ラインの
時間的配置図である。

【図１４】従来例に係るSERCOSのシリアル伝送データの
コード化の例を示す図である。

【図１５】従来例に係るSERCOSのシリアル伝送ラインに
使用される光ファイバー伝送路を示すイメージ図であ
る。

【図１６】従来例に係るSERCOSの伝送ラインの接続概略
図である。

【図１７】他の従来例に係る通信システムが採用される
数値制御装置のシステム構成を示す図である。

【図１８】従来の欠点を説明するための伝送ラインのデ
ータの流れを示す図である。

【図１９】伝送ラインに影響を及ぼす電源ノイズの特性
を示す図である。

【符号の説明】

１マスター局２スレーブ局４シリアルデータ伝送ライン１１ＮＣ内部基準カウンタ１２Ａ送信タイミング設定レジスタ１２Ｂ送信タイミング設定レジスタ１２Ｃ送信タイミング設定レジスタ１２Ｄ送信タイミング設定レジスタ１３ＣＰＵ１４Ａコンパレータ１４Ｂコンパレータ１４Ｃコンパレータ１４Ｄコンパレータ１０５ＣＰＵ１０６基準カウンタプリセット用レジスタ１０７コンパレータ１０８基準カウンタ１１０割込みタイミング設定レジスタ１１１コンパレータ１２０第一のラッチ回路１２１第二のラッチ回路

Claims

(57)【特許請求の範囲】

【請求項１】マスター局と、このマスター局とシリア
ル伝送ラインで接続され、マスター局より送信される送
信フレーム中に含まれるアドレス情報が自分自身のアド
レスと一致したときデータを取込むスレーブ局とを備え
てなる通信システムにおいて、上記スレーブ局は、マス
ター局との間、または他のスレーブ局との間の被制御体
に対する制御タイミングが一致するよう、自分自身の基
準タイミングをプリセットするとともに、基準タイミン
グをプリセット後、所定時間経過しなければ基準タイミ
ングを再度プリセットしないものとしたことを特徴とす
る通信システム。
【請求項２】マスター局とシリアル伝送ラインで接続
されるスレーブ局に、基準カウンタと制御タイミング設
定用レジスタとを設け、このスレーブ局として、マスタ
ー局より送信される送信フレーム中に含まれるアドレス
情報が自分自身のアドレスと一致したときデータを取込
むと共に、マスター局との間の被制御体に対する制御タ
イミングが一致するよう上記基準カウンタをプリセット
し、基準カウンタの内容と制御タイミング設定用レジス
タの内容とが一致したとき、マスター局の被制御体に対
する制御タイミングと一致する制御信号を出力し、かつ
マスター局とスレーブ局との間の実際の制御タイミング
データを収集するとともに、この実際の制御タイミング
データに基づいて、上記制御タイミング設定用レジスタ
に所定の値を設定するものとしたことを特徴とする通信
システム。