JP2636136B2

JP2636136B2 - 演算処理装置及び演算処理方法

Info

Publication number: JP2636136B2
Application number: JP5122202A
Authority: JP
Inventors: 浩一武田; 輝彦大原
Original assignee: Agency of Industrial Science and Technology
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 1993-04-27
Filing date: 1993-04-27
Publication date: 1997-07-30
Anticipated expiration: 2012-07-30
Also published as: JPH06309166A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の操作フィールド
から構成された命令を複数の演算器を用いて並列処理
し、演算の高速化を図った演算処理装置及び演算処理方
法に関する。

【０００２】

【従来の技術】コンピュータの高性能化に伴い、演算処
理の高速化がますます要求されている。例えば、マイク
ロプログラムやその他各種の演算用プログラムについ
て、その演算処理の高速化を図るために、ＶＬＩＷ（Ve
ry Long Instruction Word, 長語命令）方式が提案され
ている。図２に、従来のＶＬＩＷ方式の演算処理装置ブ
ロック図を示す。図の装置は、図に示すような命令１を
処理する。この命令１は、演算器制御フィールド２とメ
モリ制御フィールド３とから構成されている。演算器制
御フィールド２には、例えば４つの操作フィールド４が
設けられている。各操作フィールド４には、それぞれ一
定の演算操作ｏｐ１〜ｏｐ４が設定されている。

【０００３】この装置は、命令レジスタ５に、この命令
１を受け入れて演算処理を行う。命令レジスタ５には、
操作フィールド保持部５−１〜５−４と、メモリ制御フ
ィールド保持部５−５とが設けられている。操作フィー
ルド保持部５−１〜５−４には、それぞれ演算器６−１
〜６−４が接続されている。これらの演算器６−１〜６
−４の出力は結合網７に送り込まれる。また、メモリ制
御フィールド保持部５−５はメモリバンク８に接続され
ている。このメモリバンク８は上記結合網７と接続され
ている。上記のような演算処理装置は、命令レジスタ５
に格納された命令１の各操作フィールド４の演算操作
を、対応して設けられた演算器６−１〜６−４によって
並列処理する。その処理結果やメモリバンク８に格納さ
れたデータは、結合網７によって相互に読み書きされ、
その後の処理に使用される。

【０００４】上記のような命令１に含まれる各操作の内
容は、プログラマーやコンパイラが指定する。即ち、ど
の操作が並列処理されるかは、全てこの命令の実行前に
決定されている。プログラムの大域的な動作について、
プログラマーの把握している知識を利用し、あるいはコ
ンパイラがプログラムの動作を大域的に解析することに
よって得られた情報を利用し、並列処理される操作がで
きるだけ多くなるように命令が並べられる。例えば、従
来この他の方法として、並列に実行される操作を実行時
にその都度決定していくような方法も提案されている
が、ＶＬＩＷ方式は、このような方式に比べて演算装置
等のプロセッサのハードウェア資源の利用効率を高める
ことができるといった利点がある。また、実行時に並列
処理すべき操作を決定するような他の方法では、データ
の依存関係の抽出や、複雑な制御を行う必要があるが、
ＶＬＩＷ方式では、このような制御は不要になり、ハー
ドウェア構成を簡素化することができ、命令の実行が高
速化されるといった利点がある。

【０００５】

【発明が解決しようとする課題】ところで、上記のよう
なＶＬＩＷ方式においては、予め命令を構成する操作フ
ィールドの数を設定し、この数に対応した演算器を用意
する。従って、常にこれらの演算器をフルに使用し、並
列演算を行えば、初期の高速処理の目的が達成される。
しかしながら、並列処理可能な操作が見当らず、並列度
が低くなった場合には、演算器制御フィールドに遊びが
でき、動作しない演算器が生じることから、命令のビッ
ト使用効率が低下する。この並列度はコンパイラの能力
等に依存し、その能力をより高めることが処理の高速化
を図るために重要である。本発明は以上の点に着目して
なされたもので、操作の並列度を高め、命令のビット使
用効率とプロセッサのハードウェア資源の利用効率を向
上させた演算処理装置及び演算処理方法を提供すること
を目的とするものである。

【０００６】

【課題を解決するための手段】第１発明は、複数の操作
フィールドから構成された命令を、前記各操作フィール
ド毎に設けられた複数の演算器を用いて並列処理するも
のにおいて、予め各操作フィールド毎に、前段の命令で
分岐が成立した場合と分岐が成立しない場合におけるそ
の後の命令の演算結果の有効性判定用情報を格納する制
御サブフィールド保持部と、前段の命令で分岐成立か不
成立かを示す分岐フラグを保持する分岐フラグ保持部
と、前記分岐フラグと、前記各制御サブフィールドの有
効性判定用情報とを受け入れて、前記その後の命令の各
操作フィールド毎に、その演算結果を有効とするか無効
とするかの判定情報を出力する無効化信号生成部とを備
えたことを特徴とする演算処理装置に関する。

【０００７】第２発明は、複数の操作フィールドから構
成された一連の命令を、前記各操作フィールド毎に設け
られた複数の演算部を用いて並列処理する場合におい
て、分岐が成立した場合にも分岐が不成立の場合にもそ
の後に到達する命令の前方にある１又は２以上の命令
に、無効な操作フィールドが含まれている場合に、前記
各命令の無効な操作フィールドに、他の命令の有効な操
作フィールドを組み込んで、命令数を減少させることを
特徴とする演算処理方法に関する。

【０００８】第３発明は、複数の操作フィールドから構
成された一連の命令を、前記各操作フィールド毎に設け
られた複数の演算部を用いて並列処理する場合におい
て、演算器に設けたパイプラインステージに、続いて処
理すべき命令を先行読出しする遅延分岐処理の際、分岐
が成立した場合にも分岐が不成立の場合にも予め実行す
る命令の後方にある、１又は２以上の命令に、無効な操
作フィールドが含まれている場合に、前記各命令の無効
な操作フィールドに、他の命令の有効な操作フィールド
を組み込んで、命令数を減少させることを特徴とする演
算処理方法に関する。

【０００９】

【作用】命令は、複数の操作フィールド及び各操作フィ
ールドに対応させた制御サブフィールドにより構成され
ている。分岐操作を含む命令が実行されると、その後分
岐が成立した場合と分岐が成立しない場合とで、それぞ
れ実行される操作が異なる。この場合に、操作結果を、
制御サブフィールドの情報と分岐成立か不成立かを示す
フラグの内容とに基づき取捨選択する。これにより、分
岐成立の場合の操作と不成立の場合の操作を一命令に含
めて並列処理することが可能になり、命令数の減少が図
れる。

【００１０】分岐成立の場合と分岐不成立の場合とで
は、分岐命令後の実行される操作が異なるが、その後、
いずれの場合にも実行される命令に到達する。この命令
の直前の複数の命令に、分岐成立の場合と不成立の場
合、いずれも無効な操作フィールドが含まれていれば、
一方の命令の無効な操作フィールドに他方の命令の有効
な操作フィールドを組み込み、並列化を図ることができ
る。また、パイプライン処理では、命令のフェッチ、デ
コード、実行といったステージを設け、引き続いて処理
される複数の命令をそれぞれ先行読出しする遅延分岐処
理が行われる。この場合、分岐成立あるいは不成立の判
定がされる前に、予め実行される命令の直後の命令に無
効な操作フィールドが含まれる場合がある。このような
ときも、一方の命令の無効な操作フィールドに他方の命
令の有効な操作フィールドを含めることにより処理を並
列化させ、命令数を減少させられる。

【００１１】

【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。［第１発明］図１は、本発明の演算処理装置実施例を示
すブロック図である。この装置は、命令１０に示したよ
うな構成の命令を実行するために、命令レジスタ２０を
備えている。本発明においては、まず、ＶＬＩＷ方式を
採用した命令の構成自体が従来のものと異なる。即ち、
この命令１０には、例えば４種類の操作を並列処理させ
るために、４個の操作フィールドｏｐ１〜ｏｐ４が設け
られている。また、各操作フィールドｏｐ１〜ｏｐ４に
対して、それぞれ制御サブフィールドＦ１〜Ｆ４が設け
られる。この制御サブフィールドＦ１〜Ｆ４は、後で詳
しく説明するように、対応する操作フィールドｏｐ１〜
ｏｐ４の操作について、分岐が成立した場合と分岐が成
立しない場合における演算結果の有効性判定情報が設定
されている。

【００１２】命令レジスタ２０には、このために４個の
操作フィールド保持部２２−１〜２２−４の他に、制御
サブフィールドＦ１〜Ｆ４の有効性判定用情報を格納す
るための制御サブフィールド保持部２１−１〜２１−４
が設けられている。また、この装置には、命令が実行さ
れると前段の命令の分岐操作の演算結果を監視し、分岐
が成立か不成立かを示す内容の分岐フラグを保持するた
めの分岐フラグレジスタ１３が設けられている。分岐フ
ラグレジスタ１３の出力と命令レジスタ２０の制御サブ
フィールド保持部２１−１〜２１−４の出力は、それぞ
れ対応する４個の無効化信号生成部１１−１〜１１−４
に入力するよう構成されている。

【００１３】一方、操作フィールド保持部２２−１〜２
２−４の出力は、対応する演算器１２−１〜１２−４に
送り込まれるよう構成されている。これらの演算器１２
−１〜１２−４によって各操作の並列処理が実行され
る。この並列処理構造は従来装置と同様である。本発明
においては、上記の無効化信号生成部１１−１〜１１−
４の出力が、それぞれ演算器１２−１〜１２−４の制御
端子に入力し、演算結果を無効とするか、有効とするか
の判定情報が供給される構成とされている。

【００１４】以上の装置は、例えば分岐操作と、２個の
演算操作と、メモリ操作とから構成された命令１０を命
令レジスタ２０に受け入れ、各操作ｏｐ１〜ｏｐ４を演
算器１２−１〜１２−４により同時に実行する。ここ
で、分岐操作の実行により分岐が成立か不成立かの情報
が生成されると、これが分岐フラグレジスタ１３に格納
される。命令レジスタ１０に、その後格納された命令の
各操作は、演算器１２−１〜１２−４によって並列処理
されるが、そのとき、制御サブフィールド保持部２１−
１〜２１−４に格納された有効性判定用情報が無効化信
号生成部１１−１〜１１−４に供給される。ここで、分
岐フラグレジスタ１３から出力された分岐フラグと一定
の論理をとり、対応する演算器１２−１〜１２−４によ
り実行された実行結果が、有効であるか無効であるかの
判定情報を各演算器に供給する。

【００１５】これにより、例えば並列処理された演算の
中から、分岐が成立した場合に必要な演算結果や、逆に
分岐が不成立の場合に必要な演算結果のみが必要に応じ
て選択的に取り出され、それ以降の演算処理に使用され
る。このような構成の装置によって、上記命令１０に同
時に含めることのできる操作が増加し、プログラム実行
の並列度を高めることができる。その具体的な命令の構
成や制御サブフィールドの内容等は、第２発明以下を用
いて説明する。

【００１６】［第２発明］図３に、第２発明による制御
サブフィールドの内容説明図を示す。本発明を実施する
場合、具体的には例えば制御サブフィールドの内容を、
この図に示すように定義する。例えば、この例では、制
御サブフィールドは２ビットのデータから構成される。
そして、その内容が“００”の場合は未定義とし、“０
１”の場合は分岐以外によってこの命令に制御が移った
とき、このフィールドの操作を実行するという指示にな
る。即ち、分岐が不成立の場合に演算結果が有効になる
操作について、制御サブフィールドをこの内容にする。

【００１７】また、制御サブフィールドの値を“１０”
とした場合には、分岐によってこの命令に制御が移った
とき、このフィールドの操作を実行するといった内容に
する。即ち、分岐が成立した場合には、この操作フィー
ルドの演算結果が有効となる旨を示している。最後に、
制御サブフィールドの値が“１１”の場合には、この命
令に制御が移ったとき、必ず、このフィールドの操作を
実行するといった内容とする。即ち、この操作フィール
ドの演算結果は分岐の成立、不成立に関わらず有効とな
る。

【００１８】このような制御サブフィールドの有効性判
定用情報が、図１に示す無効化信号生成部１１−１〜１
１−４に入力すると、分岐フラグレジスタ１３から出力
される分岐フラグと共に論理演算がされ、図３の右側に
示すような判定情報が得られる。即ち、有効性判定用情
報が“０１”の場合、分岐が成立すれば“１”、分岐が
不成立の場合は“０”、有効性判定用情報が“１０”の
場合、分岐が成立した場合に“０”、分岐が不成立の場
合は“１”、有効性判定用情報が“１１”の場合には、
分岐が成立しても分岐が不成立でも“０”となる。な
お、この判定情報が“１”の場合、操作が無効化され、
“０”の場合には、操作が有効とされる。このように、
もし判定情報が“１”の場合には、演算器１２−１〜１
２−４の対応する出力が抑制され、図２に示したような
結合網７への出力が行われない。また、メモリ操作の場
合には、メモリ操作信号の抑制等が行われる。

【００１９】図４に、第２発明を実施した場合の一連の
命令についての説明図を示す。第２発明は、この図に示
すような命令について実施され、（ａ）に示すような従
来方法に比べ、（ｂ）に示すように、本発明の方法では
命令数が減少し、並列処理の効果が高められている。

【００２０】図５に、図４に示した第２発明の方法の実
施例における用語説明図を示す。図４に示す各命令や、
その用語は、この図５に示すような内容となる。即ち、
図４の行番号（１）に示すbranch Ｌ１ if(cond1) は、
条件cond1 が成立したときＬ１に分岐するという内容の
命令で、図４に示すように、この命令と演算操作ｏｐ
１、ｏｐ２とが、それぞれ図１に示すような命令１０の
分岐操作及び２種類の演算操作として設定される。行番
号（２）のcontinueは、分岐しない場合に実行される命
令で、演算操作としてｏｐ３、ｏｐ４が設定されてい
る。

【００２１】次の行番号（３）のbranch Ｌ２は、無条
件でＬ２に分岐する命令である。この処理については、
従来方法では操作ｏｐ５のみが設定され、図中△印で示
したもう一方の演算操作の操作フィールドは無効なもの
となっている。これは、行番号（１）に分岐操作がある
ために、通常の方法では並列処理可能な命令が見当らな
いためである。行番号（４）と行番号（６）は、それぞ
れＬ１の場合とＬ２の場合の処理命令を表わす。なお、
行番号（５）については、やはり操作ｏｐ８以外に並列
処理すべき操作が見当らないため、一方の操作フィール
ドが△印で示すように無効となっている。なお、このよ
うな一連の命令は、分岐が成立した場合には実行順序が
Ａとなる。分岐が不成立の場合には実行順序がＢとな
る。図４の右側には、そのような実行順序を順に数字で
示している。縦軸は実行タイミングで、命令は１行毎に
実行される。

【００２２】第２発明の方法では、図４（ａ）に示す△
印で図示したような無効な操作フィールドに、他の有効
な操作フィールドの操作を組み込んで命令数を減少させ
る。具体的には、この例では図４（ａ）に示す行番号
（３）の操作ｏｐ５と、行番号（５）の操作ｏｐ８とを
並列化する。この場合に、それぞれの操作についてみる
と、分岐が成立した場合に操作ｏｐ８が有効になり、分
岐が不成立の場合には操作ｏｐ５が有効になる。即ち、
いずれか一方が有効であって他方はその演算結果が不要
となる。従って、（ｂ）に示すように、行番号（４）に
操作ｏｐ５と操作ｏｐ８とを並列化すると共に、その制
御サブフィールドに（ｂ）及び（ｎ）という有効性判定
用情報を含める。（ｂ）は、図５に示すように、制御サ
ブフィールドが“１０”で、分岐によってこの命令に制
御が移ったとき有効とされる。また、（ｎ）は図５に示
すように、制御サブフィールドが“０１”であって、分
岐不成立の場合に、この操作が有効になることを示す。

【００２３】上記のように、図４（ａ）に示す方法と
（ｂ）に示す方法を比べると、分岐処理の後、必ず到達
する（ａ）の（６）に示す命令の直前で実行される
（ａ）の行番号（３）と（５）の命令を、（ｂ）に示す
ように、行番号（４）に一括して並列化し、それぞれ無
効な操作フィールドをなくし、演算処理速度の向上を図
ることができる。なお、このように分岐処理後、必ず到
達する命令の直前にある命令は、複数あっても、それぞ
れ無効な操作フィールドが存在する限り、制御サブフィ
ールドを設けることによって、容易に多重化が可能とな
る。

【００２４】［第３発明］図６に、第３発明実施のため
の装置ブロック図を示す。一般に、マイクロプログラム
等を実行するためのこの種の演算処理装置では、処理の
高速化を図るためにパイプライン処理が行われる。この
場合、図１に示すような各演算器１２−１〜１２−４
は、それぞれ命令をフェッチし、デコードし、実行し、
格納するといった複数のステージから構成される。そし
て、各命令は先取りされ、分岐操作の実行により分岐が
成立したか不成立かが判明したときには、既に次の命令
がフェッチされている。従って、図１に示す装置そのま
までは、第２発明に示したような命令の並列化が容易で
ない。

【００２５】そこで、このような遅延分岐処理のなされ
る場合の装置例を、この図６に示した。この装置は、命
令の分岐操作ｏｐ１に制御サブフィールドを設けない。
即ち、遅延分岐処理では分岐操作自体について、処理結
果の選択は行わない。従って、命令レジスタ２０にも対
応する制御サブフィールド保持部は設けられていない。
また、無効化信号生成部１１−１には、分岐フラグレジ
スタ１３の出力と共に、論理演算をするための信号とし
て、常に“０１”という制御信号が入力するよう設定さ
れている。第３発明は、図１に示す装置に、このような
変更を加えることによって実現される。なお、第３発明
実施の場合には、分岐フラグレジスタ１３は、分岐操作
命令が実行されると、その直後の命令の実行開始の際
に、分岐フラグがセットされる。また、分岐が成立しな
い場合、直後の命令の実行開始時に分岐フラグがリセッ
トされる。

【００２６】図７に、第３発明による制御サブフィール
ドの内容説明図を示す。この形式は、図３に示すような
ものと同様に、２ビットの有効性判定情報から構成され
る。しかしながら、第３発明においては、命令を分岐操
作と、２個の演算操作と、メモリ操作により構成した場
合に、分岐操作には有効性判定用情報は付加しない。ま
た、有効性判定用情報の内容は“０１”の場合に、直前
に実行された命令が分岐しなかったとき、このフィール
ドの操作を実行するといったものとなる。また、“１
０”の場合、直前に実行された命令が分岐したとき、こ
のフィールドの操作を実行するといった内容となる。更
に、有効性判定用情報が“１１”のときは、直前に実行
された命令が分岐したか否かに関わらず、このフィール
ドの操作を実行するといった内容となる。判定情報の内
容との対応関係については、図３に示したものと同様、
有効性判定用情報が“０１”の場合、分岐が成立すれ
ば、その操作は無効となり、分岐が不成立ならば、その
操作は有効となる。また、有効性判定用情報が“１０”
の場合、分岐が成立すれば有効となり、分岐が不成立な
らば無効となる。

【００２７】図８に、第３発明を実施した具体的な一連
の命令説明図を示す。これらの命令は、図４のものと同
様、行番号（１）から（７）に向かって順番に、この図
に示すタイミングで実行される。図８（ａ）は、従来方
法により実行される一連の命令で、図８（ｂ）は、本発
明の方法により実行される一連の命令である。この実施
例では、図の（ａ）に示す△印の４箇所の無効な操作フ
ィールドが、それぞれ互いに有効な操作フィールドに置
き換えられ、並列化によって２個の命令が省略されてい
る。

【００２８】図９に、図８に示した第３発明の方法の実
施例における用語説明図を示す。ここで、branchやcont
inueは、既に図５を用いて説明したものと同様であるた
め、重複する説明を省略するが、図８（ａ）の一連の命
令は、cond2 が成立した場合には、Ｌ３に分岐し行番号
（５）の処理に移り、不成立の場合には、行番号（２）
の処理が実行されるというものである。その結果、
（ａ）の右側に示すように、分岐が成立した場合、実行
順序Ａは行番号（１）、（２）、（５）、（６）、
（７）といった処理となる。また、分岐が不成立の場合
の実行順序Ｂは、行番号（１）、（２）、（３）、
（４）、（７）となる。

【００２９】第３発明においては、この図８（ａ）に示
す行番号（２）、（３）、（５）に生じた△印で示す無
効な操作フィールドを詰め合わせる。遅延分岐処理の場
合には、このような無効な操作フィールドは、分岐が成
立した場合にも不成立の場合にも、予め実行される命
令、即ち行番号（１）に示す命令の直後に続く行番号
（２）や行番号（３）あるいは行番号（５）等の命令に
無効な操作フィールドが生じやすい。そこで、（ｂ）に
示すように、行番号（３）の操作ｏｐ３と行番号（５）
の操作ｏｐ６とを並列化する。更に、制御サブフィール
ドの活用により、行番号（２）の処理を省略する。これ
によって、図８（ｂ）に示すように、無効な操作フィー
ルドのない一連の命令ができ上がる。

【００３０】ここで、（ｂ）に示す行番号（２）や
（３）の（ｎ）、（ｒ）、（ｅ）は、それぞれ制御サブ
フィールドが“０１”、“１０”、“１１”であること
を示している。また、指定がないときは、制御サブフィ
ールドが“０１”であるとする。これによって、例えば
（ｂ）に示す行番号（２）の操作ｏｐ３は、分岐以外に
よってこの命令に制御が移ったとき、操作の演算結果が
有効となる。また、逆に行番号（２）の操作ｏｐ６は、
分岐によってこの命令に制御が移ったとき、演算結果が
有効となる。従って、行番号（２）の操作ｏｐ３とｏｐ
６とは、制御サブフィールドによって、いずれか一方が
有効になり、その後の処理に使用される。行番号（３）
に示す命令についても同様である。このような選択が自
動的に行われる結果、これまで別々の命令に含めて処理
されていた操作が一括して並列化できるようになる。

【００３１】なお、このような遅延分岐処理によって、
実行順序Ａ、Ｂの場合に共に実行される命令、即ち図８
（ａ）に示す（２）の命令に続く行番号（３）の命令
が、上記のような方法で多重化されたが、この（３）の
命令に引き続き、いくつかの命令が存在し、それぞれ無
効な操作フィールドがある場合でも、同様にして並列化
が可能となる。

【００３２】図１０に、本発明の変形例説明図を示す。
上記のような第２発明や第３発明により、これまで無効
な操作フィールドが存在した命令について、その無効な
操作フィールドに別の命令の有効な操作フィールドにあ
る操作を含めることができた。ここで、第２発明と第３
発明とは、それぞれ並列化処理の対象となる命令が異な
る。従って、両方の発明を同時に実施すれば、更に複雑
なプログラムについて、その命令の数を減少させ、並列
化による演算処理高速化が図られる。この場合の有効性
判定用情報は、例えばこの図１０に示すような内容とす
ることができる。

【００３３】即ち、第２発明と第３発明を同時に実施す
る場合には、有効性判定用情報は３ビットから成る。例
えば“００１”の場合には、分岐以外によってこの命令
に制御が移り、かつ直前に実行された命令が分岐しなか
ったとき、このフィールドの操作を実行するといったも
のとなる。同様に、有効性判定用情報が“０１０”、
“０１１”、“１００”、“１０１”、“１１０”の場
合に、それぞれ第２発明と第３発明において設定した条
件を組み合わせ、対応するフィールドの操作の有効無効
を制御できる。

【００３４】本発明は以上の実施例に限定されない。上
記実施例においては、命令の構成を分岐操作と、２種の
演算操作と、メモリ操作とにより構成したが、このよう
な命令の構成は自由に変更して差し支えなく、更に多数
の操作フィールドを設け、演算処理の高度な並列化を図
ることも可能である。また、制御サブフィールドに設け
られた有効性判定情報を処理し、演算器の出力を有効あ
るいは無効化するためのハードウェアは、上記のような
構成に限らず同様の機能のものに自由に置き換えて差し
支えない。

【００３５】

【発明の効果】以上説明した本発明の演算処理装置及び
演算処理方法によれば、複数の操作フィールドから構成
された命令を複数の演算器を用いて、それぞれ並列処理
する場合に、各操作フィールド毎に、その前段の命令で
分岐が成立した場合と不成立の場合の演算結果の有効性
を示す有効性判定用情報を設定し、分岐が成立か不成立
かを示す分岐フラグを元にして、操作フィールド毎に演
算結果を有効とし、あるいは無効とする無効化信号生成
部を設けるような装置構成としたため、これまで別々に
処理され、並列化できなかったような操作についても並
列化が可能となり、処理の高速化が図られる。

【００３６】また、この場合に、分岐が成立した場合に
も分岐が不成立の場合にも到達する命令の前方にある、
１又は２以上の命令に存在する無効な操作フィールド
を、別の命令の有効な操作フィールドに置き換えるよう
にすれば、効果的な命令数の減少が図られる。また、遅
延分岐処理が行われる場合には、分岐が成立した場合に
も不成立の場合にも予め実行する命令の後方にある、１
又は２以上の命令について、その操作フィールドを別の
命令の有効な操作フィールドで置き換え、命令数を減少
させることができる。これらの方法によれば、プログラ
マーが予めプログラムを論理的に解析し、それぞれの操
作フィールドを設定する他、コンパイラによる自動的な
有効性判定用情報の生成も可能となる。

【図面の簡単な説明】

【図１】本発明の演算処理装置実施例を示すブロック図
である。

【図２】従来のＶＬＩＷ方式の演算処理装置ブロック図
である。

【図３】第２発明による制御サブフィールドの内容説明
図である。

【図４】第２発明の方法を実施した一連の命令説明図で
ある。

【図５】第２発明の方法の実施例における用語説明図で
ある。

【図６】第３発明実施のための装置ブロック図である。

【図７】第３発明による制御サブフィールドの内容説明
図である。

【図８】第３発明の方法を実施した一連の命令説明図で
ある。

【図９】第３発明の方法の実施例における用語説明図で
ある。

【図１０】本発明の変形例説明図である。

【符号の説明】

１０命令１１−１〜１１−４無効化信号生成部１２−１〜１２−４演算器１３分岐フラグレジスタＦ１〜Ｆ４制御サブフィールドｏｐ１〜ｏｐ４操作フィールド２１−１〜２１−４制御サブフィールド保持部２２−１〜２２−４操作フィールド保持部

Claims

(57)【特許請求の範囲】

【請求項１】複数の操作フィールドから構成された命
令を、前記各操作フィールド毎に設けられた複数の演算
器を用いて並列処理するものにおいて、予め各操作フィールド毎に、前段の命令で分岐が成立し
た場合と分岐が成立しない場合におけるその後の命令の
演算結果の有効性判定用情報を格納する制御サブフィー
ルド保持部と、前段の命令で分岐成立か不成立かを示す分岐フラグを保
持する分岐フラグ保持部と、前記分岐フラグと、前記各制御サブフィールドの有効性
判定用情報とを受け入れて、前記その後の命令の各操作
フィールド毎に、その演算結果を有効とするか無効とす
るかの判定情報を出力する無効化信号生成部とを備えた
ことを特徴とする演算処理装置。
【請求項２】複数の操作フィールドから構成された
一連の命令を、前記各操作フィールド毎に設けられた複
数の演算部を用いて並列処理する場合において、分岐が
成立した場合にも分岐が不成立の場合にもその後に必ず
実行される命令の以前に実行されうる１又は２以上の命
令に無効なフィールドが含まれている場合、これらの無
効操作フィールドに他の命令の有効な操作フィールドを
相互に埋めこみ命令の一括並列化を行い、前記分岐が成
立した場合にも分岐が不成立の場合にもその後に必ず実
行される命令の位置に前記一括並列化した命令を置き、
その命令において、分岐が成立したときのみ実行される
操作フィールドと分岐が不成立のときのみ実行される操
作フィールドと分岐が成立した場合にも分岐が不成立の
場合にもその後に必ず実行される操作フィールドとを、
請求項１記載の分岐フラグと制御サブフィールドを用い
制御し、命令数を減少させることを特徴とする演算処理
方法。
【請求項３】複数の操作フィールドから構成され
た一連の命令を、前記各操作フィールド毎に設けられた
複数の演算部を用いて並列処理する場合において、演算
器に設けたパイプラインステージに、続いて処理すべき
命令を先行読み出しする遅延分岐処理の際、分岐が成立
した場合にも不成立の場合にも予め実行される命令の以
後に実行されうる１又は２以上の命令に無効なフィール
ドが含まれている場合、これらの無効操作フィールドに
他の命令の有効な操作フィールドを相互に埋めこみ命令
の一括並列化を行い、分岐操作を含む命令の直後に全期
一括並列化した命令を置き、その命令において、分岐が
成立したときのみ実行される操作フィールドと分岐が不
成立のときのみ実行される操作フィールドと分岐が成立
した場合にも分岐が不成立の場合にもその後に必ず実行
される操作フィールドとを、請求項１記載の分岐フラグ
と制御サブフィールドを用い制御し、命令数を減少させ
ると共に分岐による遅延を実質的に発生させないことを
特徴とする演算処理方法。