JP2610830B2 - 半導体記憶装置のメモリセルの極板電圧設定方法 - Google Patents
半導体記憶装置のメモリセルの極板電圧設定方法Info
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- JP2610830B2 JP2610830B2 JP61152674A JP15267486A JP2610830B2 JP 2610830 B2 JP2610830 B2 JP 2610830B2 JP 61152674 A JP61152674 A JP 61152674A JP 15267486 A JP15267486 A JP 15267486A JP 2610830 B2 JP2610830 B2 JP 2610830B2
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリセル、特にトランジスタとコ
ンデンサとで構成されるMOSダイナミックランダムアク
セスメモリ（以下、MOSDRAMと略記する）のメモリセル
の極板電圧設定方法に関するものである。
ンデンサとで構成されるMOSダイナミックランダムアク
セスメモリ（以下、MOSDRAMと略記する）のメモリセル
の極板電圧設定方法に関するものである。
現在、MOSDRAMで主に適用されているメモリセルは、
情報を記憶するコンデンサと、上記情報を出し入れする
スイッチング用MOSトランジスタとの、それぞれ１個か
らなるワンデバイスセルである。上記トランジスタのゲ
ートはセルを選択するためのワード線に接続され、トラ
ンジスタのソースはコンデンサの一方の電極に接続され
ており、また、トランジスタのドレインはビット線に接
続されている。上記コンデンサの他方の電極は固定電位
に接続されている。従来、上記電極は接地や電源電圧に
保持されていた。また米国特許4240092号公報、特開昭5
9−48555号公報に記載されたように、コンデンサに記憶
された論理１と論理０に対応する電圧の中間の電圧を上
記固定電位にしているメモリセムもある。後者のセルで
は前者のセルに較べてコンデンサ両極板間の最大電圧が
半分になり、コンデンサの誘電体膜の絶縁破壊特性の向
上に有利である。ところが、後者のメモリセルでも、コ
ンデンサに加わる電圧の極性の差異により、コンデンサ
の誘電体膜の経時的絶縁破壊寿命が異なる場合が多く、
コンデンサの１極板の固定電位を論理１と論理０に対応
する電圧の中間の電圧に選定したメモリセルは、絶縁破
壊寿命の点では最適ではなかった。これはメモリシステ
ムの中に特定の論理レベルに保持されるメモリセルがあ
り、そのキャパシタに印加される電圧条件が、上記の経
時的絶縁破壊寿命が短い方の極性であった時は、そのメ
モリシステムの信頼性が低くなるからである。特にコン
デンサの誘電体膜として２層以上の膜を積層した多層膜
を用いた場合には、上記コンデンサに印加する電圧の極
性の差異による経時的絶縁破壊寿命の差が著しく大き
く、極性によっては寿命が非常に短くなり、メモリセル
の信頼性が低かった。
情報を記憶するコンデンサと、上記情報を出し入れする
スイッチング用MOSトランジスタとの、それぞれ１個か
らなるワンデバイスセルである。上記トランジスタのゲ
ートはセルを選択するためのワード線に接続され、トラ
ンジスタのソースはコンデンサの一方の電極に接続され
ており、また、トランジスタのドレインはビット線に接
続されている。上記コンデンサの他方の電極は固定電位
に接続されている。従来、上記電極は接地や電源電圧に
保持されていた。また米国特許4240092号公報、特開昭5
9−48555号公報に記載されたように、コンデンサに記憶
された論理１と論理０に対応する電圧の中間の電圧を上
記固定電位にしているメモリセムもある。後者のセルで
は前者のセルに較べてコンデンサ両極板間の最大電圧が
半分になり、コンデンサの誘電体膜の絶縁破壊特性の向
上に有利である。ところが、後者のメモリセルでも、コ
ンデンサに加わる電圧の極性の差異により、コンデンサ
の誘電体膜の経時的絶縁破壊寿命が異なる場合が多く、
コンデンサの１極板の固定電位を論理１と論理０に対応
する電圧の中間の電圧に選定したメモリセルは、絶縁破
壊寿命の点では最適ではなかった。これはメモリシステ
ムの中に特定の論理レベルに保持されるメモリセルがあ
り、そのキャパシタに印加される電圧条件が、上記の経
時的絶縁破壊寿命が短い方の極性であった時は、そのメ
モリシステムの信頼性が低くなるからである。特にコン
デンサの誘電体膜として２層以上の膜を積層した多層膜
を用いた場合には、上記コンデンサに印加する電圧の極
性の差異による経時的絶縁破壊寿命の差が著しく大き
く、極性によっては寿命が非常に短くなり、メモリセル
の信頼性が低かった。
上記従来のメモリセルは、コンデンサに印加される電
圧の極性の差異による経時的絶縁破壊寿命の違いについ
て配慮されておらず、コンデンサの信頼性が低いという
問題があった。
圧の極性の差異による経時的絶縁破壊寿命の違いについ
て配慮されておらず、コンデンサの信頼性が低いという
問題があった。
本発明の目的は、コンデンサに印加される正負の電圧
条件のうち、絶縁破壊寿命が短くなる方の特性を改善
し、メモリセルの信頼性を向上することにある。
条件のうち、絶縁破壊寿命が短くなる方の特性を改善
し、メモリセルの信頼性を向上することにある。
上記目的は、コンデンサに印加する電圧が正と負の場
合とでコンデンサに流れる電流をほぼ等しくするよう
に、上記コンデンサの１対向電極に印加する固定電位を
選定することによって達成できる。
合とでコンデンサに流れる電流をほぼ等しくするよう
に、上記コンデンサの１対向電極に印加する固定電位を
選定することによって達成できる。
コンデンサの誘電膜の経時的絶縁破壊寿命は、第４図
に示すように誘電膜中を流れるリーク電流密度に依存す
る。従来のメモリセルにおいて、印加電圧の極性の差異
により経時的絶縁破壊寿命が異なるのは、正の印加電圧
の場合と負の印加電圧の場合とでコンデンサ極板間に流
れる電流の大きさが異なっているためである。上記に対
しては、電流密度が大きくなる極性の電圧レベルを小さ
くし、コンデンサ電極間に加わる電界を小さくすること
によって、コンデンサに流れる電流を減少させることが
できる。つまり、従来のメモリセルで正負の電圧条件下
のうち、絶縁破壊寿命が短くなる方の寿命特性を改善す
ることができる。本発明のメモリセルでは、コンデンサ
に印加される電圧の極性が正、負両極性の場合において
も、コンデンサの極板間に流れる電流がほぼ同じになる
ように、コンデンサの１電極に加える固定電圧を設定す
るため、論理１に対応する電圧条件下での経時的絶縁破
壊寿命と、論理０に対応する電圧条件下での経時的絶縁
破壊寿命とがほぼ同程度になり、メモリセルの寿命を向
上させることができる。
に示すように誘電膜中を流れるリーク電流密度に依存す
る。従来のメモリセルにおいて、印加電圧の極性の差異
により経時的絶縁破壊寿命が異なるのは、正の印加電圧
の場合と負の印加電圧の場合とでコンデンサ極板間に流
れる電流の大きさが異なっているためである。上記に対
しては、電流密度が大きくなる極性の電圧レベルを小さ
くし、コンデンサ電極間に加わる電界を小さくすること
によって、コンデンサに流れる電流を減少させることが
できる。つまり、従来のメモリセルで正負の電圧条件下
のうち、絶縁破壊寿命が短くなる方の寿命特性を改善す
ることができる。本発明のメモリセルでは、コンデンサ
に印加される電圧の極性が正、負両極性の場合において
も、コンデンサの極板間に流れる電流がほぼ同じになる
ように、コンデンサの１電極に加える固定電圧を設定す
るため、論理１に対応する電圧条件下での経時的絶縁破
壊寿命と、論理０に対応する電圧条件下での経時的絶縁
破壊寿命とがほぼ同程度になり、メモリセルの寿命を向
上させることができる。
つぎに本発明の実施例を図面とともに説明する。第１
図は本発明によるメモリセルの一実施例を示す等価回路
図、第２図は上記メモリセルの断面図、第３図は上記実
施例におけるコンデンサの電圧−電流特性を示す図であ
る。第１図において、上記メモリセルはMOSトランジス
タ10とコンデンサ20とにより構成されている。MOSトラ
ンジスタ10は、ソース11、ドレイン12、ゲート13および
ゲート酸化膜14とを含み、コンデンサ20は、第１および
第２の極板21および24と、その極板間にコンデンサ用誘
電体25を含んでいる。MOSトランジスタ10のソース領域1
1はビット線40に接続し、ゲート電極13はワード線30に
接続されている。また、MOSトランジスタ10のドレイン1
2はコンデンサ20の一方の電極21に接続している。な
お、MOSトランジスタの対称性より、ソース11とドレイ
ン12を逆に接続しても何ら問題はない。
図は本発明によるメモリセルの一実施例を示す等価回路
図、第２図は上記メモリセルの断面図、第３図は上記実
施例におけるコンデンサの電圧−電流特性を示す図であ
る。第１図において、上記メモリセルはMOSトランジス
タ10とコンデンサ20とにより構成されている。MOSトラ
ンジスタ10は、ソース11、ドレイン12、ゲート13および
ゲート酸化膜14とを含み、コンデンサ20は、第１および
第２の極板21および24と、その極板間にコンデンサ用誘
電体25を含んでいる。MOSトランジスタ10のソース領域1
1はビット線40に接続し、ゲート電極13はワード線30に
接続されている。また、MOSトランジスタ10のドレイン1
2はコンデンサ20の一方の電極21に接続している。な
お、MOSトランジスタの対称性より、ソース11とドレイ
ン12を逆に接続しても何ら問題はない。
第２図は本実施例のメモリセルの断面概略図である。
第２図を用いて本発明によるメモリセルの作成法を以下
に説明する。まず、ｐ型シリコン基板１上に選択酸化法
を用いて、メモリセル間を電気的に分離する厚さ約800n
mのSiO2膜２を形成し、MOSトランジスタのゲート絶縁膜
となるSiO2膜14を1000℃のドライ酸化雰囲気中で約20nm
の厚さに酸化形成した。その後、MOSトランジスタのし
きい値電圧制御のために、ボロンをイオン打込みし、さ
らに化学気相成長法（以下CVD法と略記する）でゲート
電極13となる多結晶シリコンを堆積し、導電性を増すた
めにりんを添加した。つぎに、ゲート電極13およびゲー
ト絶縁膜14を周知のホトエッチング技術により形成し
た。その後、ひ素をイオン打込みし、MOSトランジスタ
のソース領域11、ドレイン領域12を形成した。つぎに、
基板１の表面に層間絶縁膜３になるPSG（りんガラス）
膜をCVD法で堆積し、ホトエッチング法により所望のパ
タンおよび接続孔を形成した。その後、コンデンサの１
電極21となる多結晶シリコン膜をCVD法によって形成
し、導電性を持たせるためにりんを添加して所定のパタ
ンに加工した。ついで、キャパシタ用誘電体25となるSi
O2膜をCVD法で約7nm堆積し、その後、キャパシタの他方
の電極24となる多結晶シリコン膜を形成した。上記多結
晶シリコン膜にも導電性を持たせるためにりんを添加し
て所定のパタンに加工した。その後、基板１の表面に層
間絶縁膜４となるPSG膜を形成し、接続部となる所定の
領域にだけホトエッチング法によって接続孔をあけ、Al
からなるビット線40を形成した。上記Alは通常のスパッ
タ法によって形成し、ドライエッチングにより加工し
た。
第２図を用いて本発明によるメモリセルの作成法を以下
に説明する。まず、ｐ型シリコン基板１上に選択酸化法
を用いて、メモリセル間を電気的に分離する厚さ約800n
mのSiO2膜２を形成し、MOSトランジスタのゲート絶縁膜
となるSiO2膜14を1000℃のドライ酸化雰囲気中で約20nm
の厚さに酸化形成した。その後、MOSトランジスタのし
きい値電圧制御のために、ボロンをイオン打込みし、さ
らに化学気相成長法（以下CVD法と略記する）でゲート
電極13となる多結晶シリコンを堆積し、導電性を増すた
めにりんを添加した。つぎに、ゲート電極13およびゲー
ト絶縁膜14を周知のホトエッチング技術により形成し
た。その後、ひ素をイオン打込みし、MOSトランジスタ
のソース領域11、ドレイン領域12を形成した。つぎに、
基板１の表面に層間絶縁膜３になるPSG（りんガラス）
膜をCVD法で堆積し、ホトエッチング法により所望のパ
タンおよび接続孔を形成した。その後、コンデンサの１
電極21となる多結晶シリコン膜をCVD法によって形成
し、導電性を持たせるためにりんを添加して所定のパタ
ンに加工した。ついで、キャパシタ用誘電体25となるSi
O2膜をCVD法で約7nm堆積し、その後、キャパシタの他方
の電極24となる多結晶シリコン膜を形成した。上記多結
晶シリコン膜にも導電性を持たせるためにりんを添加し
て所定のパタンに加工した。その後、基板１の表面に層
間絶縁膜４となるPSG膜を形成し、接続部となる所定の
領域にだけホトエッチング法によって接続孔をあけ、Al
からなるビット線40を形成した。上記Alは通常のスパッ
タ法によって形成し、ドライエッチングにより加工し
た。
本実施例のメモリセルにおけるコンデンサの第１電極
21は記憶ノードで、セルの２値状態は上記記憶ノードの
電圧によって示される。つまり、記憶ノード21におい
て、論理０に対応する電圧VL＝０（Ｖ）、論理１に対応
する電圧VH＝６（Ｖ）が記憶される。また、コンデンサ
の第２電極24は、本発明により決定した電圧値VPを発生
する電源に接続した。上記固定電位VPは以下の方法で決
定した。第３図は上記コンデンサの第２極板24を接地電
位に保ち、第１電極21に正電圧および負電圧を印加し、
コンデンサに流れる電流を測定した結果である。横軸に
印加電圧を縦軸に電流密度を示す。同図より、コンデン
サに流れる電流密度の絶対値が10-3A/cm2における正の
電圧値V1および負の電圧値V2は、それぞれ3.5（Ｖ）お
よび−2.7（Ｖ）である。これらの値と上記のVH、VLの
値からVPは次式で決定した。すなわち VP＝｛（VL＋VH）−（V1＋V2）｝/2＝2.6（Ｖ） 本実施例によれば、記憶ノードの電圧がVL、VHのいず
れの場合においても、コンデンサに流れる電流をほぼ同
程度にすることができる。このことは、コンデンサの平
均的な経時的絶縁破壊寿命がVL、VHいずれの場合にもほ
ぼ同程度になり、メモリセルの寿命を向上させる効果が
ある。
21は記憶ノードで、セルの２値状態は上記記憶ノードの
電圧によって示される。つまり、記憶ノード21におい
て、論理０に対応する電圧VL＝０（Ｖ）、論理１に対応
する電圧VH＝６（Ｖ）が記憶される。また、コンデンサ
の第２電極24は、本発明により決定した電圧値VPを発生
する電源に接続した。上記固定電位VPは以下の方法で決
定した。第３図は上記コンデンサの第２極板24を接地電
位に保ち、第１電極21に正電圧および負電圧を印加し、
コンデンサに流れる電流を測定した結果である。横軸に
印加電圧を縦軸に電流密度を示す。同図より、コンデン
サに流れる電流密度の絶対値が10-3A/cm2における正の
電圧値V1および負の電圧値V2は、それぞれ3.5（Ｖ）お
よび−2.7（Ｖ）である。これらの値と上記のVH、VLの
値からVPは次式で決定した。すなわち VP＝｛（VL＋VH）−（V1＋V2）｝/2＝2.6（Ｖ） 本実施例によれば、記憶ノードの電圧がVL、VHのいず
れの場合においても、コンデンサに流れる電流をほぼ同
程度にすることができる。このことは、コンデンサの平
均的な経時的絶縁破壊寿命がVL、VHいずれの場合にもほ
ぼ同程度になり、メモリセルの寿命を向上させる効果が
ある。
なお、本実施例ではV1、V2の値を、コンデンサを流れ
る電流密度が10-3A/cm2の場合で定義したが、上記電流
密度の値はリフレッシュサイクル内でメモリ動作に必要
な電荷を保持するために許可される値以下であればよ
い。
る電流密度が10-3A/cm2の場合で定義したが、上記電流
密度の値はリフレッシュサイクル内でメモリ動作に必要
な電荷を保持するために許可される値以下であればよ
い。
また本実施例におけるメモリセルのコンデンサに用い
た誘電体膜は酸化シリコン膜であるが、他の材料、例え
ば酸化アルミニウム膜や酸化タンタル膜、窒化シリコン
膜等でも同様の効果がある。特に、上記の各種膜を２層
以上重ねて多層膜とした場合には、コンデンサに正の電
圧を印加した場合と負の電圧を印加した場合とで、流れ
る電流の差が著しく大きくなる。このような場合には、
本発明の効果は極めて大きく、メモリセルの信頼性向上
に大きく寄与することができる。
た誘電体膜は酸化シリコン膜であるが、他の材料、例え
ば酸化アルミニウム膜や酸化タンタル膜、窒化シリコン
膜等でも同様の効果がある。特に、上記の各種膜を２層
以上重ねて多層膜とした場合には、コンデンサに正の電
圧を印加した場合と負の電圧を印加した場合とで、流れ
る電流の差が著しく大きくなる。このような場合には、
本発明の効果は極めて大きく、メモリセルの信頼性向上
に大きく寄与することができる。
上記のように本発明によるメモリセルは、トランジス
タとコンデンサとからなり、上記トランジスタとコンデ
ンサとの接続部の記憶電圧レベルが２値状態である半導
体記憶装置のメモリセルの極板電圧設定方法において、
上記２値状態のうち、第１の電圧値をVH、第２の電圧値
をVLとし、上記コンデンサの極板のうち上記トランジス
タに接続されない極板に印加する電圧をVPとしたとき、
VL＜VP＜VHの関係を満足する上記極板の電位を基準電位
とし、上記コンデンサの極板のうちトランジスタに接続
される極板に、正電圧および負電圧を印加したときに、
上記コンデンサの極板間に流れる電流の絶対値がほぼ等
しくなる印加電圧値のうち、正電圧をV1、負電圧をV2と
し、VPの値がほぼ｛（VL＋VH）−（V1＋V2）｝/2である
ことにより、記憶ノードの電圧レベルが論理１、論理０
のいずれの場合の電圧条件においても、コンデンサの経
時的絶縁破壊寿命がほぼ同程度になり、メモリセルの信
頼性向上に効果がある。
タとコンデンサとからなり、上記トランジスタとコンデ
ンサとの接続部の記憶電圧レベルが２値状態である半導
体記憶装置のメモリセルの極板電圧設定方法において、
上記２値状態のうち、第１の電圧値をVH、第２の電圧値
をVLとし、上記コンデンサの極板のうち上記トランジス
タに接続されない極板に印加する電圧をVPとしたとき、
VL＜VP＜VHの関係を満足する上記極板の電位を基準電位
とし、上記コンデンサの極板のうちトランジスタに接続
される極板に、正電圧および負電圧を印加したときに、
上記コンデンサの極板間に流れる電流の絶対値がほぼ等
しくなる印加電圧値のうち、正電圧をV1、負電圧をV2と
し、VPの値がほぼ｛（VL＋VH）−（V1＋V2）｝/2である
ことにより、記憶ノードの電圧レベルが論理１、論理０
のいずれの場合の電圧条件においても、コンデンサの経
時的絶縁破壊寿命がほぼ同程度になり、メモリセルの信
頼性向上に効果がある。
第１図は本発明によるメモリセルの一実施例を示す等価
回路図、第２図は上記メモリセルの断面図、第３図は上
記実施例におけるコンデンサの電圧−電流特性を示す
図、第４図はコンデンサの誘電膜の経時的絶縁破壊寿命
を示す図である。 10……トランジスタ 20……コンデンサ 21……トランジスタに接続される極板 24……トランジスタに接続されない極板 25……誘電体膜
回路図、第２図は上記メモリセルの断面図、第３図は上
記実施例におけるコンデンサの電圧−電流特性を示す
図、第４図はコンデンサの誘電膜の経時的絶縁破壊寿命
を示す図である。 10……トランジスタ 20……コンデンサ 21……トランジスタに接続される極板 24……トランジスタに接続されない極板 25……誘電体膜
Claims (4)
- 【請求項１】トランジスタとコンデンサをそなえ、上記
トランジスタとコンデンサとの接続部の記憶電圧レベル
が２値状態である半導体記憶装置のメモリセルの極板電
圧設定方法において、上記２値状態のうち第１の電圧値
をVH、第２の電圧値をVLとし、上記コンデンサの極板の
うち上記トランジスタに接続されない極板に印加する電
圧をVPとしたとき、VL＜VP＜VHの関係を満足する上記極
板の電位を基準電位とし、上記コンデンサの極板のうち
トランジスタに接続される極板に、正電圧および負電圧
を印加したときに、上記コンデンサの極板間に流れる電
流の絶対値がほぼ等しくなる印加電圧値のうち、正電圧
をV1、負電圧をV2とし、VPの値がほぼ、｛（VL＋VH）−
（V1＋V2）｝/2であることを特徴とする半導体記憶装置
のメモリセルの極板電圧設定方法。 - 【請求項２】上記所定の電流値となる正電圧V1の絶対値
は、上記負電圧V2の絶対値と異なることを特徴とする特
許請求の範囲第１項に記載した半導体記憶装置のメモリ
セルの極板電圧設定方法。 - 【請求項３】上記所定の電流値の絶対値は、リフレッシ
ュサイクル内で、メモリ動作に必要な電荷を保持するた
めに許容される値以下であることを特徴とする特許請求
の範囲第１項または第２項に記載した半導体記憶装置の
メモリセルの極板電圧設定方法。 - 【請求項４】上記コンデンサは酸化シリコン膜、窒化シ
リコン膜、酸化アルミニウム膜、酸化タンタル膜のいず
れかの膜、もしくは上記各種膜を２層以上重ねた多層膜
を、誘電体膜として有することを特徴とする特許請求の
範囲第１項ないし第３項のいずれかに記載した半導体記
憶装置のメモリセルの極板電圧設定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61152674A JP2610830B2 (ja) | 1986-07-01 | 1986-07-01 | 半導体記憶装置のメモリセルの極板電圧設定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61152674A JP2610830B2 (ja) | 1986-07-01 | 1986-07-01 | 半導体記憶装置のメモリセルの極板電圧設定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6310394A JPS6310394A (ja) | 1988-01-16 |
| JP2610830B2 true JP2610830B2 (ja) | 1997-05-14 |
Family
ID=15545625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61152674A Expired - Fee Related JP2610830B2 (ja) | 1986-07-01 | 1986-07-01 | 半導体記憶装置のメモリセルの極板電圧設定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2610830B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04218959A (ja) * | 1990-10-18 | 1992-08-10 | Mitsubishi Electric Corp | 半導体装置およびその制御方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0612619B2 (ja) * | 1982-09-22 | 1994-02-16 | 株式会社日立製作所 | 半導体メモリ装置 |
-
1986
- 1986-07-01 JP JP61152674A patent/JP2610830B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6310394A (ja) | 1988-01-16 |
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