JP2600152B2 - Block address detection circuit - Google Patents
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Description
【発明の詳細な説明】 [発明の技術分野] 本発明は、例えばDAT(デジタル・オーディオ・テー
プレコーダ)やデジタル・ビデオ・テープレコーダ等、
ブロック単位で伝送されるデジタルデータに対して各ブ
ロックの順序を示す規則的に変化するブロックアドレス
を付加した形で伝送する場合において、データ系列から
正確なブロックアドレスを検出するブロックアドレス検
出回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a digital audio tape recorder (DAT), a digital video tape recorder, etc.
The present invention relates to a block address detection circuit that detects an accurate block address from a data sequence when digital data transmitted in units of blocks is added with regularly changing block addresses indicating the order of each block.
[従来技術とその問題点] デジタル・オーディオ信号を録音/再生するDATにお
いては、ブロック単位で伝送されるデジタルデータに対
して各ブロックの順序を示す規則的に変化するブロック
アドレスを付加した形で伝送するようにしている。この
場合、例えば同期信号8ビット、IDコード8ビット、ブ
ロックアドレス8ビット、パリティ8ビット、データ32
×8ビットを1ブロックとして録音/再生を行なってい
る。上記のデータ構成においてパリティはIDコードとブ
ロックアドレスに対するものであり、また、データはPC
M化したデジタル・オーディオと誤り訂正符号からなる
ものである。[Prior art and its problems] In a DAT for recording / reproducing a digital audio signal, digital data transmitted in block units is added with a regularly changing block address indicating the order of each block. I try to transmit. In this case, for example, a synchronization signal 8 bits, an ID code 8 bits, a block address 8 bits, a parity 8 bits, and data 32
Recording / playback is performed with × 8 bits as one block. In the above data configuration, parity is for ID code and block address, and data is
It consists of digital audio in M and an error correction code.
上記ブロックデータ中に含まれるブロックアドレス
は、デ・インタリーブ等の再生データ処理に極めて重要
なものである。しかし、ブロックアドレス自体が誤って
再生された場合には、返って誤りが増すことになってし
まう。このためブロックアドレスは、高い信頼性が要求
される。再生時にドロップアウトやランダムノイズ等に
よりブンロックアドレスが誤った場合、再生データが欠
落することになるので、従来はブロックアドレスの規則
性を利用して補間している。すなわち、前回と今回のブ
ロックアドレスの差をとってその差が一定値となるよう
にブロックアドレスを書き直している。この場合、前回
ブロックアドレス値というもの自体の信頼性が分からな
いままに差の検出を行なって今回のブロックアドレス値
を推測し補間しており、この為、信頼性の高いブロック
アドレスが得られないという問題があった。The block address included in the block data is extremely important for reproduction data processing such as de-interleaving. However, if the block address itself is erroneously reproduced, the error is returned to increase. Therefore, high reliability is required for the block address. If the Bunlock address is incorrect due to dropout or random noise during reproduction, the reproduced data will be lost. Conventionally, interpolation is performed using the regularity of block addresses. That is, the difference between the previous block address and the current block address is obtained, and the block address is rewritten so that the difference becomes a constant value. In this case, the difference is detected without knowing the reliability of the previous block address value itself, and the current block address value is estimated and interpolated. Therefore, a highly reliable block address cannot be obtained. There was a problem.
[発明の目的] 本発明は上記実情に鑑みてなされたもので、ブロック
単位で伝送されるデジタルデータに対して各ブロックの
順序を示す規則的に変化するブロックアドレスを付加し
た形で伝送する場合において、ブロックアドレス値の推
測の信頼性を向上させると共に、再生データ中のランダ
ムエラー及びバーストエラーによりブロックアドレス値
が不確実なものとなった場合にはそのブロックデータを
採用しないように判定制御することにより、次段の誤り
訂正処理における誤訂正を未然に防止することができる
ブロックアドレス検出回路を提供することを目的とす
る。[Object of the Invention] The present invention has been made in view of the above circumstances, and is intended for a case where digital data transmitted in block units are added with regularly changing block addresses indicating the order of each block. In the above, the reliability of estimation of the block address value is improved, and when the block address value becomes uncertain due to a random error and a burst error in the reproduced data, the determination control is performed so as not to use the block data. Accordingly, it is an object of the present invention to provide a block address detection circuit capable of preventing erroneous correction in a next-stage error correction process.
[発明の要点] 本発明は、ブロック単位で伝送されるデジタルデータ
に対して各ブロックの順序を示す規則的に変化するブロ
ックアドレスを付加した形で伝送されるデータ系列から
正確なブロックアドレスを検出するブロックアドレス検
出回路において、前回伝送されたブロックアドレスのパ
リティチェック結果及び今回伝送されるブロックアドレ
スのパリティチェック結果を保持する第1の手段と、前
回伝送もしくは推測されたブロックアドレスと今回伝送
されるブロックアドレスとの間の規則性を判定する第2
の手段と、データ伝送が開始されてから上記第1及び第
2の手段により得られるデータからブロックアドレスが
正しく安定して検出されたことを検出する第3の手段
と、伝送されるデータ系列中のバーストエラー検出する
第4の手段と、データ系列中の初めのブロックアドレス
としては今回伝送されるブロックアドレスを出力し、上
記第3の手段により安定状態が検出された後は前回値を
もとに今回値を推測した値を出力する第5の手段と、上
記第1ないし第4の手段の結果から上記第5の手段から
出力されるブロックアドレスを採用するか否かを判定制
御する第6の手段とを具備したことを特徴とするもので
ある。SUMMARY OF THE INVENTION The present invention detects an accurate block address from a data sequence transmitted in a form in which a regularly changing block address indicating the order of each block is added to digital data transmitted in block units. A first means for holding a parity check result of a previously transmitted block address and a parity check result of a currently transmitted block address in a block address detection circuit, and a previously transmitted or estimated block address and a currently transmitted block address. Second for judging regularity with block address
Means for detecting that the block address has been correctly and stably detected from the data obtained by the first and second means since the start of the data transmission; and A fourth means for detecting a burst error of the data sequence, and a block address transmitted this time as the first block address in the data sequence. After the stable state is detected by the third means, the previous value is used. And a sixth means for determining whether to adopt the block address output from the fifth means based on the results of the first to fourth means. Means are provided.
[発明の実施例] 以下、図面を参照して本発明の一実施例を説明する。
まず、第1図及び第2図によりDATにおけるテープ記録
状態及び記録フォーマットについて説明する。第1図
は、テープ記録状態を示すもので、磁気テープ1上に
は、一定の角度で傾斜した記録トラック2a,2b、…が記
録/再生ヘッドに対応して形成される。そして、上記記
憶トラック2a,2b,…には、それぞれ第2図(a)に示す
トラックフォーマットが形成される。このトラックフォ
ーマットは、8ブロックの第1サブコードエリアSUB−
1、128ブロックのPCMエリア、8ブロックの第2サーボ
コードエリアSUB−2などからなっている。そして、上
記PCMエリアには楽音信号が割当てられ、サブコードエ
リアSUB−1,SUB−2には記録時間,曲番などが割当てら
れる。Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
First, the tape recording state and recording format in the DAT will be described with reference to FIGS. FIG. 1 shows a tape recording state. On the magnetic tape 1, recording tracks 2a, 2b,... Inclined at a certain angle are formed corresponding to recording / reproducing heads. A track format shown in FIG. 2A is formed on each of the storage tracks 2a, 2b,. This track format is composed of an 8-block first subcode area SUB-
It comprises a PCM area of 1, 128 blocks, a second servo code area SUB-2 of 8 blocks, and the like. A tone signal is assigned to the PCM area, and a recording time, a song number, and the like are assigned to the subcode areas SUB-1, SUB-2.
また、上記のPCMエリアに記憶されるPCMデータのブロ
ックフォーマットは、第2図(b)に示すように8ビッ
トのSYNCパターン,8ビットのIDコード,8ビットのブロッ
クアドレス,8ビットのパリティ,256ビット(32シンボ
ル)のPCMデータからなっている。The block format of the PCM data stored in the PCM area is, as shown in FIG. 2B, an 8-bit SYNC pattern, an 8-bit ID code, an 8-bit block address, an 8-bit parity, It consists of 256 bits (32 symbols) of PCM data.
更に上記SUBコードのブロックフォーマットは、第2
図(c)に示すように8ビットのSYNCパターン,8ビット
のIDコード,8ビットのブロックアドレス/IDコード,8ビ
ットのパリティ,256ビット(32シンボル)のサブコード
データからなっている。上記第2図(b)(c)に示す
PCMブロックフォーマット及びSUBブロックフォーマット
におけるブロックアドレスは、ブロック単位で伝送され
るデジタルデータに対して各ブロックの順序を示す規則
的に変化する値が設定される。Furthermore, the block format of the above SUB code is
As shown in FIG. 7C, the data includes an 8-bit SYNC pattern, an 8-bit ID code, an 8-bit block address / ID code, an 8-bit parity, and 256-bit (32 symbols) sub-code data. As shown in FIGS. 2 (b) and 2 (c)
As the block address in the PCM block format and the SUB block format, a regularly changing value indicating the order of each block is set for digital data transmitted in block units.
次に第3図により全体の概略構成について説明する。
同図において、11はシンボル分離回路で、再生ヘッドに
より再生され、更に復調回路により復調されたデジタル
再生復調データPDが端子12を介して入力されると共に、
データビットクロックPCKが端子13を介して入力され
る。このデータビットクロックPCKは、PLL回路(図示せ
ず)が再生デジタルデータを用いて作成したものであ
る。そして、上記シンボル分離回路11は、シリアル入力
される上記再生復調データPDを10ビット毎のシンボル単
位に分離して10−8変換回路14へ出力すると共に、シン
クパターンの検出動作を行ない、その検出信号をシンボ
ルカウンタ15,ビットカウンタ16,シンク欠損カウンタ17
の各リセット端子Rに入力する。しかして。上記10−8
変換回路14は、シンボル分離回路11から送られてくる10
ビット単位のデータを8ビット単位のデータに変換し、
パリティチェック回路18及びアドレス選択回路19へ出力
する。このアドレス選択回路19は、ブロックアドレス値
をラッチし、最上位ビットMSBをデータエリア検出回路2
3へ出力すると共に、前回の採用したアドレス値との連
続性の有無をチェックし、正しい確率の高いアドレス値
を選択してラッチし、アドレス/データ切換回路20及び
最終アドレス検出回路21へ出力する。一方、上記パリテ
ィチェック回路18は、シンクパターンの次に続くIDデー
タとブロックアドレスに付加されているパリティをチェ
ックし、その後、データをアドレス/データ切換回路20
へ出力すると共にパリティエラーを検出した際に、その
検出信号PNGをアドレス判定回路22及びデータエリア検
出回路23へ出力する。Next, the overall schematic configuration will be described with reference to FIG.
In the figure, reference numeral 11 denotes a symbol separation circuit, which is reproduced by a reproduction head, and further, digital reproduction demodulation data PD demodulated by a demodulation circuit is input via a terminal 12, and
The data bit clock PCK is input via the terminal 13. The data bit clock PCK is created by a PLL circuit (not shown) using the reproduced digital data. The symbol separation circuit 11 separates the serially input reproduced demodulated data PD into 10-bit symbol units and outputs the resulting data to the 10-8 conversion circuit 14, and performs a sync pattern detection operation. Signal is symbol counter 15, bit counter 16, sync loss counter 17
To each of the reset terminals R. Then. 10-8 above
The conversion circuit 14 receives the 10 sent from the symbol separation circuit 11
Converts data in bit units to data in 8-bit units,
Output to the parity check circuit 18 and the address selection circuit 19. This address selection circuit 19 latches the block address value and outputs the most significant bit MSB to the data area detection circuit 2.
In addition to the output to 3, the presence or absence of continuity with the previously adopted address value is checked, an address value with a high probability of being correct is selected and latched, and output to the address / data switching circuit 20 and the final address detection circuit 21. . On the other hand, the parity check circuit 18 checks the ID added next to the sync pattern and the parity added to the block address, and then converts the data to the address / data switching circuit 20.
When a parity error is detected, the detection signal PNG is output to the address determination circuit 22 and the data area detection circuit 23.
しかして、上記ビットカウンタ16は、端子13を介して
送られてくるビットクロックをカウントし、10ビットカ
ウントする毎にキャリー信号を発生し、シンボルカウン
タ15のクロック端子CK,シンク保護ゲート発生回路24及
びタイミング信号発生回路25に入力する。上記シンボル
カウンタ15は、36シンボルで1ブロックという単位を検
出するカウンタで、36カウント毎にキャリー信号を発生
し、上記シンク欠損カウンタ17のクロック端子CK,シン
ク保護ゲート発生回路24及びタイミング信号発生回路25
に入力する。上記シンク保護ゲート発生回路24は、所定
幅のシンク保護ゲート信号をシンボル分離回路11へ出力
し、1ブロック毎に検出されるべきシンクパターンが、
本来あるべき位置以外で検出されないようにしている。
また、上記シンク欠損カウンタ17は、シンボルカウンタ
15の出力パルスをカウントしてシンクパターン保護ゲー
ト解除信号GCをシンク保護ゲート発生回路24及びバース
トエラー検出回路26へ出力するが、正常な再生データが
得られている状態ではシンボル分離回路11からのシンク
検出信号により常に一定の間隔でリセットされ、上記解
除信号GCが出力されないようにカウント進数が設定され
ている。上記シンク欠損カウンタ17は、データが記録さ
れていない部分や、データ領域内でバーストエラーが発
生した時にシンクパターン保護ゲート解除信号GCを出力
し、バーストエラーを検出するための信号としてバース
トエラー検出回路26へ送出すると共に、シンク保護ゲー
ト発生回路24におけるシンク保護ゲート信号をハイレベ
ルの信号となるように制御する。The bit counter 16 counts the bit clock transmitted via the terminal 13 and generates a carry signal every time 10 bits are counted, and the clock terminal CK of the symbol counter 15 and the sync protection gate generation circuit 24 And the timing signal generation circuit 25. The symbol counter 15 is a counter that detects a unit of one block with 36 symbols, generates a carry signal every 36 counts, and generates a clock signal CK of the sync loss counter 17, a sync protection gate generation circuit 24, and a timing signal generation circuit. twenty five
To enter. The sync protection gate generation circuit 24 outputs a sync protection gate signal of a predetermined width to the symbol separation circuit 11, and a sync pattern to be detected for each block is
It is designed to prevent detection at positions other than where it should be.
The sink loss counter 17 is a symbol counter.
The output pulse of 15 is counted and the sync pattern protection gate release signal GC is output to the sync protection gate generation circuit 24 and the burst error detection circuit 26, but in the state where the normal reproduction data is obtained, the signal from the symbol separation circuit 11 is output. The counter is always reset at a fixed interval by the sync detection signal, and the count base is set so that the release signal GC is not output. The sync loss counter 17 outputs a sync pattern protection gate release signal GC when a burst error occurs in a portion where data is not recorded or in a data area, and a burst error detection circuit as a signal for detecting a burst error. 26, and controls the sync protection gate signal in the sync protection gate generation circuit 24 to be a high level signal.
そして、上記タイミング信号発生回路25は、シンボル
カウンタ15及びビットカウンタ16から送られてくる1ブ
ロックごと及び1シンボルごとのタイミングを基準にし
て、10−8変換後の8ビットパラレルのデータに同期し
た各種タイミング信号を発生する。すなわち1ブロック
中でシンボル0のデータが出力されるタイミングでリセ
ットタイミング信号RSTをデータエリア検出回路23に出
力し、パリティデータの出力タイミングでパリティチェ
ック・ラッチタイミング信号PLをアドレス判定回路22に
出力し、ブロックアドレスの出力タイミングでブロック
アドレス・ラッチタイミング信号BLをアドレス選択回路
19に出力し、更にPL出力後でパリティが出力されている
期間中ハイレベルとなるパリティタイミング信号PTをDS
T発生回路29、アドレス選択回路19及びアドレス/デー
タ切換回路20へそれぞれ出力すると共に、各シンボルデ
ータの出力タイミングに同期したデータクロックDCLKを
次段のメモリ制御部(図示せず)へ出力する。また、上
記データエリア検出回路23、バーストエラー検出回路2
6、最終アドレス検出回路21及びアドレス判定回路22に
は、サーボ回路(図示せず)から端子27,28を介して送
られてくるウィンドウ信号PCMWD及びウィンドウ信号SUB
WDが入力される。そして上記最終アドレス検出回路21
は、SUBエリア(1)、PCMエリア、SUBエリア(2)の
3箇所で動作し、各エリアごとに最終のブロックアドレ
スを検出するとハイレベルとなり、エリア終端でローレ
ベルとなるブロックエンド信号LBをデータエリア検出回
路23へ出力する。このデータエリア検出回路23は、上記
各入力信号から再生データエリアを検出すると、DST
(データスタート信号)発生イネーブル信号ENをDST発
生回路29へ出力する。また上記アドレス判定回路22は、
パリティチェック回路18からのパリティチェック信号PN
G及びアドレス選択回路19からのブロックアドレス連続
信号CONT等に基づき、安定状態の検出及び誤ったアドレ
ス値の補正等を行ない、イニシャルフラグIF及び安定状
態検出信号STAをバーストエラー検出回路26へ出力する
と共に、上記イニシャルフラグIFをアドレス選択回路19
へ出力し、更にブロックアドレスの異常を検出した場合
にDST発生停止信号DE2をDST発生回路29へ出力する。ま
たバーストエラー検出回路26は上記各入力信号からバー
ストエラーの検出処理を行ない、バーストエラーを検出
するとDST発生停止信号DE1をDST発生回路29へ出力す
る。このDST発生回路29は、データエリア検出回路23か
らのDST発生イネーブル信号ENを入力してDST発生イネー
ブル状態となった以後で、且つDST発生停止信号DE1及び
DE2が与えられていない間は、パイティタイミング信号P
Tに同期してデータスタート信号DSTを発生し、メモリ制
御部へ出力する。The timing signal generation circuit 25 is synchronized with the 8-bit parallel data after the 10-8 conversion based on the timing of each block and each symbol transmitted from the symbol counter 15 and the bit counter 16. Generates various timing signals. That is, the reset timing signal RST is output to the data area detection circuit 23 at the timing when the data of the symbol 0 is output in one block, and the parity check / latch timing signal PL is output to the address determination circuit 22 at the output timing of the parity data. Selects the block address / latch timing signal BL at the output timing of the block address.
19, and a parity timing signal PT which is at a high level during a period in which the parity is output after the PL output.
It outputs to the T generation circuit 29, the address selection circuit 19, and the address / data switching circuit 20, and also outputs a data clock DCLK synchronized with the output timing of each symbol data to a memory control unit (not shown) at the next stage. The data area detection circuit 23 and the burst error detection circuit 2
6. The window signal PCMWD and the window signal SUB sent from the servo circuit (not shown) via the terminals 27 and 28 are supplied to the final address detection circuit 21 and the address determination circuit 22.
WD is input. Then, the final address detection circuit 21
Operates in three places: a SUB area (1), a PCM area, and a SUB area (2). When the last block address is detected for each area, the block end signal LB becomes a high level, and becomes a low level at the end of the area. Output to the data area detection circuit 23. When the data area detection circuit 23 detects a reproduction data area from each of the input signals,
(Data start signal) Outputs the generation enable signal EN to the DST generation circuit 29. Further, the address determination circuit 22 includes:
Parity check signal PN from parity check circuit 18
Based on G and the block address continuous signal CONT from the address selection circuit 19, etc., a stable state is detected and an incorrect address value is corrected, and the initial flag IF and the stable state detection signal STA are output to the burst error detection circuit 26. At the same time, the initial flag IF is set to the address selection circuit 19
And outputs a DST generation stop signal DE2 to the DST generation circuit 29 when an abnormality in the block address is detected. The burst error detection circuit 26 performs a burst error detection process from each of the input signals, and outputs a DST generation stop signal DE1 to the DST generation circuit 29 when a burst error is detected. After the DST generation circuit 29 receives the DST generation enable signal EN from the data area detection circuit 23 and enters the DST generation enable state, the DST generation stop signal DE1
While DE2 is not supplied, the timing signal P
A data start signal DST is generated in synchronization with T and output to the memory control unit.
次に上記実施例におるデータエリア検出回路23、バー
ストエラー検出回路26、アドレス判定回路22及びアドレ
ス選択回路19の詳細について説明する。Next, details of the data area detection circuit 23, the burst error detection circuit 26, the address determination circuit 22, and the address selection circuit 19 in the above embodiment will be described.
第4図はデータエリア検出回路23の詳細を示すもので
ある。タイミング信号発生回路25から送られてくるリセ
ットタイミング信号RST,最終アドレス検出回路21からの
エンドブロック信号LBがアンド回路231に入力され、パ
リティチェック回路18からのパリティNG信号PNGがイン
バータ230を介してアンド回路231に入力され、このアン
ド回路231の出力はアンド回路232の反転入力端子に入力
される。更に、このアンド回路232には、第3図の入力
端子27,28に与えられるウィンドウ信号PCMWD及びウィン
ドウ信号SUBWDがオア回路233を介して入力される。ま
た、上記ウィンドウ信号SUBWDはアンド回路234に入力さ
れる。このアンド回路234には、更に上記パリティNG信
号PNGがインバータ230を介して入力されると共にアドレ
ス選択回路19から送られてくるブロックアドレスの最上
位ビットMSBが入力され、このアンド回路234の出力はオ
ア回路235を介してアンド回路232に入力される。また、
上記ウィンドウ信号PCMWDは、アンド回路236に入力され
る。このアンド回路236には、更にパリティチェック回
路18から送られてくるパリティNG信号PNGがインバータ2
30を介して入力されると共に上記ブロックアドレスのMS
Bがインバータ237を介して入力され、その出力信号がオ
ア回路235を介してアンド回路232に入力される。そし
て、このアンド回路232の出力信号は、クロックパルス
φに同期してラッチ回路238にラッチされ、そのラッチ
出力がアンド回路231及びオア回路235に入力されると共
に、DST発生イネーブル信号ENとして第3図のDST発生回
路29及びアドレス判定回路22へ送られる。上記データエ
リア検出回路23は、ウィンドウ信号PCMWD,ウィンドウ信
号SUBWD及びその他の信号から第5図のタイミングチャ
ートに示すようにデータエリアを検出してDST発生イネ
ーブル信号ENを出力するもので、その動作の詳細につい
ては後述する。FIG. 4 shows details of the data area detection circuit 23. The reset timing signal RST sent from the timing signal generation circuit 25 and the end block signal LB from the final address detection circuit 21 are input to the AND circuit 231, and the parity NG signal PNG from the parity check circuit 18 is input via the inverter 230. The output of the AND circuit 231 is input to an inverting input terminal of the AND circuit 232. Further, a window signal PCMWD and a window signal SUBWD supplied to the input terminals 27 and 28 in FIG. Further, the window signal SUBWD is input to the AND circuit 234. The parity NG signal PNG is further input to the AND circuit 234 via the inverter 230, and the most significant bit MSB of the block address sent from the address selection circuit 19 is input to the AND circuit 234. The signal is input to the AND circuit 232 via the OR circuit 235. Also,
The window signal PCMWD is input to the AND circuit 236. The parity NG signal PNG sent from the parity check circuit 18 is further supplied to the AND circuit 236 by the inverter 2.
MS input of the above and the above block address
B is input via the inverter 237, and the output signal is input to the AND circuit 232 via the OR circuit 235. The output signal of the AND circuit 232 is latched by the latch circuit 238 in synchronization with the clock pulse φ, and the latch output is input to the AND circuit 231 and the OR circuit 235, and the third signal is output as the DST generation enable signal EN. It is sent to the DST generation circuit 29 and the address determination circuit 22 in the figure. The data area detection circuit 23 detects a data area from the window signal PCMWD, the window signal SUBWD and other signals as shown in the timing chart of FIG. 5, and outputs a DST generation enable signal EN. Details will be described later.
第6図はバーストエラー検出回路26の詳細を示すもの
で、シンク欠損カウンタ17から送られてくるシンクパタ
ーン保護ゲート解除信号GCがアンド回路261に入力され
ると共に、アドレス判定回路22から送られてくるイニシ
ャルフラグIFがアンド回路261の反転入力端子に入力さ
れる。また、アドレス判定回路22からの安定状態検出信
号STAがアンド回路262の反転入力端子に入力されると共
に、ウィンドウ信号PCMWD及びウィンドウ信号SUBWDがオ
ア回路263及びアンド回路264を介してアンド回路262に
入力される。そして、上記アンド回路261,262の出力信
号がオア回路265を介してラッチ回路266へ送られる。こ
のラッチ回路266は、クロックパルスφに同期して入力
信号をラッチし、アンド回路264に入力すると共にDST発
生停止信号DE1として第3図のDST発生回路29へ出力す
る。FIG. 6 shows details of the burst error detection circuit 26. The sync pattern protection gate release signal GC sent from the sync loss counter 17 is input to the AND circuit 261 and sent from the address determination circuit 22. The coming initial flag IF is input to the inverting input terminal of the AND circuit 261. Further, the stable state detection signal STA from the address determination circuit 22 is input to the inverting input terminal of the AND circuit 262, and the window signal PCMWD and the window signal SUBWD are input to the AND circuit 262 via the OR circuit 263 and the AND circuit 264. Is done. Then, the output signals of the AND circuits 261 and 262 are sent to the latch circuit 266 via the OR circuit 265. The latch circuit 266 latches the input signal in synchronization with the clock pulse φ, inputs the input signal to the AND circuit 264, and outputs the same as the DST generation stop signal DE1 to the DST generation circuit 29 in FIG.
上記のバーストエラー検出回路26の構成において、第
1図に示す磁気テープ1の記録トラック2aに再生ヘッド
が接触してその読取りが開始されると、サーボ回路(図
示せず)からPCMデータエリアを示すウィンドウ信号PCM
WD及びSUBデーアエリアを示すウィンドウ信号SUBWDがオ
ア回路263に入力され、このオア回路263の出力信号が第
7図(a)に示すデータウィンドウ信号となる。このデ
ータウィンドウ信号は、第2図(a)に示すトラックフ
ォーマッとに対応した信号、つまり、第1SUBコードエリ
アSUB−1、PCMデータエリア、第2SUBコードエリアSUB
−2が読出されている時がハイレベル、その他がローレ
ベルとなる。そして、上記データウィンドウ信号により
アンド回路264のゲート制御が行われる。In the configuration of the burst error detection circuit 26 described above, when the read head is brought into contact with the recording track 2a of the magnetic tape 1 shown in FIG. 1 and reading thereof is started, the PCM data area is read from the servo circuit (not shown). Show window signal PCM
The window signal SUBWD indicating the WD and SUB data areas is input to the OR circuit 263, and the output signal of the OR circuit 263 becomes the data window signal shown in FIG. This data window signal is a signal corresponding to the track format shown in FIG. 2A, that is, a first SUB code area SUB-1, a PCM data area, and a second SUB code area SUB.
When -2 is read, the level is high, and the others are at the low level. Then, the gate control of the AND circuit 264 is performed by the data window signal.
一方、第3図のシンク欠損カウンタ17からは、第7図
(b)に示すシンクパターン保護ゲート解除信号GCがア
ンド回路261に送られてくる。このシンクパターン保護
ゲート解除信号GCは、読出しデータにドロップアウト等
によりバーストエラーが発生していなければ、データ再
生期間中はローレベルの信号となっているが、バースト
エラーが発生するとその間のシンクパターンが検出され
なくなるため、第7図(b)に示すようにバーストエラ
ー発生部分がハイレベルとなる。また、アンド回路261
の反転入力端子に入力されるイニシャルフラグIFは、バ
ーストエラーガ発生していない状態では第7図(c)に
示すようにシンクパターン保護ゲート解除信号GCがハイ
レベルの時には必ずハイレベルとなっており、このため
アンド回路261の出力がローレベルに保持されている。
また、アドレス判定回路22からアンド回路262に送られ
てくる安定状態検出信号STAは、第7図(d)に示すよ
うに通常はイニシャルフラグIFを反転した信号波形とな
っているが、バーストエラーが発生すると、その間ロー
レベルとなる。上記アンド回路262は、ドロップアウト
発生時以外においてはアンド回路264から“0"信号が与
えられてゲートが閉じており、その出力信号が“0"とな
っている。バーストエラーが発生していない状態ではア
ンド回路261,262の出力は“0"であり、ラッチ回路266に
“0"信号が保持されるので、DST発生停止信号DE1は出力
されない。磁気テープから読出したデータにバーストエ
ラーが発生し、第7図(b)に示すように例えばPCMエ
リアにおいてシンクパターンが数回検出されずにシンク
パターン保護ゲート解除信号GCが“1"(ハイレベル)に
なると、このときイニシャルフラグIFが“0"であるの
で、アンド回路261の出力が“1"となり、オア回路265を
介してラッチ回路26へ送られる。このラッチ回路266
は、クロックパルスφに同期して上記入力信号“1"をラ
ッチし、第7図(e)に示すようにDST発生停止信号DE1
をDST発生回路29へ出力すると共に、アンド回路264に入
力する。このときデータウィンドウ信号が“1"となって
いるので、アンド回路264の出力が“1"となり、アンド
回路262のゲートを開く。上記バーストエラーが発生し
ている間、安定状態検出信号STAがローレベルとなって
いるので、アンド回路262の出力が“1"となり、オア回
路265を介してラッチ回路266へ送られる。従って、バー
ストエラーが無くなり、安定状態検出信号STAが通常の
ハイレベルに戻るまでは、ラッチ回路266に“1"信号が
ラッチされ、DST発生停止信号DE1が“1"信号レベルに保
持されてDST発生回路29のデータスタート信号DSTの発生
が禁止される。On the other hand, a sync pattern protection gate release signal GC shown in FIG. 7B is sent to the AND circuit 261 from the sync loss counter 17 in FIG. This sync pattern protection gate release signal GC is a low level signal during the data reproduction period unless a burst error has occurred due to dropout or the like in the read data. Is no longer detected, so that the burst error occurrence portion goes high as shown in FIG. 7 (b). Also, AND circuit 261
The initial flag IF input to the inverting input terminal is always at the high level when the sync pattern protection gate release signal GC is at the high level as shown in FIG. Therefore, the output of the AND circuit 261 is held at a low level.
The stable state detection signal STA sent from the address determination circuit 22 to the AND circuit 262 normally has a signal waveform in which the initial flag IF is inverted as shown in FIG. Is generated, the level becomes low during that time. The AND circuit 262 is supplied with a “0” signal from the AND circuit 264 except when dropout occurs, and the gate is closed, and the output signal is “0”. In a state where a burst error has not occurred, the outputs of the AND circuits 261 and 262 are “0”, and the “0” signal is held in the latch circuit 266, so that the DST generation stop signal DE1 is not output. A burst error occurs in the data read from the magnetic tape, and as shown in FIG. 7 (b), for example, the sync pattern is not detected several times in the PCM area and the sync pattern protection gate release signal GC becomes "1" (high level). ), Since the initial flag IF is “0” at this time, the output of the AND circuit 261 becomes “1” and is sent to the latch circuit 26 via the OR circuit 265. This latch circuit 266
Latches the input signal "1" in synchronization with the clock pulse φ, and outputs the DST generation stop signal DE1 as shown in FIG.
To the DST generation circuit 29 and to the AND circuit 264. At this time, since the data window signal is “1”, the output of the AND circuit 264 becomes “1”, and the gate of the AND circuit 262 is opened. During the occurrence of the burst error, since the stable state detection signal STA is at the low level, the output of the AND circuit 262 becomes “1” and is sent to the latch circuit 266 via the OR circuit 265. Therefore, until the burst error is eliminated and the stable state detection signal STA returns to the normal high level, the “1” signal is latched by the latch circuit 266, and the DST generation stop signal DE1 is held at the “1” signal level and the DST The generation circuit 29 is prohibited from generating the data start signal DST.
第8図はアドレス判定回路22の詳細を示すもので、パ
リティチェック回路18から送られてくるパリティNG信号
PNGは、ラッチ回路221に入力される。このラッチ回路22
1は、パリティチェック・ラッチタイミング信号PLの立
下りに同期してパリティNG信号PNGをラッチし、そのラ
ッチデータをパリティチェック・ラッチタイミング信号
PLの立上りに同期してラッチ回路222がラッチする。そ
して、上記ラッチ回路221,222にラッチされたデータ
は、アドレス選択回路19から送られてくるブロックアド
レス連続信号CONTと共にデコーダ223へ直接及びインバ
ータ224,225,226をそれぞれ介して入力する。上記デコ
ーダ223は、6ビットの出力ラインl1〜l6を備えてお
り、l1ラインの出力をフリップフロップ228のセット端
子S及びフリップフロップ2212のリセット端子Rに入力
し、l2ラインの出力をアンド回路229を介してオア回路2
210入力し、l3,l4の出力をオア回路2210に入力すると共
に、オア回路2211を介してフリップフロップ228のリセ
ット端子Rに入力し、l5,l6ラインの出力をオア回路221
3及びアンド回路2214を介してオア回路2210に入力す
る。また、ウィンドウ信号PCMWD及びウィンドウ信号SUB
WDが共に入力されるノア回路2215の出力は、オア回路22
11を介してフリップフロップ228のリセット端子Rに入
力される。そして、上記フリップフロップ228の出力が
安定状態検出信号STAとしてバーストエラー検出回路26
へ送られる。また、フリップフロップ2212は、ウィンド
ウ信号PCMWD及びウィンドウ信号SUBWDが共に入力される
ノア回路2215の信号の立上りによりセットされる。この
フリップフロップ2212の出力はイニシャルフラグIFとし
て出力されると共に、アンド回路229の反転入力端子に
入力され、更にアンド回路2214を介してオア回路2210に
入力される。そして、このオア回路2210の出力信号がDS
T発生停止信号DE2としてDST発生回路29へ送られる。FIG. 8 shows the details of the address determination circuit 22, and the parity NG signal sent from the parity check circuit 18.
PNG is input to the latch circuit 221. This latch circuit 22
1 latches the parity NG signal PNG in synchronization with the fall of the parity check / latch timing signal PL, and outputs the latched data to the parity check / latch timing signal PL.
Latch circuit 222 latches in synchronization with the rise of PL. The data latched by the latch circuits 221 and 222 are input to the decoder 223 together with the block address continuous signal CONT sent from the address selection circuit 19 and directly through the inverters 224, 225 and 226, respectively. The decoder 223 has 6-bit output lines l1 to l6, inputs the output of the l1 line to the set terminal S of the flip-flop 228 and the reset terminal R of the flip-flop 2212, and outputs the output of the l2 line to the AND circuit 229. Through or circuit 2
210, the outputs of l3 and l4 are input to the OR circuit 2210, and the OR circuit 2211 is input to the reset terminal R of the flip-flop 228, and the outputs of the l5 and l6 lines are output to the OR circuit 221.
3 and to the OR circuit 2210 via the AND circuit 2214. Also, the window signal PCMWD and the window signal SUB
The output of the NOR circuit 2215 to which WD is input is the OR circuit 2215.
The signal is input to the reset terminal R of the flip-flop 228 via 11. Then, the output of the flip-flop 228 is used as the stable state detection signal STA as the burst error detection circuit 26.
Sent to The flip-flop 2212 is set by the rising edge of the signal of the NOR circuit 2215 to which both the window signal PCMWD and the window signal SUBWD are input. The output of the flip-flop 2212 is output as an initial flag IF, input to the inverting input terminal of the AND circuit 229, and further input to the OR circuit 2210 via the AND circuit 2214. The output signal of this OR circuit 2210 is DS
It is sent to the DST generation circuit 29 as a T generation stop signal DE2.
上記のアドレス判定回路22の構成において、ラッチ回
路221には今回のブロックアドレスに対するパリティNG
信号PNGがラッチされ、ラッチ回路222には前回のブロッ
クアドレスに対するパリティNG信号PNGがラッチされ
る。そして、第9図に示すように上記ラッチ回路221,22
2にラッチされた今回及び前回のパリティNG信号PNG、ア
ドレス選択回路19から送られてくるブロックアドレス連
続信号CONT及びフリップフロップ2212から出力されるイ
ニシャルフラグIFの組合わせに応じてDST発生停止信号D
E2の出力が決定される。すなわち、フリップフロップ22
12がセットされてイニシャルフラグIFが“1"となってい
る場合には、今回のブロックアドレスのパリティNG信号
PNGが“1"であれば、ブロックアドレス連続信号CONTが
“0",“1"の何れであってもDST発生停止信号DE2が出力
される。また、上記イニシャルフラグIFが“0"の場合に
は、前回ブロックアドレスのパリティNG信号PNGが
“1"、今回ブロックアドレスのパリティNG信号PNG及び
ブロックアドレス連続信号CONTが“0"の時、また、前回
及び今回のブロックアドレスに対するパリティNG信号PN
Gが共に“1"である時にDST発生停止信号DE2が出力され
る。In the configuration of the address determination circuit 22 described above, the latch 221 stores the parity NG for the current block address.
The signal PNG is latched and the parity NG signal PNG for the previous block address is latched in the latch circuit 222. Then, as shown in FIG.
The DST generation stop signal D according to a combination of the present and previous parity NG signals PNG latched in 2, the block address continuous signal CONT sent from the address selection circuit 19, and the initial flag IF output from the flip-flop 2212.
The output of E2 is determined. That is, the flip-flop 22
If 12 is set and the initial flag IF is "1", the parity NG signal of the current block address
If PNG is "1", the DST generation stop signal DE2 is output regardless of whether the block address continuous signal CONT is "0" or "1". When the initial flag IF is “0”, the parity NG signal PNG of the previous block address is “1”, the parity NG signal PNG of the current block address and the block address continuous signal CONT are “0”, and , Parity NG signal PN for the previous and current block addresses
When both G are “1”, the DST generation stop signal DE2 is output.
上記したようにアドレス判定回路22におけるブロック
アドレスの判定には、イシシャルフラグIF、前回読
取ったブロックアドレスのパリティNG信号PNG、今回
のブロックアドレスのパリティNG信号PNG、前回のブ
ロックアドレスと今回のブロックアドレスとの連続性、
の4つのパラメータが用いられる。上記のイニシャル
フラグIFは、データ領域の開始時点では“1"となってお
り、安定良好状態(前回パリティ及び今回パリティがOK
で、そのアドレスに連続性があるもの)が少なくとも1
回発生すると、“0"になる信号である。データの検出開
始時点においては、読取りアドレスは、パリティの正誤
の判定情報しかないが、一旦安定良好状態となった以降
はブロックアドレスの連続性による補間を用いることが
できるので、イニシャルフラグIFが“1"の時と“0"の時
でアドレス値に対する信頼性確保の考え方を異なったも
のとしている。また、,の前回及び今回のブロック
アドレスのパリティNG信号PNGは、ブロックアドレスとI
Dコードの2シンボルに付加されたパリティのチェック
結果である。更に、上記は前回に採用したブロックア
ドレスと今回読取られたブロックアドレスとの連続性の
有無を示している。前回採用した値に対して、逆行、跳
躍ならは、今回の読取り値又は前回の採用値が異常であ
ると判定することができる。As described above, in the determination of the block address in the address determination circuit 22, the initial flag IF, the parity NG signal PNG of the previously read block address, the parity NG signal PNG of the current block address, the previous block address and the current block Continuity with the address,
Are used. The above-mentioned initial flag IF is “1” at the start of the data area, and is in a stable good state (the previous parity and the current parity are OK).
Where the address is continuous) is at least 1
This signal is "0" when it occurs twice. At the start of data detection, the read address has only the correctness / incorrectness information of the parity. However, once the stable state is established, the interpolation based on the continuity of the block address can be used. The concept of ensuring the reliability of the address value is different between "1" and "0". Also, the parity NG signal PNG of the previous and current block addresses of
This is a result of checking parity added to two symbols of the D code. Further, the above indicates whether or not there is continuity between the block address used last time and the block address read this time. If the value is the backward or jump from the previously adopted value, it can be determined that the current read value or the previously adopted value is abnormal.
第10図はアドレス選択回路19の詳細を示すもので、第
3図の10−8変換回路14から送られてくる8ビットのデ
ータがラッチ回路191に入力される。このラッチ回路191
は、タイミング信号発生回路25からのブロックアドレス
・ラッチタイミング信号のBLの立下がりに同期して上記
入力データをラッチし、比較回路192に入力すると共
に、トライステートバッファ193を介してトライステー
トバッファ194及び8ビットのラッチ回路195に入力す
る。また、上記ラッチ回路191は、ラッチデータの最上
位ビットMSBを第3図のデータエリア検出回路23へ出力
する。上記トライステートバッファ193は、イニシャル
フラグIF及びバーストエラー検出時に出力されるDST発
生停止信号DE1が共に入力されるオア回路1910の出力に
より動作制御され、トライステートバッファ194は、パ
リティタイミング信号PTにより動作制御される。そし
て、上記ラッチ回路195は、ブロックアドレス・ラッチ
タイミング信号BLの立上りに同期して上記入力データを
ラッチする。ラッチ回路195のラッチデータは半加算器1
96により「+1」された後、ブロックアドレス・ラッチ
タイミング信号BLの立下がりに同期してラッチ回路199
にラッチされ、そのラッチデータは上記比較回路192及
びトライステートバッファ197に入力される。上記比較
回路192は、ラッチ回路191のラッチデータとラッチ回路
199のラッチデータとを比較し、その比較結果に応じて
ブロックアドレス連続信号CONTを出力する。すなわち、
比較回路192は、ラッチ回路191にラッチされた今回のブ
ロックアドレスとラッチ回路199にラッチされた「前回
ブロックアドレス+1」とが等しい時に連続性有りとし
て“1"信号、それ以外の時は連続性無しとして“0"信号
を出力する。一方、上記トライステートバッファ197
は、オア回路1910及びインバータ198を介して与えられ
るイニシャルフラグIFとDST発生停止信号DE1により動作
制御されるもので、その出力信号はラッチ回路195及び
トライステートバッファ194へ送られる。そして、この
トライステートバッファ194から出力される信号をブロ
ックアドレスとして第3図のアドレス/データ切換回路
20及び最終アドレス検出回路21へ出力する。FIG. 10 shows the details of the address selection circuit 19, and the 8-bit data sent from the 10-8 conversion circuit 14 in FIG. This latch circuit 191
Latches the input data in synchronization with the falling edge of the block address / latch timing signal BL from the timing signal generation circuit 25, inputs the input data to the comparison circuit 192, and outputs the tri-state buffer 194 via the tri-state buffer 193. And an 8-bit latch circuit 195. The latch circuit 191 outputs the most significant bit MSB of the latch data to the data area detection circuit 23 in FIG. The operation of the tri-state buffer 193 is controlled by the output of the OR circuit 1910 to which both the initial flag IF and the DST generation stop signal DE1 output when a burst error is detected, and the tri-state buffer 194 is operated by the parity timing signal PT. Controlled. Then, the latch circuit 195 latches the input data in synchronization with the rise of the block address / latch timing signal BL. The latch data of the latch circuit 195 is the half adder 1
After “+1” by 96, the latch circuit 199 is synchronized with the fall of the block address / latch timing signal BL.
, And the latched data is input to the comparison circuit 192 and the tri-state buffer 197. The comparison circuit 192 is composed of the latch data of the latch circuit 191 and the latch circuit.
The block address is compared with the latch data of 199, and a block address continuous signal CONT is output according to the comparison result. That is,
The comparison circuit 192 determines that there is continuity when the current block address latched by the latch circuit 191 is equal to the “previous block address + 1” latched by the latch circuit 199. A "0" signal is output as no signal. On the other hand, the tri-state buffer 197
Is controlled by an initial flag IF and a DST generation stop signal DE1 provided via an OR circuit 1910 and an inverter 198, and its output signal is sent to a latch circuit 195 and a tristate buffer 194. The signal output from the tri-state buffer 194 is used as a block address and the address / data switching circuit shown in FIG.
20 and the final address detection circuit 21.
次に上記実施例の全体の動作を説明する。第3図にお
いて、シンボル分離回路11は、再生ヘッドにより磁気テ
ープ1の記録データが再生され、更に復調回路により復
調されたシリアルのデジタルデータPDを10ビット毎のシ
ンボル単位に分割し、10ビットパラレルのデータとして
10−8変換回路14へ出力する。この10−8変換回路14
は、上記10ビット毎に分割されたデータを8ビットのシ
ンボルデータに変換し、パリティチェック回路18及びア
ドレス選択回路19へ出力する。上記パリティチェック回
路18は、第2図(b),(c)に示すようにIDデータと
ブロックアドレスに対して付加されているパリティをチ
ェックした後、チェック結果としてパリティが誤ってい
るときのハイレベルとなるパリティNG信号PNGをアドレ
ス判定回路22及びデータエリア検出回路23に出力すると
共に、データをアドレス/データ切換回路20へ出力す
る。このアドレス/データ切換回路20は、パリティチェ
ック回路18から出力されるデータとアドレス選択回路19
から出力されるブロックアドレスとを、タイミング信号
発生回路25からのアリティタイミング信号PTにより切換
えて出力する。そして、このアドレス/データ切換回路
20から出力されるデータは、第11図に示すようにタイミ
ング信号発生回路25から出力されるデータクロックDCLK
及びDST発生回路29から出力されるデータスタート信号D
STと共に、メモリ制御回路へ送られる。Next, the overall operation of the above embodiment will be described. In FIG. 3, a symbol separation circuit 11 reproduces the recording data of the magnetic tape 1 by a reproduction head, further divides the serial digital data PD demodulated by a demodulation circuit into symbol units of 10 bits, and forms a 10-bit parallel data. As data
Output to the 10-8 conversion circuit 14. This 10-8 conversion circuit 14
Converts the data divided every 10 bits into 8-bit symbol data, and outputs it to the parity check circuit 18 and the address selection circuit 19. The parity check circuit 18 checks the parity added to the ID data and the block address as shown in FIGS. 2 (b) and 2 (c). The parity NG signal PNG serving as the level is output to the address determination circuit 22 and the data area detection circuit 23, and the data is output to the address / data switching circuit 20. The address / data switching circuit 20 is configured to store the data output from the parity check circuit 18 and the address selection circuit 19
Is switched by the arity timing signal PT from the timing signal generation circuit 25 and output. The address / data switching circuit
The data output from 20 is the data clock DCLK output from the timing signal generation circuit 25 as shown in FIG.
And a data start signal D output from the DST generation circuit 29.
It is sent to the memory control circuit together with ST.
また、上記シンボル分離回路11は、再生復調データに
対し、PCMブロック及びSUBブロックの先頭位置に記録さ
れているシンクパターンの検出動作を行なっており、そ
のシンクパターン検出信号によりシンボルカウンタ15,
ビットカウンタ16,シンク欠損カウンタ17をリセットす
る。上記ビットカウンタ16は、上記シンクパターン検出
信号によりリセットされた後、PLLクロックPCKによりカ
ウントアップし、10ビットカウントする毎にシンボル単
位を示すパルス信号を発生し、シンボルカウンタ15、シ
ンク保護ゲート発生回路24及びタイミング信号発生回路
25へ出力する。上記シンボルカウンタ15は、ビットカウ
ンタ16の出力パルスをカウントし、36カウントする毎に
1ブロック単位を示すパルス信号を発生し、シンク欠損
カウンタ17、シンク保護ゲート発生回路24及びタイミン
グ信号発生回路25へ出力する。このタイミング信号発生
回路25は、ビットカウンタ16及びシンボルカウンタ15か
ら出力されるパルス信号を基準として、10−8変換後の
8ビットパラレルのデータに同期した各種のタイミング
信号を発生し、データエリア検出回路23,アドレス判定
回路22,アドレス選択回路19,アドレス/データ切換回路
20等へ出力する。Further, the symbol separation circuit 11 performs an operation of detecting a sync pattern recorded at the head position of the PCM block and the SUB block with respect to the reproduced demodulated data.
The bit counter 16 and the sync loss counter 17 are reset. After being reset by the sync pattern detection signal, the bit counter 16 counts up by the PLL clock PCK, generates a pulse signal indicating a symbol unit every 10 bits, and outputs a symbol counter 15, a sync protection gate generation circuit. 24 and timing signal generation circuit
Output to 25. The symbol counter 15 counts the output pulse of the bit counter 16 and generates a pulse signal indicating one block every 36 counts, and sends the pulse signal to the sync loss counter 17, the sync protection gate generation circuit 24 and the timing signal generation circuit 25. Output. The timing signal generation circuit 25 generates various timing signals synchronized with the 8-bit parallel data after the 10-8 conversion based on the pulse signals output from the bit counter 16 and the symbol counter 15 to detect the data area. Circuit 23, address determination circuit 22, address selection circuit 19, address / data switching circuit
Output to 20 mag.
第4図に詳細を示すデータエリア検出回路23は、サー
ボ回路から送られてくるウィンドウ信号PCMWDあるいは
ウィンドウ信号SUBWDが入力された際、データエリアの
再生期間を検出して第5図に示すようにDST発生イネー
ブル信号ENを出力する。上記データエリア再生期間を検
出したと判断する条件は、ウィンドウ信号内で、パリテ
ィがOKとなり、その時のブロックアドレスの最上位ビッ
トMSB(PCMデータ領域ならば“0",SUBデータ領域ならば
“1")と、各々のウィンドウ信号PCMWD,ウィンドウ信号
SUBWDのタイミングが一致した場合に、DSTを発生させる
イネーブル条件の1つとなる。上記の条件を満足するこ
とにより、アンド回路234あるいはアンド回路236の出力
が“1"となり、更にアンド回路232から“1"信号が出力
される。このアンド回路232の出力“1"信号はラッチ回
路238にラッチされ、このラッチ信号がDST発生イネーブ
ル信号ENとしてDST発生回路29へ送られる。上記DST発生
イネーブル信号ENは、オア回路235及びアンド回路232を
介してラッチ回路238に循環保持される。The data area detection circuit 23 shown in detail in FIG. 4 detects the reproduction period of the data area when the window signal PCMWD or the window signal SUBWD sent from the servo circuit is input, and as shown in FIG. Outputs DST generation enable signal EN. The condition for judging that the data area reproduction period has been detected is that the parity is OK in the window signal and the most significant bit MSB of the block address at that time (“0” in the PCM data area, “1” in the SUB data area) ") And each window signal PCMWD, window signal
This is one of the enable conditions for generating DST when the timing of SUBWD matches. By satisfying the above condition, the output of the AND circuit 234 or the AND circuit 236 becomes “1”, and the “1” signal is output from the AND circuit 232. The output "1" signal of the AND circuit 232 is latched by the latch circuit 238, and this latch signal is sent to the DST generation circuit 29 as the DST generation enable signal EN. The DST generation enable signal EN is circulated and held by the latch circuit 238 via the OR circuit 235 and the AND circuit 232.
また、上記DST発生イネーブル信号ENの出力を停止す
る条件としては、パリティがOKで、最終ブロックアドレ
スを検知し、そのブロックの32シンボルデータの先頭の
タイミング(リセットタイミング信号RST)である。上
記の条件を満足すると、アンド回路231の出力が“1"と
なり、アンド回路232のゲートが閉じてラッチ回路238に
“0"信号がラッチされ、第5図(d)に示すようにDST
発生イネーブル信号ENが立下がる。バーストエラー等で
最終ブロックアドレスを検出できなかった時は、第5図
(f)に示すように各ウィンドウ信号PCMWD,SUBWDが
“0"になった時にDST発生イネーブル信号ENが立下が
る。そして、上記データエリア検出回路23から出力され
るDST発生イネーブル信号ENは、DST発生回路29及びアド
レス判定回路22へ送られる。The condition for stopping the output of the DST generation enable signal EN is that the parity is OK, the last block address is detected, and the start timing (reset timing signal RST) of the 32 symbol data of the block. When the above condition is satisfied, the output of the AND circuit 231 becomes "1", the gate of the AND circuit 232 closes, and the "0" signal is latched by the latch circuit 238. As shown in FIG.
The generation enable signal EN falls. When the last block address cannot be detected due to a burst error or the like, the DST generation enable signal EN falls when the window signals PCMWD and SUBWD become "0" as shown in FIG. 5 (f). Then, the DST generation enable signal EN output from the data area detection circuit 23 is sent to the DST generation circuit 29 and the address determination circuit 22.
上記アドレス判定回路22は、第8図に詳細を示すよう
にウィンドウ信号PCMWD及びSUBWDが共に入力されるノア
回路2215の出力によりフリップフロップ2212がセットさ
れ、イニシャルフラグIFが“1"信号レベルに立上がる。
従って、各データエリアの先頭ブロックの再生開始時点
では、常にイニシャルフラグIFは“1"となっている。こ
の状態でデータの読取りが開始されてラッチ回路222,22
1に前回ブロックアドレス及び今回ブロックアドレスに
対するパイティNG信号PNGがラッチされ、更にアドレス
選択回路19からブロックアドレス連続信号CONTが与えら
れると、デコーダ223はこれらの状態をチェックする。
そして、前回ブロックアドレス及び今回ブロックアドレ
スに対する夫々のパリティが正しく、かつ前回と今回の
ブロックアドレス間に連続性があると判定されると、デ
コーダ223のl1ラインの出力が“1"となり、フリップフ
ロップ2212がリセットされると共にフリップフロップ22
8がセットされる。これにより、イニシャルフラグIFが
“0"、安定状態検出信号STAが“1"となる。イニシャル
フラグIFはデータの再生開始時点では“1"となってお
り、一旦安定良好状態が検出されると、以降当該データ
エリアの終端まで“0"となる。また、安定状態検出信号
STAは、前回と今回のパリティチェックが共に誤ってい
た場合には“0"となり、再び安定良好状態となると“1"
となるものでパリティチェックの結果に応じて変動する
信号となる。しかして、このアドレス判定回路22は、前
回及び今回のパリティNG信号PNG、イニシャルフラグIF
及びブロックアドレス連続信号CONTから、第9図に示し
た組合わせとなったときオア回路2210からDST発生停止
信号DE2が出力されるようになる。また、第10図に詳細
を示すアドレス選択回路19は、タイミング信号発生回路
25からブロックアドレス・ラッチタイミング信号BLが与
えられると、その立下がりで10−8変換回路14から送ら
れてくる今回のブロックアドレスをラッチ回路191がラ
ッチする。ここで、各データエリアの先頭ブロックの再
生開始時点ではアドレス判定回路22から与えられるイニ
シャルフラグIFは“1"信号レベルとなっている。このイ
ニシャルフラグIFが“1"の間はトライステートバッファ
193がオン、トライステートバッファ197がオフとなり、
それまでラッチ回路191に保持されていたブロックアド
レスが、ブロックアドレス・ラッチタイミング信号BLの
立上りでトライステートバッファ193を介して前回ブロ
ックアドレスとしてラッチ回路195にラッチされる。ま
た、一旦安定良好状態となって上記イニシャルフラグIF
が“0"信号レベルとなった以降は、トライステートバッ
ファ193がオフ、トライステートバッファ197がオンとな
り、そのときラッチ回路195に保持されているブロック
アドレスが半加算器により「+1」されラッチ回路199
にラッチされた後、トライステートバッファ197を介し
て前回ブロックアドレスとしてラッチ回路195にラッチ
される。上記のようにしてラッチ回路191に今回ブロッ
クアドレスがラッチされ、ラッチ回路195に前回ブロッ
クアドレスがラッチされる。The address decision circuit 22 sets the flip-flop 2212 by the output of the NOR circuit 2215 to which both the window signals PCMWD and SUBWD are input, as shown in detail in FIG. 8, and sets the initial flag IF to the "1" signal level. Go up.
Therefore, the initial flag IF is always "1" at the time of starting reproduction of the first block of each data area. In this state, data reading is started and the latch circuits 222, 22
When the pit signal NG for the previous block address and the current block address is latched at 1, and the block address continuous signal CONT is supplied from the address selection circuit 19, the decoder 223 checks these states.
When it is determined that the respective parities of the previous block address and the current block address are correct and that there is continuity between the previous block address and the current block address, the output of the l1 line of the decoder 223 becomes “1”, and the flip-flop 2212 is reset and flip-flop 22
8 is set. As a result, the initial flag IF becomes "0" and the stable state detection signal STA becomes "1". The initial flag IF is "1" at the start of data reproduction, and once a stable good state is detected, the initial flag IF remains "0" until the end of the data area. In addition, the stable state detection signal
The STA becomes “0” when both the previous parity check and the current parity check are incorrect, and becomes “1” when the stable state is restored again.
And the signal fluctuates according to the result of the parity check. Thus, the address determination circuit 22 determines whether the previous and current parity NG signals PNG, initial flag IF
When the combination shown in FIG. 9 is obtained from the block address continuous signal CONT, the OR circuit 2210 outputs the DST generation stop signal DE2. The address selection circuit 19 shown in detail in FIG. 10 is a timing signal generation circuit.
When a block address / latch timing signal BL is supplied from 25, the latch circuit 191 latches the current block address sent from the 10-8 conversion circuit 14 at the falling edge. Here, at the start of reproduction of the first block of each data area, the initial flag IF provided from the address determination circuit 22 is at the "1" signal level. While this initial flag IF is "1", the tri-state buffer
193 turns on, tri-state buffer 197 turns off,
The block address previously held in the latch circuit 191 is latched by the latch circuit 195 as the previous block address via the tristate buffer 193 at the rise of the block address / latch timing signal BL. Also, once the stable state is established, the initial flag IF
Becomes "0" signal level, the tri-state buffer 193 is turned off and the tri-state buffer 197 is turned on. At this time, the block address held in the latch circuit 195 is set to "+1" by the half adder and the latch circuit is turned on. 199
After that, the data is latched by the latch circuit 195 as the previous block address via the tri-state buffer 197. As described above, the current block address is latched by the latch circuit 191, and the previous block address is latched by the latch circuit 195.
そして、上記ラッチ回路195にラッチした前回ブロッ
クアドレスを半加算器196により「+1」してラッチ回
路199にラッチした後、ラッチ回路191にラッチしている
今回ブロックアドレスと比較器192において一致比較
し、一致していればブロックアドレス連続信号CONTをア
ドレス判定回路22へ出力する。不一致の場合は、ブロッ
クアドレス連続信号CONTは“0"信号レベルに保持され
る。そして、その後、タイミング信号発生回路25からパ
リティタイミング信号PTが送られてくると、トライステ
ートバッファ194がオンし、イニシャルフラグIFに応じ
てラッチ回路191あるいはラッチ回路にラッチされたブ
ロックアドレスが選択され、今回ブロックアドレスとし
て出力される。すなわち、イニシャルフラグIFが“1"の
場合は、トライステートバッファ193がオンし、ラッチ
回路191に保持されているブロックアドレスがトライス
テートバッファ193,194を介して取出され、今回ブロッ
クアドレスとしてアドレス/データ切換回路20へ送られ
る。また、イニシャルフラグIFが“0"の場合は、トライ
ステートバッファ197がオンし、ラッチ回路195にラッチ
されているブロックアドレスが半加算器196で「+1」
されラッチ回路199にラッチされた後、トライステート
バッファ197,194を介して取出され、今回ブロックアド
レスとしてアドレス/データ切換回路20へ送られる。
上記アドレス選択回路19は、イニシャルフラグIFが“1"
の場合は、トライステートバッファ193がオンし、ラッ
チ回路191にラッチされている今回読取ったアドレスを
採用し、トライステートバッファ194よりブロックアド
レスとして出力する。そして、その後、良好安定状態を
検出してイニシャルフラグIFが一旦“0"になると、それ
以後はトライステートバッファ197がオンし、ラッチ回
路195に保持されている前回のブロックアドレスが半加
算器196で「+1」されラッチ回路199でラッチされてト
ライステートバッファ194より出力される。上記イニシ
ャルフラグIFが“0"になると、それ以降は特別な状態、
つまり、バーストエラーが発生しない限り、信頼性のあ
るブロックアドレス及び32シンボルのデータを使用する
か、捨て去るかは、データスタート信号DSTの発生の有
無に依存する。このため一旦安定条件を満足した後は、
アドレス値の逆行が発生しないようにし、また、信頼性
の無いデータは早めに捨て去るようにして、次段の誤り
訂正処理を確実に行なわせるようにしている。Then, after the previous block address latched by the latch circuit 195 is incremented by “1” by the half adder 196 and latched by the latch circuit 199, the current block address latched by the latch circuit 191 is compared with the current block address by the comparator 192. If they match, a block address continuous signal CONT is output to the address determination circuit 22. If they do not match, the block address continuous signal CONT is held at the "0" signal level. Then, when the parity timing signal PT is sent from the timing signal generation circuit 25, the tristate buffer 194 is turned on, and the block address latched by the latch circuit 191 or the latch circuit is selected according to the initial flag IF. Is output as the current block address. That is, when the initial flag IF is "1", the tri-state buffer 193 is turned on, the block address held in the latch circuit 191 is taken out via the tri-state buffers 193 and 194, and the address / data switching is performed as the current block address. Sent to the circuit 20. When the initial flag IF is “0”, the tri-state buffer 197 is turned on, and the block address latched by the latch circuit 195 is “+1” by the half adder 196.
After being latched by the latch circuit 199, it is taken out via the tri-state buffers 197 and 194 and sent to the address / data switching circuit 20 as the current block address.
The address selection circuit 19 sets the initial flag IF to "1".
In this case, the tri-state buffer 193 is turned on, the currently read address latched by the latch circuit 191 is adopted, and the tri-state buffer 194 outputs the block address. After that, when a good stable state is detected and the initial flag IF once becomes "0", the tri-state buffer 197 is turned on thereafter, and the previous block address held in the latch circuit 195 is added to the half adder 196. +1 is latched by the latch circuit 199 and output from the tri-state buffer 194. When the initial flag IF becomes "0", a special state is set thereafter.
That is, as long as a burst error does not occur, whether a reliable block address and data of 32 symbols are used or discarded depends on the occurrence of the data start signal DST. Therefore, once the stability condition is satisfied,
The reverse of the address value is prevented from occurring, and unreliable data is discarded early so that the error correction processing at the next stage can be reliably performed.
更に詳述すると、上記アドレス判定回路22は、第9図
に示すようイニシャルフラグIFが“1"の場合はデータ開
始時で、この時はとにかく今回読取ったアドレスのパリ
ティがOKならばDST発生停止信号DE2は出力せず、DST発
生回路29からデータスタート信号DSTを発生させる。次
にイニシャルフラグIFが“0"となって確実なアドレスが
検出された後は、次のような判定処理を行なう。More specifically, when the initial flag IF is "1" as shown in FIG. 9, the address determination circuit 22 starts the data. At this time, if the parity of the address read this time is OK, the DST is stopped. The signal DE2 is not output, and the DST generation circuit 29 generates the data start signal DST. Next, after the initial flag IF is set to "0" and a reliable address is detected, the following determination processing is performed.
前回パリティがNG,今回パリティがOKでアドレスの
連続性が無いならば、前回NGであったブロックアドレス
が間違っていると判定する。If the previous parity is NG and the current parity is OK and there is no address continuity, it is determined that the block address which was NG last time is incorrect.
ブロックアドレスの連続性に無関係に、前回及び今
回のパリティが連続してNGあれば異常であると判定す
る。Irrespective of the continuity of the block addresses, if the previous and current parities are consecutively NG, it is determined that the parity is abnormal.
上記,の2つの場合は、データスタート信号DST
の発生を停止し、疑わしきデータブロックを捨て去る。
すなわち、データシンボルに付加される誤り訂正符号の
1系列は、データブロック方向にあり、その符号が2ブ
ロックに対して完結している。この場合、1ブロックの
み疑わしきデータを採用しても誤り訂正符号によって誤
っていると検出することができるが、2ブロック連続し
て疑わしきデータブロックを採用し、誤ったアドレス値
となっていると、誤り訂正処理回路で誤訂正を行なって
しまい、再生音に異音を発生してしまう。このため上記
アドレス判定回路22は、疑わしきデータブロックが2ブ
ロック連続した場合には、DST発生停止信号DE2によりデ
ータスタート信号DSTの出力を禁止し、そのデータブロ
ックを採用しないようにしている。In the above two cases, the data start signal DST
And stop throwing the suspect data block.
That is, one series of the error correction code added to the data symbol is in the data block direction, and the code is completed for two blocks. In this case, even if the suspicious data is used only for one block, it can be detected that the data is erroneous by the error correction code. However, if the suspicious data block is used for two consecutive blocks and the address value is incorrect, Erroneous correction is performed by the error correction processing circuit, and abnormal sounds are generated in the reproduced sound. Therefore, when two suspicious data blocks are consecutive, the address determination circuit 22 prohibits the output of the data start signal DST by the DST generation stop signal DE2 and does not use the data block.
そして、採用するブロックアドレスは、一旦、安定良
好状態(連続して2ブロックのパリティがOKで、アドレ
ス値に連続性がある場合)を経過してイニシャルフラグ
IFが“0"になると、トライステートバッファ197がオン
し、ラッチ回路195を保持している前回のブロックアド
レスを半加算器196により「+1」してラッチ回路199に
ラッチし、このラッチデータをトライステートバッファ
1971及び194を介して今回のブロックアドレスとしてア
ドレス/データ切換回路20へ出力する。以上の処理によ
り、採用するブロックアドレスの逆行が確実に防止され
る。Then, the block address to be adopted once passes the stable state (when the parity of two blocks is OK and the address value has continuity in succession) and the initial flag is passed.
When the IF becomes “0”, the tri-state buffer 197 turns on, the previous block address holding the latch circuit 195 is incremented by “+1” by the half adder 196, and is latched by the latch circuit 199. Tri-state buffer
It is output to the address / data switching circuit 20 as the current block address via 1971 and 194. With the above processing, the backward movement of the adopted block address is reliably prevented.
しかしながら、再生データ中にバーストエラー(幅に
して約3ブロック以上、時間で100μsec以上のもの)が
発生し、PLL回路により再生データクロックが正しくな
ると、イニシャルフラグIFが“0"でも前回のアドレスに
「+1」したものと、読取ったアドレスとの間にずれか
生じ、以後、バーストエラーが終了しても正常なアドレ
スにならない場合が発生する。しかし、このような事態
は、第6図に詳細を示すバーストエラー検出回路26によ
り防止される。However, if a burst error (approximately 3 blocks or more in width and 100 μsec or more in time) occurs in the reproduced data, and the reproduced data clock is corrected by the PLL circuit, even if the initial flag IF is “0”, the previous address is not reached. A difference occurs between the value of "+1" and the read address, and thereafter, a normal address may not be obtained even if the burst error ends. However, such a situation is prevented by the burst error detection circuit 26 shown in detail in FIG.
上記バーストエラー検出回路26には、データ検出時に
サーボ回路(図示せず)から第5図(a)に示すPCMデ
ータ領域を示すウィンドウ信号PCMWD及びSUBデータ領域
を示すウィンドウ信号SUBWDがオア回路263に与えられ
る。そしてアンド回路261に与えられるイニシャルフラ
グIF(第7図(c))が“0"となり、安定状態になって
いる時、シンクパターン保護ゲート解除信号GC(第7図
(b))によりバーストエラーの発生を検出する。この
シンクパターン保護ゲート解除信号GCは、ドロップアウ
ト等の発生により保護ゲート内にシンクパターンを数回
連続して検出できない状態のとき、“1"信号レベルとな
り、アンド回路261のゲートを開く。これによりアンド
回路261の出力信号が“1"となり、オア回路265を介して
ラッチ回路266にラッチされ、このラッチ信号が第7図
(e)に示すDST発生停止信号DE1としてDST発生回路29
へ送られる。このDST発生停止信号DE1は、第7図(d)
に示す安定状態検出信号STAが“0"レベルとなっている
間、アンド回路264,262及びオア回路265を介してラッチ
回路266に循環保持される。そして、バーストエラーが
終了して再び安定状態検出信号STAが“1"レベルになる
と、アンド回路262のゲートが閉じ、ラッチ回路26に
“0"がラッチされてDST発生停止信号DE1が解除される。In the burst error detection circuit 26, a window signal PCMWD indicating a PCM data area and a window signal SUBWD indicating a SUB data area shown in FIG. Given. When the initial flag IF (FIG. 7 (c)) given to the AND circuit 261 becomes "0" and is in a stable state, a burst error is generated by the sync pattern protection gate release signal GC (FIG. 7 (b)). Detect the occurrence of The sync pattern protection gate release signal GC becomes "1" signal level when the sync pattern cannot be detected several times in the protection gate due to the occurrence of dropout or the like, and opens the gate of the AND circuit 261. As a result, the output signal of the AND circuit 261 becomes "1" and is latched by the latch circuit 266 via the OR circuit 265. This latch signal is used as the DST generation stop signal DE1 shown in FIG.
Sent to This DST generation stop signal DE1 is shown in FIG.
While the stable state detection signal STA shown in (1) is at the “0” level, it is circulated and held by the latch circuit 266 via the AND circuits 264 and 262 and the OR circuit 265. Then, when the burst error ends and the stable state detection signal STA becomes the “1” level again, the gate of the AND circuit 262 closes, “0” is latched by the latch circuit 26, and the DST generation stop signal DE1 is released. .
このDST発生停止信号DE1は、第10図に示す如くアドレ
ス選択回路19のオア回路1910にイニシャルフラグIFと共
に入力されており、バーストエラー発生中はこのDST発
生停止信号DE1によりトライステートバッファ193がオン
される。従って、テープから再生したブロックアドレス
がトライステートバッファ194により出力される状態と
されると共に、ラッチ回路195には再生ブロックアドレ
ス値が前回ブロックアドレスとしてラッチされている。
そして、再び安定良好状態に達するとDST発生停止信号D
E1が解除されて、トライステートバッファ197がオンさ
れ、トライステートバッファ194から正確なブロックア
ドレスが出力されるようになる。The DST generation stop signal DE1 is input to the OR circuit 1910 of the address selection circuit 19 together with the initial flag IF as shown in FIG. 10, and during a burst error, the tristate buffer 193 is turned on by the DST generation stop signal DE1. Is done. Therefore, the block address reproduced from the tape is output by the tristate buffer 194, and the reproduced block address value is latched in the latch circuit 195 as the previous block address.
When the stable state is reached again, the DST generation stop signal D
E1 is released, the tri-state buffer 197 is turned on, and the correct block address is output from the tri-state buffer 194.
そして、上記DST発生回路29は、バーストエラー検出
回路26,アドレス判定回路22,データエリア検出回路23か
らのDST発生イネーブル条件を基にして、タイミング発
生回路25からのパリティタイミング信号PTに同期したデ
ータスタート信号DSTを発生し、メモリ制御部へ出力す
る。Then, the DST generation circuit 29, based on the DST generation enable condition from the burst error detection circuit 26, the address determination circuit 22, and the data area detection circuit 23, generates data synchronized with the parity timing signal PT from the timing generation circuit 25. Generates a start signal DST and outputs it to the memory control unit.
また一方、上記アドレス/データ切換回路20は、タイ
ミング信号発生回路25から与えられるパリティタイミン
グ信号PTが“0"の時はパリティチェック回路18からのデ
ータを選択して出力し、パリティタイミング信号PTが
“1"の時はアドレス選択回路19からのブロックアドレス
を選択して出力する。このアドレス/データ切換回路20
から出力されるアドレス/データは、タイミング信号発
生回路25から出力されるデータクロックDCLKと共にメモ
リ制御部へ送られる。このメモリ制御部は、第11図に示
すようにDST発生回路29からデータスタート信号DSTが与
えられた時に動作し、データロックDCLKに同期してブロ
ックアドレス値で指定されたメモリエリアへのデータ書
込みを行なう。On the other hand, when the parity timing signal PT given from the timing signal generation circuit 25 is "0", the address / data switching circuit 20 selects and outputs the data from the parity check circuit 18 and outputs the parity timing signal PT. When "1", the block address from the address selection circuit 19 is selected and output. This address / data switching circuit 20
Are sent to the memory controller together with the data clock DCLK output from the timing signal generation circuit 25. The memory control unit operates when a data start signal DST is given from the DST generation circuit 29 as shown in FIG. 11, and writes data to a memory area specified by a block address value in synchronization with a data lock DCLK. Perform
[発明の効果] 以上で詳記したように本発明によれば、ブロック単位
で伝送されるデジタルデータに対して各ブロックの順序
を示す規則的に変化するブロックアドレスを付加した形
で伝送されるデータ系列からブロックアドレスを検出す
るブロックアドレス検出回路において、前回伝送された
ブロックアドレスのパリティチェック結果及び今回伝送
されるブロックアドレスのパリティチェック結果を保持
する第1の手段と、前回伝送もしくは推測されたブロッ
クアドレスと今回伝送されるブロックアドレスとの間の
規則性を判定する第2の手段と、データ伝送が開始され
てから上記第1及び第2の手段により得られるデータか
らブロックアドレスが正しく安定して検出されたことを
検出する第3の手段と、伝送されるデータ系列中のバー
ストエラーを検出する第4の手段と、データ系列中の初
めのブロックアドレスとしては今回伝送されるブロック
アドレスを出力し、上記第3の手段により安定状態が検
出された後は前回値をもとに今回値を推測した値を出力
する第5の手段と、上記第1ないし第4の手段の結果に
より上記第5の手段から出力されるブロックアドレスを
採用するか否かを判定制御する第6の手段とを備えるこ
とにより、ブロックアドレス値の推測の信頼性が向上す
ると共に再生データ中のランダムエラーやバーストエラ
ーによりブロックアドレス値が不確実なものとなった場
合にはそのブロックデータを採用しないように判定制御
することにより、次段の誤り訂正処理における誤訂正を
未然に防止し得るものである。[Effects of the Invention] As described above in detail, according to the present invention, digital data transmitted in block units are transmitted in a form in which a regularly changing block address indicating the order of each block is added. A block address detection circuit for detecting a block address from a data sequence, a first means for holding a parity check result of a previously transmitted block address and a parity check result of a currently transmitted block address, and Second means for judging the regularity between the block address and the block address transmitted this time, and the block address being correctly and stably obtained from the data obtained by the first and second means after data transmission is started. Means for detecting that the data has been detected, and a burst in the transmitted data sequence. A fourth means for detecting an error, and a block address transmitted this time is output as the first block address in the data sequence. After the stable means is detected by the third means, a value based on the previous value is used. Fifth means for outputting a value guessed this time, and sixth for judging and controlling whether to adopt the block address output from the fifth means based on the results of the first to fourth means. Means to improve the reliability of the estimation of the block address value, and when the block address value becomes uncertain due to a random error or a burst error in the reproduced data, the block data is not adopted. By performing the determination control described above, it is possible to prevent erroneous correction in the next-stage error correction processing.
図面は本発明の一実施例を示すもので、第1図は磁気テ
ープ上のトラック形成状態を示す図、第2図はトラック
フォーマット及びブロックフォーマットを示す図、第3
図は全体の回路構成を示すブロック図、第4図はデータ
エリア検出回路の詳細を示すブロック図、第5図は第4
図に示すデータエリア検出回路の動作を説明するための
タイミングチャート、第6図はバーストエラー検出回路
の詳細を示すブロック図、第7図は第6図に示すバース
トエラー検出回路の動作を説明するためのタイミングチ
ャート、第8図はアドレス判定回路の詳細を示すブロッ
ク図、第9図は第8図に示すアドレス判定回路の動作内
容を示す図、第10図はアドレス選択回路の詳細を示すブ
ロック図、第11図はデータ転送状態を示すタイミングチ
ャートである。 1……磁気テープ、2a,2b……記録トラック、11……シ
ンボル分離回路、12……再生復調データ入力端子、13…
…PLLクロック入力端子、14……10−8変換回路、15…
…シンボルカウンタ、16……ビットカウンタ、17……シ
ンク欠損カウンタ、18……パリティチェック回路、19…
…アドレス選択回路、20……アドレス/データ切換回
路、21……最終アドレス検出回路、22……アドレス判定
回路、23……データエリア検出回路、24……シンク保護
ゲート発生回路、25……タイミング信号発生回路、26…
…バーストエラー検出回路、27,28……ウィンドウ信号
入力端子、29……DST発生回路。FIG. 1 shows an embodiment of the present invention. FIG. 1 shows a track forming state on a magnetic tape, FIG. 2 shows a track format and a block format, and FIG.
FIG. 4 is a block diagram showing the overall circuit configuration, FIG. 4 is a block diagram showing details of the data area detection circuit, and FIG.
FIG. 6 is a timing chart for explaining the operation of the data area detection circuit shown in FIG. 6, FIG. 6 is a block diagram showing details of the burst error detection circuit, and FIG. 7 explains the operation of the burst error detection circuit shown in FIG. FIG. 8 is a block diagram showing details of the address determination circuit, FIG. 9 is a diagram showing the operation of the address determination circuit shown in FIG. 8, and FIG. 10 is a block showing details of the address selection circuit. FIG. 11 is a timing chart showing a data transfer state. 1 ... magnetic tape, 2a, 2b ... recording track, 11 ... symbol separation circuit, 12 ... reproduction demodulation data input terminal, 13 ...
... PLL clock input terminal, 14 ... 10-8 conversion circuit, 15 ...
... Symbol counter, 16 ... Bit counter, 17 ... Sync loss counter, 18 ... Parity check circuit, 19 ...
... Address selection circuit, 20 ... Address / data switching circuit, 21 ... Last address detection circuit, 22 ... Address determination circuit, 23 ... Data area detection circuit, 24 ... Sink protection gate generation circuit, 25 ... Timing Signal generator, 26…
... Burst error detection circuit, 27, 28 ... Window signal input terminal, 29 ... DST generation circuit.
Claims (1)
に対して各ブロックの順序を示す規則的に変化するブロ
ックアドレスを付加した形で伝送されるデータ系列から
ブロックアドレスを検出するブロックアドレス検出回路
において、前記伝送されたブロックアドレスのパリティ
チェック結果及び今回伝送されるブロックアドレスのパ
リティチェック結果を保持する第1の手段と、前回伝送
もしくは推測されたブロックアドレスと今回伝送される
ブロックアドレスとの間の規則性を判定する第2の手段
と、データ伝送が開始されてから上記第1及び第2の手
段により得られるデータからブロックアドレスが正しく
安定して検出されたことを検出する第3の手段と、伝送
されるデータ系列中のバーストエラーを検出する第4の
手段と、データ系列中の初めのブロックアドレスとして
は今回伝送されるブロックアドレスを出力し、上記第3
の手段により安定状態が検出された後は前回値をもとに
今回値を測定した値を出力する第5の手段と、上記第1
ないし第4の手段の結果により上記第5の手段から出力
されるブロックアドレスを採用するか否かを判定制御す
る第6の手段とを具備したことを特徴とするブロックア
ドレス検出回路。A block address detection circuit for detecting a block address from a data sequence transmitted in a form in which a regularly changing block address indicating the order of each block is added to digital data transmitted in block units. A first means for holding a parity check result of the transmitted block address and a parity check result of the currently transmitted block address, and determining whether the previously transmitted or estimated block address is equal to the currently transmitted block address. A second means for judging the regularity, and a third means for detecting that the block address has been correctly and stably detected from the data obtained by the first and second means since the data transmission was started. Fourth means for detecting a burst error in a transmitted data sequence, and a data system The block address of the initial output block address to be transmitted this time in, the third
The fifth means for outputting a value obtained by measuring the current value based on the previous value after the stable state is detected by the means,
A block address detection circuit comprising: a sixth means for determining and controlling whether to adopt the block address output from the fifth means based on a result of the fourth means.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61279685A JP2600152B2 (en) | 1986-11-26 | 1986-11-26 | Block address detection circuit |
Applications Claiming Priority (1)
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---|---|---|---|
JP61279685A JP2600152B2 (en) | 1986-11-26 | 1986-11-26 | Block address detection circuit |
Publications (2)
Publication Number | Publication Date |
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JPS63133721A JPS63133721A (en) | 1988-06-06 |
JP2600152B2 true JP2600152B2 (en) | 1997-04-16 |
Family
ID=17614443
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61279685A Expired - Lifetime JP2600152B2 (en) | 1986-11-26 | 1986-11-26 | Block address detection circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2600152B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4582411B2 (en) * | 2005-08-04 | 2010-11-17 | ソニー株式会社 | Information processing apparatus and method, and program |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5750307A (en) * | 1980-09-05 | 1982-03-24 | Sony Corp | Time base correcting device |
JPS60137150A (en) * | 1983-12-26 | 1985-07-20 | Sony Corp | Synchronizing signal extracting circuit |
JPH0754615A (en) * | 1993-08-11 | 1995-02-28 | Yanmar Diesel Engine Co Ltd | Cam device for internal combustion engine |
-
1986
- 1986-11-26 JP JP61279685A patent/JP2600152B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS63133721A (en) | 1988-06-06 |
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