JP2699839B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ゲート電極、及びソース・ドレイン拡散層上に自己整合
的にシリサイド層が形成されたＭＯＳトランジスタを有
する半導体装置に関する。
ゲート電極、及びソース・ドレイン拡散層上に自己整合
的にシリサイド層が形成されたＭＯＳトランジスタを有
する半導体装置に関する。
【０００２】
【従来の技術】従来のゲート電極及びソース・ドレイン
拡散層が自己整合的にシリサイド化されたＭＯＳトラン
ジスタの半導体装置の製造方法の一例を図３により説明
する。
拡散層が自己整合的にシリサイド化されたＭＯＳトラン
ジスタの半導体装置の製造方法の一例を図３により説明
する。
【０００３】まず、図３（ａ）に示すようにｐ型シリコ
ン基板１０１の不活性領域にフィールド酸化膜１０２
を、活性領域にゲート酸化膜１０３を形成する。次に、
燐を添加したゲートポリシリコン１０４をゲート酸化膜
１０３上に形成し、ソース・ドレイン領域にｎ- 拡散層
１０５を形成する。次に、ＣＶＤ法により、酸化膜を２
０００オングストローム程成長し、その後、異方性エッ
チングにより酸化膜をエッチングし、ゲートポリシリコ
ン１０４の側面に膜厚２００ｎｍの酸化膜の側壁１０６
を形成する。次に、砒素のイオン注入によりｎ+ 拡散層
１０７を形成する。
ン基板１０１の不活性領域にフィールド酸化膜１０２
を、活性領域にゲート酸化膜１０３を形成する。次に、
燐を添加したゲートポリシリコン１０４をゲート酸化膜
１０３上に形成し、ソース・ドレイン領域にｎ- 拡散層
１０５を形成する。次に、ＣＶＤ法により、酸化膜を２
０００オングストローム程成長し、その後、異方性エッ
チングにより酸化膜をエッチングし、ゲートポリシリコ
ン１０４の側面に膜厚２００ｎｍの酸化膜の側壁１０６
を形成する。次に、砒素のイオン注入によりｎ+ 拡散層
１０７を形成する。
【０００４】次に、図３（ｂ）に示すように、バッファ
ードフッ酸により自然酸化膜を除去した後、スパッタ法
により１００ｎｍのチタン層２０１を形成する。
ードフッ酸により自然酸化膜を除去した後、スパッタ法
により１００ｎｍのチタン層２０１を形成する。
【０００５】次に図３（ｃ）に示すように、窒素雰囲気
中の熱処理によりチタン層２０１とゲートポリシリコン
１０４、及びｎ+ 拡散層１０７とを反応させ、チタンシ
リサイド層１０９，２０２を形成する。次に、フィール
ド酸化膜１０２上、及び酸化膜の側壁１０６上の未反応
のチタン層をウエットエッチングにより除去する。
中の熱処理によりチタン層２０１とゲートポリシリコン
１０４、及びｎ+ 拡散層１０７とを反応させ、チタンシ
リサイド層１０９，２０２を形成する。次に、フィール
ド酸化膜１０２上、及び酸化膜の側壁１０６上の未反応
のチタン層をウエットエッチングにより除去する。
【０００６】その後、層間絶縁膜を堆積して、コンタク
ト孔を設けた後、アルミ電極を形成して、装置は完成す
る。従来の製造方法の公知例としては特開昭５７−９９
７７５号公報記載のもの等がある。
ト孔を設けた後、アルミ電極を形成して、装置は完成す
る。従来の製造方法の公知例としては特開昭５７−９９
７７５号公報記載のもの等がある。
【０００７】
【発明が解決しようとする課題】この従来のＭＯＳトラ
ンジスタではチタン層被着後、熱処理によりチタン層と
シリコンとを反応させ、チタンシリサイドを形成すると
きに、図４に示す様にゲートポリシリコンの側面に形成
された酸化膜の側壁１０６とチタン層が反応し側壁酸化
膜上にも薄いチタンシリサイド４０１が形成されてしま
う。その結果、ゲートポリシリコン１０４上のチタンシ
リサイドとソース・ドレインであるｎ+ 拡散層１０７上
のチタンシリサイドとが短絡し、回路は正常に動作しな
くなる。
ンジスタではチタン層被着後、熱処理によりチタン層と
シリコンとを反応させ、チタンシリサイドを形成すると
きに、図４に示す様にゲートポリシリコンの側面に形成
された酸化膜の側壁１０６とチタン層が反応し側壁酸化
膜上にも薄いチタンシリサイド４０１が形成されてしま
う。その結果、ゲートポリシリコン１０４上のチタンシ
リサイドとソース・ドレインであるｎ+ 拡散層１０７上
のチタンシリサイドとが短絡し、回路は正常に動作しな
くなる。
【０００８】この不具合を避けるためには、側面酸化膜
上のチタンシリサイドを除去するためにウェットエッチ
ングを行えば良い。しかし、素子の微細化に伴い、拡散
層上のチタンシリサイドも薄くした場合、このウェット
エッチングにより拡散層上のチタンシリサイドもエッチ
ングされるため、チタンシリサイドの層抵抗が増大し、
ばらつきも大きくなる。この様にチタンシリサイドを形
成したゲート電極の層抵抗が増大したり、ばらつきが大
きくなると、これを用いて製造した集積回路では所望の
性能を出すことができなくなり、歩留まりが低下すると
いう問題がある。
上のチタンシリサイドを除去するためにウェットエッチ
ングを行えば良い。しかし、素子の微細化に伴い、拡散
層上のチタンシリサイドも薄くした場合、このウェット
エッチングにより拡散層上のチタンシリサイドもエッチ
ングされるため、チタンシリサイドの層抵抗が増大し、
ばらつきも大きくなる。この様にチタンシリサイドを形
成したゲート電極の層抵抗が増大したり、ばらつきが大
きくなると、これを用いて製造した集積回路では所望の
性能を出すことができなくなり、歩留まりが低下すると
いう問題がある。
【０００９】また、この不具合を避けるための別の方法
としては、チタンシリサイドが形成されにくい窒化膜に
より側壁膜を形成する方法がある。しかし、窒化膜は電
荷のトラップ密度が大きいため、ドレイン端で発生した
ホットエレクトロンがトラップされやすく、トラップさ
れた電子により窒化膜の側壁の下のｎ- 拡散層１０５の
層抵抗を上昇させ、ＭＯＳトランジスタの特性劣化が大
きくなり、信頼性が低下するという問題がある。
としては、チタンシリサイドが形成されにくい窒化膜に
より側壁膜を形成する方法がある。しかし、窒化膜は電
荷のトラップ密度が大きいため、ドレイン端で発生した
ホットエレクトロンがトラップされやすく、トラップさ
れた電子により窒化膜の側壁の下のｎ- 拡散層１０５の
層抵抗を上昇させ、ＭＯＳトランジスタの特性劣化が大
きくなり、信頼性が低下するという問題がある。
【００１０】また、他の問題点としては、ゲートポリシ
リコン１０４に挟まれた拡散層上に形成されたチタンシ
リサイド２０２は微細化によりゲートポリシリコンの間
隔が小さくなると薄くなる。これは、チタンのスパッタ
時にこの様な間隔の小さいところではステップカバレッ
ジが劣化し、被着するチタン膜が薄くなるためである。
この様に、形成されるチタンシリサイドが薄くなると層
抵抗が上昇し、また耐熱性も劣化する。
リコン１０４に挟まれた拡散層上に形成されたチタンシ
リサイド２０２は微細化によりゲートポリシリコンの間
隔が小さくなると薄くなる。これは、チタンのスパッタ
時にこの様な間隔の小さいところではステップカバレッ
ジが劣化し、被着するチタン膜が薄くなるためである。
この様に、形成されるチタンシリサイドが薄くなると層
抵抗が上昇し、また耐熱性も劣化する。
【００１１】本発明の目的は、シリサイド化されたＭＯ
Ｓトランジスタにおいて、ゲート電極とソース・ドレイ
ンがシリサイドによって短絡するという不良を防止し、
歩留まりを向上させることにある。
Ｓトランジスタにおいて、ゲート電極とソース・ドレイ
ンがシリサイドによって短絡するという不良を防止し、
歩留まりを向上させることにある。
【００１２】本発明の他の目的は、微細化したときに生
じるシリサイドの層抵抗の上昇とばらつきの増加を抑
え、耐熱性に優れたシリサイド層を形成することにあ
る。
じるシリサイドの層抵抗の上昇とばらつきの増加を抑
え、耐熱性に優れたシリサイド層を形成することにあ
る。
【００１３】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ゲ−ト電極及びソ−ス、ドレイン拡散層が形
成された半導体基板上全面に、この半導体基板表面に対
して垂直に入る方向から高融点金属の原子または分子を
スパッタし、その後熱処理を行って前記ゲ−ト電極上及
び前記ソ−ス、ドレイン拡散層上に同時に金属珪化物を
形成している。この場合、コリメ−トスパッタ法によっ
て、前記高融点金属を前記半導体基板の表面に被着させ
ることができる。
造方法は、ゲ−ト電極及びソ−ス、ドレイン拡散層が形
成された半導体基板上全面に、この半導体基板表面に対
して垂直に入る方向から高融点金属の原子または分子を
スパッタし、その後熱処理を行って前記ゲ−ト電極上及
び前記ソ−ス、ドレイン拡散層上に同時に金属珪化物を
形成している。この場合、コリメ−トスパッタ法によっ
て、前記高融点金属を前記半導体基板の表面に被着させ
ることができる。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１（ａ）〜（ｃ）は、本発明の第１の実施
例を説明するための製造工程順の断面図である。
説明する。図１（ａ）〜（ｃ）は、本発明の第１の実施
例を説明するための製造工程順の断面図である。
【００１５】まず、図１（ａ）に示すように、ｐ型シリ
コン基板１０１の不活性領域にフィールド酸化膜１０２
を、活性領域に１０ｎｍのゲート酸化膜１０３を形成す
る。次に、厚さ２００ｎｍの燐を添加したゲートポリシ
リコン１０４をゲート酸化膜１０３上に形成し、ソース
・ドレイン領域にｎ- 拡散層１０５を形成する。次に、
ＣＶＤ法により、酸化膜を２００ｎｍ程成長し、その
後、異方性エッチングにより酸化膜をエッチングし、ゲ
ートポリシリコン１０４の側面に酸化膜の側壁１０６を
形成する。次に、砒素のイオン注入を行い、８５０℃の
熱処理を行って、ｎ+ 拡散層１０７を形成する。
コン基板１０１の不活性領域にフィールド酸化膜１０２
を、活性領域に１０ｎｍのゲート酸化膜１０３を形成す
る。次に、厚さ２００ｎｍの燐を添加したゲートポリシ
リコン１０４をゲート酸化膜１０３上に形成し、ソース
・ドレイン領域にｎ- 拡散層１０５を形成する。次に、
ＣＶＤ法により、酸化膜を２００ｎｍ程成長し、その
後、異方性エッチングにより酸化膜をエッチングし、ゲ
ートポリシリコン１０４の側面に酸化膜の側壁１０６を
形成する。次に、砒素のイオン注入を行い、８５０℃の
熱処理を行って、ｎ+ 拡散層１０７を形成する。
【００１６】次に、図１（ｂ）に示すように、バッファ
ードフッ酸によりゲートポリシリコン１０４上、及びｎ
+ 拡散層１０７上の自然酸化膜を除去した後、スパッタ
法により５０ｎｍのチタン層１０８を形成する。このチ
タンのスパッタ時にスパッタ装置内のチタンターゲット
とｐ型シリコン基板１０１の間に編み目状のマスクを置
く。これにより、チタンターゲットからスパッタされた
チタン原子のｐ型シリコン基板１０１に対して斜め成分
が編み目状のマスクにより除去され垂直成分のみがｐ型
シリコン基板１０１に被着する。この方法はいわゆるコ
リメーティッドスパッタ法と呼ばれるものである。この
様にしてチタンをスパッタすると、酸化膜の側壁１０６
の垂直部にはチタンはほとんど被着せず、チタン膜はな
いか、または極薄い膜しか形成されない。
ードフッ酸によりゲートポリシリコン１０４上、及びｎ
+ 拡散層１０７上の自然酸化膜を除去した後、スパッタ
法により５０ｎｍのチタン層１０８を形成する。このチ
タンのスパッタ時にスパッタ装置内のチタンターゲット
とｐ型シリコン基板１０１の間に編み目状のマスクを置
く。これにより、チタンターゲットからスパッタされた
チタン原子のｐ型シリコン基板１０１に対して斜め成分
が編み目状のマスクにより除去され垂直成分のみがｐ型
シリコン基板１０１に被着する。この方法はいわゆるコ
リメーティッドスパッタ法と呼ばれるものである。この
様にしてチタンをスパッタすると、酸化膜の側壁１０６
の垂直部にはチタンはほとんど被着せず、チタン膜はな
いか、または極薄い膜しか形成されない。
【００１７】次に、図１（ｃ）に示すように、窒素雰囲
気中の熱処理によりチタン層１０８と、ゲートポリシリ
コン１０４、及びｎ+ 拡散層１０７とを反応させ、厚さ
約５０ｎｍのチタンシリサイド層１０９，１１０を形成
する、次に、フィールド酸化膜１０２上の未反応のチタ
ン層、及び酸化膜の側壁１０６上の極薄い未反応のチタ
ン層を、アンモニア水と過酸化水素水の混合液により除
去する。
気中の熱処理によりチタン層１０８と、ゲートポリシリ
コン１０４、及びｎ+ 拡散層１０７とを反応させ、厚さ
約５０ｎｍのチタンシリサイド層１０９，１１０を形成
する、次に、フィールド酸化膜１０２上の未反応のチタ
ン層、及び酸化膜の側壁１０６上の極薄い未反応のチタ
ン層を、アンモニア水と過酸化水素水の混合液により除
去する。
【００１８】その後、層間絶縁膜を堆積して、コンタク
ト孔を設けた後、アルミ電極を形成して、装置は完成す
る。
ト孔を設けた後、アルミ電極を形成して、装置は完成す
る。
【００１９】この様にして形成されたＭＯＳトランジス
タは、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）創造のソース・ドレイン拡散層を形成して
おり、信頼性上問題となるホットエレクトロンによる特
性劣化を抑制している。
タは、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）創造のソース・ドレイン拡散層を形成して
おり、信頼性上問題となるホットエレクトロンによる特
性劣化を抑制している。
【００２０】次に、本発明の第２の実施例について図面
を参照して説明する。図２（ａ）〜（ｃ）は、本発明の
第２の実施例を説明するための製造工程順の断面図であ
る。
を参照して説明する。図２（ａ）〜（ｃ）は、本発明の
第２の実施例を説明するための製造工程順の断面図であ
る。
【００２１】まず、図２（ａ）に示すように、ｐ型シリ
コン基板１０１の不活性領域にフィールド酸化膜１０２
を、活性領域に１０ｎｍのゲート酸化膜１０３を形成す
る。次に、燐を添加したポリシリコン１０４とタングス
テンシリサイド３０１の積層構造のゲート電極３０２を
ゲート酸化膜１０３上に形成し、ソース・ドレイン領域
にｎ- 拡散層１０５を形成する。次に、ＣＶＤ法によ
り、酸化膜を２００ｎｍ程成長し、その後、異方性エッ
チングにより酸化膜をエッチングし、ゲート電極３０２
の側面に酸化膜の側壁１０６を形成する。次に、砒素の
ドーズ量３×１０15／ｃｍ2 程イオン注入し、熱処理を
行って、ｎ+ 拡散層１０７を形成する。
コン基板１０１の不活性領域にフィールド酸化膜１０２
を、活性領域に１０ｎｍのゲート酸化膜１０３を形成す
る。次に、燐を添加したポリシリコン１０４とタングス
テンシリサイド３０１の積層構造のゲート電極３０２を
ゲート酸化膜１０３上に形成し、ソース・ドレイン領域
にｎ- 拡散層１０５を形成する。次に、ＣＶＤ法によ
り、酸化膜を２００ｎｍ程成長し、その後、異方性エッ
チングにより酸化膜をエッチングし、ゲート電極３０２
の側面に酸化膜の側壁１０６を形成する。次に、砒素の
ドーズ量３×１０15／ｃｍ2 程イオン注入し、熱処理を
行って、ｎ+ 拡散層１０７を形成する。
【００２２】次に、図２（ｂ）に示すように、バッファ
ードフッ酸によりｎ+ 拡散層１０７上の自然酸化膜を除
去した後、実施例１と同様のコリメーティッドスパッタ
法により５０ｎｍのチタン層１０８を形成する。
ードフッ酸によりｎ+ 拡散層１０７上の自然酸化膜を除
去した後、実施例１と同様のコリメーティッドスパッタ
法により５０ｎｍのチタン層１０８を形成する。
【００２３】次に、図２（ｃ）に示すように、窒素雰囲
気中の熱処理によりチタン層１０８と、ｎ+ 拡散層１０
７とを反応させ、厚さ約５０ｎｍのチタンシリサイド層
１０９，１１０を形成する、次に、フィールド酸化膜１
０２上、及びゲート電極３０２上の未反応のチタン層、
並びに酸化膜の側壁１０６上の未反応の極薄いチタン層
を、アンモニア水と過酸化水素水の混合液により除去す
る。
気中の熱処理によりチタン層１０８と、ｎ+ 拡散層１０
７とを反応させ、厚さ約５０ｎｍのチタンシリサイド層
１０９，１１０を形成する、次に、フィールド酸化膜１
０２上、及びゲート電極３０２上の未反応のチタン層、
並びに酸化膜の側壁１０６上の未反応の極薄いチタン層
を、アンモニア水と過酸化水素水の混合液により除去す
る。
【００２４】その後、層間絶縁膜を堆積して、コンタク
ト孔を設けた後、アルミ電極を形成して、装置は完成す
る。
ト孔を設けた後、アルミ電極を形成して、装置は完成す
る。
【００２５】この第２の実施例では、ゲート電極３０２
はいわゆるタングステンポリサイド構造となっており、
ゲート電極を微細化した場合、チタンシリサイドと比較
し耐熱性の点で有利である。
はいわゆるタングステンポリサイド構造となっており、
ゲート電極を微細化した場合、チタンシリサイドと比較
し耐熱性の点で有利である。
【００２６】本実施例ではｎチャネルのＭＯＳトランジ
スタについて示したが、ｐチャネルＭＯＳトランジス
タ、ＣＭＯＳについても同様に本発明を適用することが
できることは言うまでもない。また、本実施例では、シ
リサイド形成の金属として、チタンを用いたが、タング
ステン、コバルト、およびモリブデン等の高融点金属を
用いてシリサイドを形成する場合にも同様に実施するこ
とができる。
スタについて示したが、ｐチャネルＭＯＳトランジス
タ、ＣＭＯＳについても同様に本発明を適用することが
できることは言うまでもない。また、本実施例では、シ
リサイド形成の金属として、チタンを用いたが、タング
ステン、コバルト、およびモリブデン等の高融点金属を
用いてシリサイドを形成する場合にも同様に実施するこ
とができる。
【００２７】
【発明の効果】以上説明したように本発明は、高融点金
属のチタン層を半導体基板であるシリコン基板表面上に
形成する際、シリコン基板に対して、チタンの原子また
は分子のうち、シリコン基板の表面に垂直に入るものを
多く被着させるから、シリサイド化されたゲート電極の
側壁絶縁膜部における垂直面に、チタン膜がほぼ皆無で
堆積しないようにしている。そのため、従来からのよう
に、ゲート電極に対応する垂直面に堆積したチタン膜を
介して、ゲート電極とソース／ドレイン拡散層とが短絡
するといった不具合を防止でき、従来７０％であった歩
留まりを高める効果を奏する。
属のチタン層を半導体基板であるシリコン基板表面上に
形成する際、シリコン基板に対して、チタンの原子また
は分子のうち、シリコン基板の表面に垂直に入るものを
多く被着させるから、シリサイド化されたゲート電極の
側壁絶縁膜部における垂直面に、チタン膜がほぼ皆無で
堆積しないようにしている。そのため、従来からのよう
に、ゲート電極に対応する垂直面に堆積したチタン膜を
介して、ゲート電極とソース／ドレイン拡散層とが短絡
するといった不具合を防止でき、従来７０％であった歩
留まりを高める効果を奏する。
【００２８】またこのスパッタ法により形成されたチタ
ン膜は間隔の小さい部分でも薄くなることがなく、ゲー
トポリシリコンに挟まれた幅の小さい拡散層上にも他の
領域と同様の膜厚のチタン膜が形成できる。その結果、
熱処理により形成されるチタンシリサイドも他の領域と
同じ膜厚のものが形成される。従って、ゲートポリシリ
コンに挟まれた幅の小さい拡散層上のチタンシリサイド
の層抵抗の上昇、および耐熱性の劣化が防止できる。従
って、従来、７５０℃までの熱処理しか許容できなかっ
たものが、８００℃の熱処理まで可能となり、耐熱性が
向上した。
ン膜は間隔の小さい部分でも薄くなることがなく、ゲー
トポリシリコンに挟まれた幅の小さい拡散層上にも他の
領域と同様の膜厚のチタン膜が形成できる。その結果、
熱処理により形成されるチタンシリサイドも他の領域と
同じ膜厚のものが形成される。従って、ゲートポリシリ
コンに挟まれた幅の小さい拡散層上のチタンシリサイド
の層抵抗の上昇、および耐熱性の劣化が防止できる。従
って、従来、７５０℃までの熱処理しか許容できなかっ
たものが、８００℃の熱処理まで可能となり、耐熱性が
向上した。
【図１】本発明の第１の実施例を説明するための製造工
程順の断面図である。
程順の断面図である。
【図２】本発明の第２の実施例を説明するための製造工
程順の断面図である。
程順の断面図である。
【図３】従来の半導体装置の製造方法を説明するための
製造工程順の断面図である。
製造工程順の断面図である。
【図４】従来の半導体装置の製造方法により不良が生じ
た状態の断面図である。
た状態の断面図である。
１０１ ｐ型シリコン基板 １０２ フィールド酸化膜 １０３ ゲート酸化膜 １０４ ゲートポリシリコン １０５ ｎ- 拡散層 １０６ 酸化膜の側壁 １０７ ｎ+ 拡散層 １０８，２０１ チタン層 １０９，１１０，２０２ チタンシリサイド層 ３０１ タングステンシリサイド ３０２ ゲート電極 ４０１ 酸化膜の側壁上に形成されたチタンシリサイド
Claims (4)
- 【請求項１】 ゲ−ト電極及びソ−ス、ドレイン拡散層
が形成された半導体基板上全面に、この半導体基板表面
に対して垂直に入る方向から高融点金属の原子または分
子をスパッタし、その後熱処理を行って前記ゲ−ト電極
上及び前記ソ−ス、ドレイン拡散層上に同時に金属珪化
物を形成することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記高融点金属を前記半導体基板の表面
にコリメ−トスパッタ法で被着させることを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記高融点金属が、チタン、コバルト、
モリブテン、タングステンよりなるグル−プより選択さ
れたものであることを特徴とする請求項１または２記載
の半導体装置の製造方法。 - 【請求項４】 前記高融点金属がチタンとコバルトの積
層膜であることを特徴とする請求項１または２記載の半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5303754A JP2699839B2 (ja) | 1993-12-03 | 1993-12-03 | 半導体装置の製造方法 |
| KR1019940032695A KR0144649B1 (ko) | 1993-12-03 | 1994-12-03 | 반도체 장치에 있어서 실리사이드막의 선택 형성법 |
| US08/586,422 US5565383A (en) | 1993-12-03 | 1996-01-16 | Method for selective formation of silicide films without formation on vertical gate sidewalls using collimated sputtering |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5303754A JP2699839B2 (ja) | 1993-12-03 | 1993-12-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07161663A JPH07161663A (ja) | 1995-06-23 |
| JP2699839B2 true JP2699839B2 (ja) | 1998-01-19 |
Family
ID=17924875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5303754A Expired - Lifetime JP2699839B2 (ja) | 1993-12-03 | 1993-12-03 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5565383A (ja) |
| JP (1) | JP2699839B2 (ja) |
| KR (1) | KR0144649B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100202633B1 (ko) * | 1995-07-26 | 1999-06-15 | 구본준 | 반도체 소자 제조방법 |
| US5694125A (en) * | 1995-08-02 | 1997-12-02 | Advance Hardware Architecture | Sliding window with big gap data compression system |
| US5814537A (en) * | 1996-12-18 | 1998-09-29 | Sharp Microelectronics Technology,Inc. | Method of forming transistor electrodes from directionally deposited silicide |
| JPH10284438A (ja) * | 1997-04-02 | 1998-10-23 | Toshiba Corp | 半導体集積回路及びその製造方法 |
| US6010954A (en) * | 1997-07-11 | 2000-01-04 | Chartered Semiconductor Manufacturing, Ltd. | Cmos gate architecture for integration of salicide process in sub 0.1 . .muM devices |
| US6306763B1 (en) * | 1997-07-18 | 2001-10-23 | Advanced Micro Devices, Inc. | Enhanced salicidation technique |
| US6020242A (en) * | 1997-09-04 | 2000-02-01 | Lsi Logic Corporation | Effective silicide blocking |
| US6218276B1 (en) | 1997-12-22 | 2001-04-17 | Lsi Logic Corporation | Silicide encapsulation of polysilicon gate and interconnect |
| US6724052B2 (en) * | 1997-12-31 | 2004-04-20 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating a semiconductor device |
| KR100255135B1 (ko) * | 1997-12-31 | 2000-05-01 | 윤종용 | 반도체 장치의 제조 방법 |
| US6037233A (en) * | 1998-04-27 | 2000-03-14 | Lsi Logic Corporation | Metal-encapsulated polysilicon gate and interconnect |
| US6255215B1 (en) * | 1998-10-20 | 2001-07-03 | Advanced Micro Services | Semiconductor device having silicide layers formed using a collimated metal layer |
| US6200867B1 (en) * | 1998-11-17 | 2001-03-13 | Winbond Electronics Corporation | Method for forming raised source and drain |
| US6265252B1 (en) | 1999-05-03 | 2001-07-24 | Vlsi Technology, Inc. | Reducing the formation of electrical leakage pathways during manufacture of an electronic device |
| JP2001111040A (ja) * | 1999-10-13 | 2001-04-20 | Oki Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| US20050048126A1 (en) | 2000-12-22 | 2005-03-03 | Barrett Rabinow | Formulation to render an antimicrobial drug potent against organisms normally considered to be resistant to the drug |
| US6977085B2 (en) * | 2000-12-22 | 2005-12-20 | Baxter International Inc. | Method for preparing submicron suspensions with polymorph control |
| US8067032B2 (en) * | 2000-12-22 | 2011-11-29 | Baxter International Inc. | Method for preparing submicron particles of antineoplastic agents |
| US6951656B2 (en) * | 2000-12-22 | 2005-10-04 | Baxter International Inc. | Microprecipitation method for preparing submicron suspensions |
| US20030096013A1 (en) * | 2000-12-22 | 2003-05-22 | Jane Werling | Preparation of submicron sized particles with polymorph control |
| US20030072807A1 (en) * | 2000-12-22 | 2003-04-17 | Wong Joseph Chung-Tak | Solid particulate antifungal compositions for pharmaceutical use |
| US6884436B2 (en) * | 2000-12-22 | 2005-04-26 | Baxter International Inc. | Method for preparing submicron particle suspensions |
| US7193084B2 (en) | 2000-12-22 | 2007-03-20 | Baxter International Inc. | Polymorphic form of itraconazole |
| US6869617B2 (en) * | 2000-12-22 | 2005-03-22 | Baxter International Inc. | Microprecipitation method for preparing submicron suspensions |
| US9700866B2 (en) | 2000-12-22 | 2017-07-11 | Baxter International Inc. | Surfactant systems for delivery of organic compounds |
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| US6743666B1 (en) | 2001-04-27 | 2004-06-01 | Advanced Micro Devices, Inc. | Selective thickening of the source-drain and gate areas of field effect transistors |
| US20060003012A9 (en) * | 2001-09-26 | 2006-01-05 | Sean Brynjelsen | Preparation of submicron solid particle suspensions by sonication of multiphase systems |
| IL160570A0 (en) | 2001-09-26 | 2004-07-25 | Baxter Int | Preparation of submicron sized nanoparticles via dispersion and solvent or liquid phase removal |
| US7112340B2 (en) * | 2001-10-19 | 2006-09-26 | Baxter International Inc. | Compositions of and method for preparing stable particles in a frozen aqueous matrix |
| US8426467B2 (en) | 2007-05-22 | 2013-04-23 | Baxter International Inc. | Colored esmolol concentrate |
| US8722736B2 (en) | 2007-05-22 | 2014-05-13 | Baxter International Inc. | Multi-dose concentrate esmolol with benzyl alcohol |
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|---|---|---|---|---|
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| JPS59161023A (ja) * | 1983-03-04 | 1984-09-11 | Oki Electric Ind Co Ltd | 素子の製造方法 |
| US4660276A (en) * | 1985-08-12 | 1987-04-28 | Rca Corporation | Method of making a MOS field effect transistor in an integrated circuit |
| JPH01189919A (ja) * | 1988-01-26 | 1989-07-31 | Seiko Epson Corp | 半導体装置とその製造方法 |
| KR930004295B1 (ko) * | 1988-12-24 | 1993-05-22 | 삼성전자 주식회사 | Vlsi 장치의 n+ 및 p+ 저항영역에 저저항 접속방법 |
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| US5300813A (en) * | 1992-02-26 | 1994-04-05 | International Business Machines Corporation | Refractory metal capped low resistivity metal conductor lines and vias |
| US5262354A (en) * | 1992-02-26 | 1993-11-16 | International Business Machines Corporation | Refractory metal capped low resistivity metal conductor lines and vias |
-
1993
- 1993-12-03 JP JP5303754A patent/JP2699839B2/ja not_active Expired - Lifetime
-
1994
- 1994-12-03 KR KR1019940032695A patent/KR0144649B1/ko not_active IP Right Cessation
-
1996
- 1996-01-16 US US08/586,422 patent/US5565383A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07161663A (ja) | 1995-06-23 |
| KR0144649B1 (ko) | 1998-08-17 |
| US5565383A (en) | 1996-10-15 |
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