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JP2665561B2 - セラミック多層基板 - Google Patents

セラミック多層基板

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JP2665561B2
JP2665561B2 JP1249739A JP24973989A JP2665561B2 JP 2665561 B2 JP2665561 B2 JP 2665561B2 JP 1249739 A JP1249739 A JP 1249739A JP 24973989 A JP24973989 A JP 24973989A JP 2665561 B2 JP2665561 B2 JP 2665561B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、導体抵抗を低くするとともに表面側導体部
の表面周辺のクラックの発生を防止したセラミック多層
基板に関し、各種電子部品等に利用される。
〔従来の技術〕
従来のセラミック多層基板としては、複数のグリーン
シートを積層し焼成してなるセラミック基板に複数のス
ルーホールをもち、このスルーホールにはセラミックと
導電材料とからなる複数の導体部が形成されたものが知
られている（特開昭60−53098号公報等）。
〔発明が解決しようとする課題〕
前記従来の多層基板において、前記複数の各導体部の
セラミックと導電材料との含有率は、すべて同じであっ
た。
従って、セラミック含有率が高いものでは導体抵抗が
高くなる。またそれが低い場合では、セラミック基板と
導体部との熱膨張率の差が大きいので内部応力が生じ、
表面層側に形成された導体部の表面周辺にてクラックが
生じ易い。特に、近年の電子回路の高速化、高集積化に
伴い、この多層基板に配線の高密度化が必要になって来
ている。その結果、スルーホールのピッチが小さくなっ
ているので、その歪みが加算されて表面側導体部の周辺
にクラックがより一層発生し易く、また導体部径を小さ
くして数多くの導体部を配置させると高抵抗となるとい
う問題が生じて来ている。
本発明は、前記問題点を同時に解消するものであり、
導体抵抗を低くするとともに表面側導体部の表面周辺の
クラックの発生を防止したセラミック多層基板を提供す
ることを目的とする。
〔課題を解決するための手段〕
本発明のセラミック多層基板は、３層以上のグリーン
シートを積層し焼成してなりスルーホールをもつセラミ
ック基板と、該スルーホール内に配置されセラミック及
び導電材料からなる導体部と、を具備するセラミック多
層基板において、 前記セラミック基板は、少なくとも各最表面層を含む
各表面層部とその間に配置された内層部とからなり、前
記導体部は、前記各表面層部に形成された表面側導体部
と前記内層部に形成された内側導体部とからなり、前記
各表面側導体部のセラミック含有率は、前記内側導体部
のセラミック含有率よりも高いことを特徴とする。
前記「少なくとも各最表面層を含む各表面層部」のう
ち「各最表面層」とは、セラミック多層基板の一方の最
表面層と反対側の他方の最表面層の２つを意味し、「少
なくとも〜を含む」とはその最表面層のみからなっても
よいし、それを含む２層以上からなってもよいことを意
味する。「内層部」とは、前記両表面層部を除き、それ
らよりも内側に配置されるセラミック基板部分という。
この表面層部のセラミック含有率を高くするのは、ク
ラックの発生し易い表面側導体部に生じる内部応力を低
減させて、クラックの発生を防止するためである。内層
部のセラミック含有率を低くするのは、低抵抗を確保す
るとともに、このようにしても上下の両セラミック層に
より導体部が抑えられるので、もともとクラックが発生
しにくいからである。この内層部は、セラミック含有率
が異なる層が組み合わされた複層構造でもよい。このセ
ラミック含有率の差は、通常、Ｗ、Wo等の導電材料100
重量部に対して、約８重量部程度以上が用いられる。表
面側導体部とセラミック基板との熱膨張率の差を小さく
しかつ内側導体部の低抵抗化を図るのに好ましいからで
ある。
前記セラミック基板のグリーンシートの積層数は３層
以上であればよい。この３層とするのは、１層又は２層
では２つの表面層部と内層部を構成することができない
からである。また、このセラミック基板のうちの各表面
層部を構成するグリーンシートの積層数も特に問わず、
１層でも２層以上でもよいし、一方と他方の各表面層部
においてその層数が異なってもよい。この各表面層部の
層数は、各グリーンシートの厚さ、スルーホール径（導
体部径）、スルーホールピッチ等に関する。通常、この
表面層部の厚さはスルーホールピッチ、導体部径等にも
よるが、導体部径の約１倍以上であればクラックが少な
く、特に２倍程度以上であれば更に好ましい。これは、
相対的に内部応力の発生を減少させてクラックの発生を
抑えることができるからである。
前記セラミック材料又は導電材料は、特に限定され
ず、目的用途により種々選択される。尚、両材料の熱膨
張率が一致すれば、本発明の構成にするまでもなくクラ
ックの発生を防止できるので、それが異なる場合（大き
くても、小さくてもよい）、特に比較的大きく異なる場
合に、特に本発明は有用である。通常、前者として、ア
ルミナ、ジルコニア等が、後者としてＷ、Mo等が使用さ
れる。尚、この導電材料としては金属材料に限らない。
更に、本多層基板としては、各内部導電層、表面導電
層、信号線、コンデンサ層、その他の機能層等が目的、
用途に応じて形成される。
〔作用〕
導体部を構成する材料としては、アルミナ等のセラミ
ックと、これと熱膨張率が異なる金属材料等（例えばア
ルミナよりもそれが小さいＷ等）とを用いる。従って、
セラミック含有率が高くなると、導体部の熱膨張率が大
きくなり、セラミック基板の熱膨張率に近くなる。一
方、抵抗値はセラミック含有率が増すに従って加速度的
に増大する。従って、導体部中のセラミック含有率を増
加してゆくと、セラミック基板と導体部の熱膨張率の差
が小さくなるので、内部よりも発生し易い表面部のクラ
ックの発生を抑えることができるが、抵抗値は上昇し、
電子回路の低抵抗化、高速化の要求に反する。
一方、本発明では、表面側導体部のアルミナ含有率を
高くしているので、クラックの発生し易い表面側導体部
の熱膨張率をセラミック基板のものと近似させて、クラ
ックの発生を防止している。また、内側導体部の導電材
料含有率を高くしているので、この部分の抵抗が著しく
小さくなり、全体として低抵抗を確保できる。更に、こ
のようにしても内側導体部は上下層のセラミック層によ
り抑えられるので、クラックの発生はもともと少なく、
問題とならない。
〔実施例〕
以下、実施例により本発明を具体的に説明する。
まず、第１表に示すアルミタ、Ｗ、Moの各組成割合と
なるように各原料を準備し、これにブチラール樹脂及び
有機溶媒（メチルエチルケトン、トルエン等）を加えて
混合し分散させて３種類の導電性インク（ａ、ｂ、ｃ）
を調合した。
次に、アルミナを主成分とするグリーンシート（厚さ
0.18mm）を成形し、この所定位置にスルーホールをあけ
た。このスルーホールは0.30mmφと0.20mmφの大きさ
で、これを縦横の行列状に各交互に200個配列した。
尚、スルーホールのピッチは0.76mmである。この各スル
ーホール内に前記３種類のインクを用いて各々充填し、
シート表面にＷ、Moを主成分とする別の導電性インクを
用いて信号線、電源、グランド線等のパターンを形成し
た。
これらの各シートを第２表に示す組合せにて、９層積
層し、積層体No.I〜Ｖを作製した。積層体No.IV〜Ｖは
本発明品で、その前者は各表面層部に３層を、後者は２
層を積層したものであり、その他は全層ともに同一イン
クを用いた比較例品であ る。次いで、この各積層体を1530℃にて焼結させて、20
×20×1.35（厚さ）mmのセラミック基板に0.25mmφと0.
17mmφの各導体部が各200個行列状に形成された各アル
ミナ多層配線基板No.I〜Ｖを作製した。
この各多層基板において表面側導体部の表面周辺のク
ラック発生率と導通抵抗を調べて、その結果を第３表に
示した。このクラック発生率としては、各10サンプルを
各々作製し、200×10個の導体部中において、クラック
の発生した導体部数の割合を示した。
この結果によれば、表面層部をアルミナ含有率の低い
（11.5％）インクａで形成した場合（No.I）は、クラッ
クの発生が多く、それが比較的高い（20％、27％）イン
クｂ、ｃを用いた場合（No.II〜Ｖ）には、いずれもク
ラックはほとんど又は全く発生しない。また、No.IVは
表面層部にアルミナ含有率の比較的高いインクｂを用い
るので、全部をインクｂとした場合（No.II）と同様に
クラックは、ほとんど又は全く発生しなかった。また内
層部はアルミナ含有量が低いインクａを用いるので、抵
抗値が0.25mmφで7.7mΩ、0.17mmφで15.2mΩと小さ
く、いずれもNo.IIの約88％と小さい。
更に、No.Vは表面層部にアルミナ含有率の高いインク
ｃを用いるので、全部をインクｃとした場合（No.II）
と同様にクラックは、0.25mmφの場合でも全く発生しな
かった。また内層部がアルミナ含有量が低いインクａを
用いるので、抵抗値が0.25mmφで10.5mΩ、0.17mmφで2
1.3mΩと小さく、いずれもNo.IIIの約70％と少ない。N
o.IVではアルミナ含有率の差が12重量部、No.Vも12重量
部であり、いずれもこれによる効果に優れる。
以上より、本発明品では、スルーホールのピッチが0.
635mmと大変小さい場合でもクラックの発生を抑えると
ともに、0.17又は0.25mmφの小さな導体部径であっても
抵抗値を小さくできるので、近年の要求に合致した高品
質のセラミック多層基板とすることができた。
〔発明の効果〕
本発明のセラミック多層基板は、前記作用を有するの
で、多層基板全体の抵抗値の上昇を低く抑えつつ、かつ
熱膨張の不整合による表面側導体部周辺からのクラック
を防止できる。従って、近年、電子部品として特に要求
される低抵抗化と高品質化がバランスよく達成でき、特
に，スルーホールのピッチ及び径が小さい高精度、高品
質の多層配線基板について極めて有用である。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】３層以上のグリーンシートを積層し焼成し
    てなりスルーホールをもつセラミック基板と、該スルー
    ホール内に配置されセラミック及び導電材料からなる導
    体部と、を具備するセラミック多層基板において、 前記セラミック基板は、少なくとも各最表面層を含む各
    表面層部とその間に配置された内層部とからなり、前記
    導体部は、前記各表面層部に形成された表面側導体部と
    前記内層部に形成された内側導体部とからなり、前記各
    表面側導体部のセラミック含有率は、前記内側導体部の
    セラミック含有率よりも高いことを特徴とするセラミッ
    ク多層基板。
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