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JP2663838B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP2663838B2
JP2663838B2 JP5184285A JP18428593A JP2663838B2 JP 2663838 B2 JP2663838 B2 JP 2663838B2 JP 5184285 A JP5184285 A JP 5184285A JP 18428593 A JP18428593 A JP 18428593A JP 2663838 B2 JP2663838 B2 JP 2663838B2
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Nippon Electric Co Ltd
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明の半導体集積回路装置に関
し、特に高速で動作する大容量メモリの半導体集積回路
装置に関する。
【０００２】
【従来の技術】近年、ダイナミックメモリ等の高速化技
術として一般的に採用されているダイレクトセンス方式
の半導体集積回路装置の一例を図３に示す。
【０００３】この半導体集積回路装置は、互いに対をな
す第１及び第２のビット線Ｂｊ１，Ｂｊ２（ｊ＝１〜
ｎ）から成る複数のビット線対Ｂ１１／Ｂ１２〜Ｂｎ１
／Ｂｎ２、これらビット線対Ｂ１１／Ｂ１２〜Ｂｎ１／
Ｂｎ２と絶縁交差する複数のワード線ＷＬ１，ＷＬ２，
…並びにビット線対Ｂ１１／Ｂ１２〜Ｂｎ１／Ｂｎ２及
びワード線ＷＬ１，ＷＬ２，…の交差部それぞれの各々
のビット線対に対し第１及び第２のビット線に交互に設
けられ対応するワード線の選択レベルに応答して選択状
態となり、対応するビット線対の第１及び第２のビット
線間に記憶内容に応じた電位差を与える複数のメモリセ
ルＭＣを備えたメモリセルアレイ１ａと、ビット線対Ｂ
１１／Ｂ１２〜Ｂｎ１／Ｂｎ２それぞれと対応して設け
られ伝達されたビット線対の第１及び第２のビット線間
の電位差を増幅する複数のセンス増幅器ＳＡ１〜ＳＡｎ
と、ビット線対Ｂ１１／Ｂ１２〜ｎ１／Ｂｎ２それぞれ
の電位差を転送制御信号ＴＧ１に従ってセンス増幅器Ｓ
Ａ１〜ＳＡｎに対応伝達する複数のトランジスタＱ２
７，Ｑ２８と、第１及び第２のデータ線ＤＢ１，ＤＢ２
と、センス増幅器ＳＡ１〜ＳＡｎそれぞれと対応して設
けられ対応するセンス増幅器の増幅信号を各々のゲート
に受けソースを接地電位点ＧＮＤと共通接続する第１及
び第２の駆動用のトランジスタＱ２３，Ｑ２４、並びに
対応する列選択信号Ｙｊ（ｊ＝１〜ｎ）を各々のゲート
に受けこの列選択信号Ｙｊが選択レベルのときトランジ
スタＱ２３，Ｑ２４のドレインとデータ線ＤＢ１，ＤＢ
２との間を対応接続する第１及び第２のスイッチング用
のトランジスタＱ２１，Ｑ２２をそれぞれ備えた複数の
スイッチ回路ＳＷ１〜ＳＷｎと、それぞれソースを電源
電位ＶCC点と接続しゲート及びドレインをデータ線ＤＢ
１，ＤＢ２と対応接続するトランジスタＱ１，Ｑ２と、
データ線ＤＢ１，ＤＢ２間の信号を増幅し外部へ出力
（ＯＵＴ）するデータ増幅器３とを有する構成となって
いる。
【０００４】なお、この半導体集積回路装置では、セン
ス増幅器ＳＡ１〜ＳＡｎ，スイッチ回路ＳＷ１〜ＳＷｎ
及びデータバスＤＢ１，ＤＢ２をメモリセルアレイ１ａ
と共用するメモリセルアレイ１ｂと、転送制御信号ＴＧ
２に従ってメモリセルアレイ１ｂの複数のビット線対の
電位差を対応センス増幅器に伝達する複数のスイッチ用
のトランジスタＱ２５，Ｑ２６とが設けられており、メ
モリセルアレイ１ａ，１ｂに挟まれた部分をセンス・ス
イッチ回路２を呼ぶ。また、図３では書込み用の回路は
省略されている。
【０００５】また、大容量のシェアードセンスアンプ方
式を採用する場合には、図３に示された回路と同様の回
路ブロックを複数個、互いに隣接する回路ブロックのメ
モリセルアレイのビット線対が同一メモリアレイ内で交
互に配置されかつワード線を共用するように配置され
る。
【０００６】次に、この半導体集積回路装置の動作につ
いて説明する。
【０００７】メモリセルＭＣの記憶内容の読出し前は、
ビット線対Ｂ１１／Ｂ１２〜Ｂｎ１／ＢＬｎ２はそれぞ
れ所定の電位にプリチャージ，イコライズされている。
ワード線ＷＬ１，ＷＬ２，…のうちの１本（例えばＷＬ
１）が選択レベルになるとそのワード線と接続するメモ
リセルＭＣは選択状態となり、これらメモリセルＭＣの
記憶内容に応じて各々のビット線対Ｂ１１／Ｂ１２〜Ｂ
ｎ１／Ｂｎ２のビット線間に電位差を与える。これらビ
ット線間の電位差は、転送制御信号ＴＧ１のアクティブ
レベルに対応してオンとなるトランジスタＱ２７，Ｑ２
８により対応センス増幅器に伝達され、各々のセンス増
幅器ＳＡ１〜ＳＡｎは伝達された電位差を増幅する。こ
れらセンス増幅器ＳＡ１〜ＳＡｎの増幅信号は、スイッ
チ回路ＳＷ１〜ＳＷｎによって列選択信号Ｙｊのうちの
選択レベルの信号と対応する１つのセンス増幅器の増幅
器信号のみが選択され、データ線ＤＢ１，ＤＢ２に伝達
される。そしてデータ増幅器３で増幅され外部へ出力さ
れる。
【０００８】ここでスイッチ回路ＳＷ１〜ＳＷｎ、デー
タ線ＤＢ１，ＤＢ２及びトランジスタＱ１，Ｑ２の動作
について更に詳しく説明する。
【０００９】列選択信号Ｙｊがすべて非選択レベルの状
態では、データ線ＤＢ１，ＤＢ２はＰチャネル型のトラ
ンジスタＱ１，Ｑ２により、電源電位ＶCCに対しこれら
トランジスタＱ１，Ｑ２のしきい値電圧Ｖｔだけ低い電
位にクランプされている。一方、選択状態のメモリセル
ＭＣの記憶内容によって与えられたビット線（以下、Ｂ
１１，Ｂ１２のみに注目して説明する）間の電位差はセ
ンス増幅器ＳＡ１により増幅され一方は電源電位の高レ
ベル、他方は接地電位の低レベルとなる。これら電位を
ゲートに受けるスイッチ回路ＳＷ１のトランジスタＱ２
３，Ｑ２４の一方（例えばＱ２３）はオン、他方（Ｑ２
４）はオフとなる。
【００１０】ここで、列選択信号Ｙ１が選択レベルにな
るとスイッチ回路ＳＷ１のトランジスタＱ２１，Ｑ２２
がオンとなり、トランジスタＱ２３，Ｑ２４のドレイン
とデータ線ＤＢ１，ＤＢ２とが接続され、トランジスタ
Ｑ１→データ線ＢＤ１→トランジスタＱ２１→トランジ
スタＱ２３→接地電位ＧＮＤ点の経路で電流が流れ、主
としてトランジスタＱ１，Ｑ２３のオン抵抗によってデ
ータ線ＤＢ１の電位が低下する。一方、データ線ＤＢ２
の電位はトランジスタＱ２４がオフであるので、ＶCC−
｜Ｖｔ｜のままである。この結果、データ線ＤＢ１、Ｄ
Ｂ２間に、ワード線及び列選択信号によって選択された
メモリセルＭＣの記憶内容と対応したレベルの信号が読
出され、データ増幅器３を通して外部へ出力される。
【００１１】この半導体集積回路装置では、センス増幅
器ＳＡ１〜ＳＡｎの増幅信号をスイッチ回路ＳＷ１〜Ｓ
ＷｎのトランジスタＱ２３，Ｑ２４のゲートで受けてい
るので、列選択信号Ｙｊの選択レベルへの変化による増
幅動作に対する影響はなく、増幅動作の初期段階から列
選択信号Ｙｊレベルとすることができ、従ってアクセス
の高速化に寄与する。
【００１２】シェアードセンスアンプ方式を採用した大
容量メモリの半導体集積回路装置では、前述したよう
に、図３に示された回路相等の回路ブロックを図４に示
すように複数個（多数個）配列する。そして、消費電流
を低減するため、こられを幾つかに分割して分割動作さ
せる。例えば、４分割すると、図４の斜線で示した部分
が動作状態のとき他の部分は非動作状態となっている。
こうしてビット線等の充放電電流のほぼ１／４に低減し
ている。この場合、通常、動作対象のメモリセルアレイ
の両側のセンス・スイッチ回路が動作状態となり、１つ
の列選択信号Ｙｋによりこれら動作状態のセンス・スイ
ッチ回路をデータ線（図３のＤＢ１，ＤＢ２相当）に接
続する。また動作状態の列選択回路５から出力される列
選択信号Ｙｊのうち１本は必ず選択レベルとなってい
る。
【００１３】
【発明が解決しようとする課題】この従来の半導体集積
回路装置では、動作状態のとき列選択信号Ｙｊのうちの
１つが必ず選択レベルとなっており、これを受けるスイ
ッチ回路ＳＷ１〜ＳＷｎのうちの１つのトランジスタＱ
２３，Ｑ２４のうちの一方がオンとなるので、スイッチ
回路ＳＷ１〜ＳＷｎを通して常に一定の電源電流が流
れ、大容量メモリにおいて分割動作させたとしてもその
消費電流が大きいという問題点があった。
【００１４】本発明の目的は消費電流を低減することが
できる半導体集積回路装置を提供することにある。
【００１５】
【発明が解決しようとする課題】本発明の半導体集積回
路装置は、互いに対をなす第１及び第２のビット線から
成る複数のビット線対と、これら複数のビット線対と絶
縁交差する複数のワード線と、前記複数のビット線対及
び複数のワード線の交差部それぞれと対応して設けられ
対応するワード線の選択レベルに応答して選択状態とな
り対応するビット線対の第１及び第２のビット線間に記
憶内容に応じた電位差を与える複数のメモリセルと、前
記複数のビット線対それぞれと対応して設けられ対応す
るビット線対の第１及び第２のビット線間の電位差をそ
れぞれ増幅する複数のセンス増幅器と、第１及び第２の
データ線と、それぞれ一端に電源電位を受け他端を前記
第１及び第２のデータ線と対応接続する第１及び第２の
抵抗素子と、前記複数のセンス増幅器それぞれと対応し
て設けられ対応するセンス増幅器の増幅信号を各々のゲ
ートに受けソースを共通接続する第１及び第２の駆動用
のトランジスタ、並びに対応する列選択信号を各々のゲ
ートに受けこの列選択信号が選択レベルのとき前記第１
及び第２の駆動用のトランジスタのドレインと前記第１
及び第２のデータ線との間を対応接続する第１及び第２
のスイッチング用のトランジスタをそれぞれ備えた複数
のスイッチ回路と、前記第１及び第２のデータ線間の信
号を増幅して出力するデータ増幅器と、一端を前記複数
のスイッチ回路の第１及び第２の駆動用のトランジスタ
のソースそれぞれと共通接続し他端を接地電位点と接続
するダイオード素子、及びドレインをこのダイオード素
子の一端と接続しソースを前記接地電位点と接続しゲー
トに読出し動作時の所定の期間中アクティブレベルとな
る制御信号を受ける制御用のトランジスタを備え前記駆
動用のトランジスタの共通ソース点を前記読出し動作時
の所定の期間中は接地電位とし前記所定の期間以外では
所定の電位とする電位制御回路とを有している。
【００１６】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【００１７】図１は本発明の一実施例を示す回路図であ
る。
【００１８】この実施例が図３に示された従来の半導体
集積回路装置を相達する点は、スイッチ回路ＳＷ１〜Ｓ
Ｗｎの駆動用のトランジスタＱ２３，Ｑ２４のソース
（Ｎｓｓ）を直接接地電位ＧＮＤ点に接続する代りに、
所定のしきい値電圧をもちドレイン及びゲートを上記ト
ランジスタＱ２３，Ｑ２４のソース（Ｎｓｓ）と接続し
ソースを接地電位ＧＮＤ点と接続するダイオード素子の
トランジスタＱ４１と、ドレインをトランジスタＱ２
３，Ｑ２４のソース（Ｎｓｓ）と接続しソースを接地電
位ＧＮＤ点と接続しゲートに読出し動作時の所定の期間
アクティブレベルとなる制御信号ＣＶを受けオン，オフ
するトランジスタＱ４２とを備え、読出し動作時の所定
の期間にはトランジスタＱ２３，Ｑ２４のソース（Ｎｓ
ｓ）を接地電位ＧＮＤにし上記所定の期間以外の期間で
はトランジスタＱ４１のしきい値電圧と対応した電位と
する電位制御回路４を設けた点にある。
【００１９】次に、この実施例の動作について説明す
る。図２はこの実施例の動作を説明するための各部信号
のタイミング図である。
【００２０】図２において、期間Ｔ１，Ｔ２が読出し動
作の１アイセスサイクルを示し、制御信号ＣＶは前半の
期間Ｔ１でアクティブレベル（高レベル）、後半の期間
Ｔ２及び初期状態でインアクティブレベルとなる。
【００２１】まず初期状態では、制御信号ＣＶはインア
クティブレベルであるのでトランジスタＱ４２はオフ、
従ってトランジスタＱ２３，Ｑ２４のソース（Ｎｓｓ）
はトランジスタＱ４１のしきい値電圧（Ｖｔｎ）となっ
ている。
【００２２】読出し動作に入りアクセスサイクルの前半
の期間Ｔ１では制御信号ＣＶがアクティブレベルとなる
ので、トランジスタＱ４２がオンとなりトランジスタＱ
２３，Ｑ２４のソース（Ｎｓｓ）を接地電位ＧＮＤ（０
Ｖ）とする。そして列選択信号Ｙｊの１つ（例えばＹ
１）を選択レベルとすると、トランジスタＱ２１，Ｑ２
２がオンとなりトランジスタＱ２３，Ｑ２４のドレイン
がデータ線ＤＢ１，ＤＢ２と対応接続する。一方、セン
ス増幅器（例えばＳＡ１）はビット線Ｂ１１，Ｂ１２間
の電位差の増幅を開始しており、その増幅信号のレベル
に応じてトランジスタＱ２３，Ｑ２４はオン又はオフと
なる。このオン側のトランジスタを通して電源電位Ｖcc
点から電流Ｉ（＝Ｉ1 ）が流れ、データ線ＤＢ１，ＤＢ
２間にメモリセルＭＣから読出された記憶情報と対応し
た電位差が得られ、この電位差がデータ増幅器３で増幅
されて外部へ出力される。
【００２３】読出し動作のアクセスサイクルの後半の期
間Ｔ２に入ると、制御信号ＣＶはインアクティブレベル
となりトランジスタＱ４２はオフとなる。従ってトラン
ジスタＱ２３，Ｑ２４のソース（Ｎｓｓ）はトランジス
タＱ４１のしきい値電圧Ｖｔｈ相当の電位となり、トラ
ンジスタＱ２３，Ｑ２４のオン側の電流もその分少ない
値（Ｉ2 ）となる。従来例ではこの期間Ｔ２においても
トランジスタＱ２３，Ｑ２４のソース（Ｎｓｓ）は接地
電位ＧＮＤであったので、電流Ｉ1 が流れ続けていた
が、本発明では少ない電流Ｉ2 となるので、その分消費
電流が低減される。次のアクセスサイクル（期間Ｔ３
等）に入り、選択列が変っても同様の動作がくり返さ
れ、同様に消費電流が低減される。
【００２４】この消費電流の低減効果は、トランジスタ
Ｑ４１のしきい値電圧Ｖｔｈや期間Ｔ１，Ｔ２の設定割
合いにもよるが、６４Ｍビット規模のＤＲＡＭで、２０
〜４０％程度である。
【００２５】
【発明の効果】以上説明したように本発明は、センス増
幅器の増幅信号をゲートに受けるスイッチ回路の駆動用
のトランジスタのソースと接地電位点との間に、ダイオ
ード素子と、このダイオード素子と並列で読出し動作時
の所定の期間アクティブレベルとなる制御信号によりオ
ン，オフするトランジスタとを備え、上記駆動用のトラ
ンジスタのソースを、読出し動作時の所定の期間中は接
地電位に、上記所定の期間以外では所定の電位とする電
位制御回路を設けたので、読出し内容確定後の上記所定
の期間以外では動作電流が少なくなり、全体の消費電流
を低減することができる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号のタイミング図である。
【図３】従来の半導体集積回路装置の一例を示す回路図
である。
【図４】図３に示された半導体集積回路装置の回路ブロ
ックを複数個結合して構成した半導体集積回路装置のブ
ロック図である。
【符号の説明】
１ａ，１ｂ，１−１〜１−ｍ メモリセルアレイ ２，２−０〜２−ｍ センス・スイッチ回路 ３ データ増幅器 ４ 電位制御回路 ５ 列選択回路 Ｂ１１，Ｂ１２〜Ｂｎ１，Ｂｎ２ ビット線 ＤＢ１，ＤＢ２ データ線 ＭＣ メモリセル Ｑ１，Ｑ２，Ｑ２１〜Ｑ２８，Ｑ４１，Ｑ４２ トラ
ンジスタ ＳＡ１〜ＳＡｎ センス増幅器 ＳＷ１〜ＳＷｎ スイッチ回路 ＷＬ１，ＷＬ２ ワード線

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 互いに対をなす第１及び第２のビット線
    から成る複数のビット線対と、これら複数のビット線対
    と絶縁交差する複数のワード線と、前記複数のビット線
    対及び複数のワード線の交差部それぞれと対応して設け
    られ対応するワード線の選択レベルに応答して選択状態
    となり対応するビット線対の第１及び第２のビット線間
    に記憶内容に応じた電位差を与える複数のメモリセル
    と、前記複数のビット線対それぞれと対応して設けられ
    対応するビット線対の第１及び第２のビット線間の電位
    差をそれぞれ増幅する複数のセンス増幅器と、第１及び
    第２のデータ線と、それぞれ一端に電源電位を受け他端
    を前記第１及び第２のデータ線と対応接続する第１及び
    第２の抵抗素子と、前記複数のセンス増幅器それぞれと
    対応して設けられ対応するセンス増幅器の増幅信号を各
    々のゲートに受けソースを共通接続する第１及び第２の
    駆動用のトランジスタ、並びに対応する列選択信号を各
    々のゲートに受けこの列選択信号が選択レベルのとき前
    記第１及び第２の駆動用のトランジスタのドレインと前
    記第１及び第２のデータ線との間を対応接続する第１及
    び第２のスイッチング用のトランジスタをそれぞれ備え
    た複数のスイッチ回路と、前記第１及び第２のデータ線
    間の信号を増幅して出力するデータ増幅器と、一端を前
    記複数のスイッチ回路の第１及び第２の駆動用のトラン
    ジスタのソースそれぞれと共通接続し他端を接地電位点
    と接続するダイオード素子、及びドレインをこのダイオ
    ード素子の一端と接続しソースを前記接地電位点と接続
    しゲートに読出し動作時の所定の期間中アクティブレベ
    ルとなる制御信号を受ける制御用のトランジスタを備え
    前記駆動用のトランジスタの共通ソース点を前記読出し
    動作時の所定の期間中は接地電位とし前記所定の期間以
    外では所定の電位とする電位制御回路とを有することを
    特徴とする半導体集積回路装置。
  2. 【請求項２】 ダイオード素子が所定のしきい値電圧を
    もちドレイン及びゲートを複数のスイッチ回路の第１及
    び第２の駆動用トランジスタのソースそれぞれと共通接
    続しソースを接地電位点と接続するトランジスタで形成
    された請求項１記載の半導体集積回路装置。
JP5184285A 1993-07-27 1993-07-27 半導体集積回路装置 Expired - Fee Related JP2663838B2 (ja)

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US08/281,278 US5473576A (en) 1993-07-27 1994-07-27 Dynamic random access memory device with low-power consumption column selector

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