JP2652057B2

JP2652057B2 - 発電装置

Info

Publication number: JP2652057B2
Application number: JP63501244A
Authority: JP
Inventors: 求早川
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1988-01-25
Filing date: 1988-01-25
Publication date: 1997-09-10
Anticipated expiration: 2012-09-10
Also published as: EP0326313B2; CN1035009A; DE68905833T2; EP0326313A3; WO1989006834A1; EP0326313A2; EP0326313B1; HK107897A; CN1026920C; US5001685A; KR900700934A; DE68905833T3; KR940006915B1; DE68905833D1

Description

【発明の詳細な説明】技術分野この発明は、電磁誘導によりコイルに交流起電力を発
生させうる交流発電装置を有し、発電電力を２次電源に
充電して、２次電源の出力により時計回路を作動する腕
時計の具体的回路構成に関する。

技術背景従来から電池を用いた腕時計にあっては、電池寿命を
長くすることが大きな課題であった。しかし小型な腕時
計に用いられる電池の大きさには自ずと限界があった。
これらを解決するための１つの手段として実現されてい
るのが、米国特許4653931号に示されるように太陽電池
を文字板上等表示面に設け、太陽電池によって二次電池
あるいは充電用コンデンサを充電し、該二次電池あるい
はコンデンサの出力によって時計回路を駆動する電子腕
時計である。しかしこの構成では黒色もしくは青色の太
陽電池が文字板上に配置されるためデザイン的な限定を
与えることになり、デザインを売りものとする電子時計
として好ましいものではなかった。

更に他の手段として時計内に交流発電機を設け、その
発電電力によって時計回路を駆動する方式もあった。し
かし交流起電力の場合、整流回路が必要となる。その整
流回路は４ケのダイオードを用いたダイオードブリッジ
による全波整流が一番効率が良いとされていたが、小さ
な腕時計内スペースにダイオード４ケを入れるのは困難
であった。また、発電機が稼動していない時にも時刻を
狂わせないで、時計回路を動かし続けるためには、発電
電力を２次電池、もしくはキャパシターに充電して、そ
の出力によって常時、時計回路を駆動している必要があ
る。しかし時計回路の動作電圧範囲には限界があり、２
次電源（以後、２次電池、もしくはキャパシターの総称
として使用する。）の電圧が、回路の動作電圧範囲下限
以上に充電されないと、時計は動かなかった。また、２
次電源の充電時間を早めるために、２次電源容量を小さ
くすると、上記問題はある程度解決されるのだが、そう
した場合、逆に、発電機の稼動していない時の、電圧降
下時間が早まるという問題も生じてしまう。

そこで本発明は、デザイン的に美観を損なわれること
のない交流発電機を使用した充電式腕時計の、上記回路
的問題点を解決するもので、整流回路は最低限の構成と
して、２次電源の全電圧範囲において、動作する発電装
置を提供する。

発明の開示即ち本発明は、少なくともロータ、ステータ、コイル
を有し、前記コイルに誘起した交流起電力を整流する整
流回路、前記整流回路により整流された電力を蓄える充
電可能な２次電源、前記２次電源の過充電を防止する過
充電防止回路からなる発電装置において、スイッチング
素子と整流振子とが直列接続された前配過充電防止回路
を前記コイルに並列接続し、前記２次電源の入力端側と
前記コイルの１方の端末との間に負荷抵抗を直列挿入
し、且つ前記２次電源と直列に容量のより小さな補助コ
ンデンサを設け、前記補助コンデンサもしくは前記２次
電源の電圧が所定値以下で前記２次電源に充電電流が流
れたときに前記負荷抵抗に発生した電圧と前記２次電源
の電圧の和を前記補助コンデンサーに充電する充電制御
回路を設けた発電装置である。

又、本発明は前記整流回路は前記コイルと前記２次電
源の間に直列に接続された第１のダイオードＡより構成
され、前記過充電防止回路は前記コイルに並列に接続さ
れたスイッチング素子と第２のダイオードＢより構成さ
れ、前記ダイオードＡと前記ダイオードＢのカソード側
は前記コイルの一方の端末Ａに接続され、前記ダイオー
ドＢのアノード側に接続される前記スィッチング素子の
他端側と前記ダイオードＡのアノード側に接続される前
記２次電源の他端側はそれぞれ前記コイルの他方の端末
Ｂに接続された発電装置である。

更に、本発明は、少なくとも前記２次電源の電圧を昇
圧する昇圧回路、昇圧された電圧が充電される補助コン
デンサー、前記ダイオードＡのアノード側に接続される
前記２次電源の他端側と前記コイルの他方の端末Ｂとの
間に直列挿入された負荷抵抗とを有し、前記２次電源の
電圧が低レベルであり、前記昇圧回路の動作が停止して
いるとき、かつ前記２次電源に充電電流が流れたとき
に、前記負荷抵抗に発生した電圧と前記２次電源の電圧
の和を前記補助コンデンサーに充電する充電制御回路を
設けた発電装置である。

更に、本発明は、前記２次電源の電圧と所定の電圧Ｖ
ONとを比較検出する第１電圧検出回路を有し、前記第１
電圧検出回路の検出結果により前記負荷抵抗の抵抗値を
可変することのできる抵抗値可変回路を設けた発電装置
である。

更に、本発明は、前記抵抗値可変回路は前記負荷抵抗
に並列接続されたショート用スィッチング素子で、前記
第１電圧検出回路により前記２次電源の電圧がＶONより
低いことが検出されたときは、前記ショート用スイッチ
ング素子をオフ状態にし、かつ前記昇圧回路の動作を停
止させ、前記２次電源の電圧がＶONより高いときは、前
記スイッチング素子をオン状態にし、かつ前記昇圧回路
の動作をさせる制御を行う回路手段をもつ発電装置であ
る。

更に、本発明は、前記昇圧回路は昇圧倍率を切換える
ことの可能な多段昇圧回路で、前記補助コンデンサーの
電圧と所定の電圧とを比較検出する第２電圧検出回路を
有し、前記第２電圧検出回路の検出結果によって昇圧倍
率の切換制御を行う回路手段をもつ発電装置である。

更に、本発明は、前記第１電圧検出回路及び第２電圧
検出回路の作動は所定の周期をもって間欠的に行われ、
かつそれぞれの作動は同時に行われることがなく、常に
第２電圧検出回路の作動直後に第１電圧検出回路の作動
が行われる発電装置である。

更に、本発明は、前記第１電圧検出回路及び第２電圧
検出回路の作動は所定の周期をもって間欠的に行われ、
かつそれぞれの作動は同時に行われることがなく、第１
電圧検出回路の作動と次の第２電圧検出回路の作動との
時間差をある所定の時間以上に設定した発電装置であ
る。

図面の簡単な説明第１図は本発明の発電電子腕時計の全体回路図。

第２図は交流発電機の原理図。

第３図（Ａ）は半波整流回路図。

第３図（Ｂ）は全波整流回路図。

第４図は発電電流を示す図。

第５図（Ａ）は本発明のリミッター回路と整流回路を
示す回路図。

第５図（Ｂ）は従来のリミッター回路と整流回路を示
す回路図。

第６図（Ａ）はPNP型T_rを用いた従来のリミッター回
路。

第６図（Ｂ）はNPN型T_rを用いた従来のリミッター回
路。

第７図（Ａ）はPNP型T_rを用いた本発明のリミッター
回路。

第７図（Ｂ）はNPN型T_rを用いた本発明のリミッター
回路。

第８図は全波整流回路においての本発明のリッミッタ
ー回路。

第９図は昇圧動作概念図。

第10図は多段昇圧回路の詳細回路図。

第11図は昇圧倍率の回路記憶方法を表す図。

第12図は多段昇圧回路のタイムチャート図。

第13図は多段昇圧回路のコンデンサ接続等価回路図。

第14図は補助コンデンサー電圧検出回路の詳細回路
図。

第15図は第14図における回路図のタイムチャート図。

第16図は即スタート回路の詳細回路図。

第17図は電圧検出用のサンプリング信号生成回路図。

第18図はサンプリング信号発生回路のタイムチャート
図。

第19図は即スタート解除時の補助コンデンサー電圧の
推移を示した概念図。

発明を実施するための最良の形態本発明の発電装置を実施例では発電電子腕時計を例に
説明する。

本発明をより詳細に記述するために、以下図面に従っ
てこれを説明する。

第１図は本発明の発電電子腕時計の全体回路図であ
る。１は発電コイルで発電機による交流誘起電圧がコイ
ル両端に発生することになる。２は整流ダイオードで交
流誘起電圧を半波整流していて、整流した電力を高容量
キャパシター３に充電している。４はキャパシター３の
過充電防止用のリミッターT_rで、キャパシター３の電圧
V_SC（以後、キャパシター３の電圧値をV_SCと定義す
る。）が所定の電圧V_limに達した時にオン状態となり発
電コイル１に発生する電力をバイパスさせるためにあ
る。リミッター設定電圧V_limは、回路系で必要とする電
圧の最大値以上であり、キャパシター３の定格電圧以内
の範囲に入るように設定されている。５は逆流防止ダイ
オードで、後述するが、逆電流による電磁ブレーキ増大
のための発電効率の減少を防止している。７は多段昇圧
回路で、昇圧コンデンサー8,9、キャパシター３、補助
コンデンサー10の接続状態を切り換えることにより、キ
ャパシター３の電荷を補助コンデンサー10に転送するこ
とにより昇圧を実現している。また、多段昇圧回路７は
３倍、２倍、1.5倍、１倍の４種類の昇圧倍率を切換可
能で、昇圧された電圧は補助コンデンサー10に充電され
る。この補助コンデンサー10の電圧V_SS（以後、補助コ
ンデンサー10の電圧値をV_SSと定義する。）により回路
は動作する。この様な多段昇圧回路７を採用することに
より、回路系の動作電圧値を最適化している。11は補助
コンデンサー10の電圧を検出するV_SS検出回路で、リア
ァレンス電圧には、 V_up＜V_down なる関係を持つ、V_upとV_downの２値があり、V_SSがV_down
を越えたなら、昇圧倍率を下げ、V_SSがV_upを下まわった
なら、昇圧倍率を上げる様に、多段昇圧回路７に検出結
果を出力している。12は時計回路であり、32768Hzの原
振を持つ水晶振動子13を駆動する八振回路、分周回路、
モーター用コイル14を駆動するモーター駆動回路を含ん
でいて、電圧V_SSで動作している。モーター用コイル14
は指針回転用のステッピングモーターを駆動するための
ものである。15のショート用T_rと、16の直列抵抗とで即
スタート回路を構成しており、V_SCが所定の電圧V_ONより
低い時は、即スタート動作となる様になっているが、詳
細は後述する。V_SCが前述のV_lim,V_ONになったことを検
出するのは、V_SC検出回路６である。前述のV_up,V_downと
の上下関係は、 V_ON＜V_up＜V_down＜V_lim の様になっている。以上、回路の概略説明を行ってきた
が、以後は、各部の詳細な動作説明とその降下を記述す
る。

まず、本実施例にて使用する交流発電機の原理を第２
図を用いて説明する。15は回転トルクを生じせしめる手
段であり回転中心と重心とが偏心した回転錘より成る。
この回転手段15の回転運動を増速輪列16により増速し、
発電機構としてのローター17を回転せしめる。ローター
17は永久磁石17aを含み、ローター17をかこむ様にステ
ーター18が配置されている。コイル１は磁心19aに巻か
れており磁心19aとステーター18とはネジ20により固着
されている。このローター17が回転する事によりコイル
１にはと表わされる起電力が生じと表わされる電流が生じる。

N:コイルの巻数 φ：磁心22aを通る磁束数 t:時間 R:コイルの抵抗 W:ローター17の回転速度 L:コイルのインダクタンスこの起電力はほぼsinカーブを持つ交流である。又ロ
ーター17とそれをかこむステーター18の穴とが同心円で
ありほぼ全周にわたりローター磁石をかこんでいる。こ
れによりローターのある場所に止まっていようとする力
（引力トルク）を最小にする事ができる。

この様な交流発電機によって得られた交流電圧を整流
して、キャパシター３に充電する訳だが、本発明では、
よりダイオード構成の簡単な半波整流方式を用いてい
る。第２図の発電機と半波整流方式を組み合わせたこと
によって、全波整流方式と同等の発電効率を得ている。
以下にその理由を記す。

第３図Ａは半波整流回路であり、第３図Ｂは従来の全
波整流回路である。１が発電コイル、３がキャパシタ
ー、２、2a〜ｄが、整流ダイオードである。第３図Ａの
半波整流回路は充電ループ内において、ダイオードが１
個しか介在しないのに対して、第３図Ｂの全波整流回路
は充電ループ内において、ダイオードが２個介在する。
したがって、ダイオードによる電圧ドロップ分は全波整
流方式の方が２倍となる。また、それぞれの方式の電流
波形を比較すると、第４図の様になる。24が基準線であ
り、25が従来の整流回路での発生電流、26は本発明での
発生電流、27は従来の整流回路での電圧ドロップによる
ロス分であり、28は本発明による整流回路での電圧ドロ
ップによるロス分である。蓄電手段に蓄えられる電荷量
は従来は25と27とに包まれた面積分であり本発明による
ものは26と28とに包まれた面積分である。この面積比較
ではほとんど差はなく蓄電性能は同等である。従来の全
波整流に比べ半波整流にしても蓄電性能に差のない理由
を次に述べる。半波整流でカットされている期間（第４
図では29に示す）はコイル１に電流が流れず、したがっ
てローター17に加わるブレーキトルクが小さい為回転錘
の動きが速くなる。すなわち29の期間のエネルギーは回
転錘の運動エネルギーとして蓄えられ発電時に開放され
る。したがって25に比べ26のピーク値も大になっている
のである。又整流ロスもダイオード２コが１コになり半
分となる事も有利に働いている。この結果半波整流にし
たにもかかわらずこの発電及び蓄電性能は全波整流に比
べ悪くならないのである。

以上述べたごとく、本発明によると、半波整流でも十
分な発電性能が得られ、ダイオードの数をダイオードブ
リッジ式の４コから１コと大巾な削減ができ、スペース
効率、コスト面できわめて有利な方法となった。

次にリミッター回路の構成を第５図に示す。第５図Ａ
が本発明によるリミッター回路であり、第５図Ｂは従来
より用いられている一般的なリミッター回路である。４
はリミッター作動時に電流をバイパスさせるためのリミ
ッターT_rで、P_chMOSFETより成る。これは、時計用ICは
低消費電力を必要条件としており、そのため、Ｃ−MOS
プロセスを用いていることによる。すなわち、リミッタ
ーT_rはIC内に構成されていて、MOSFETとなる訳だが、IC
外に外付の素子を設けるより、スペース効率、コスト面
で有利となる。従来のリミッターT_r4をキャパシター３
と並列に接続する方式では、リミッターT_r4がオンした
時に点線30の経路でキャパシター３の電荷が放電してし
まう。リミッターの目的はキャパシター３の過充電を防
止するためのものであり、従来例においては、キャパシ
ター３の余分な電荷を放出するのだから、これで良いよ
うに思われるが、リミッターT_r4がオンになりっ放しだ
と、必要以上に電荷を放電してしまう。それを、避ける
には常時キャパシター３の電圧値をモニターして、V_lim
以下にV_SCがなったら、ただちにリミッターT_r4をオフに
する必要がある。しかし、常時電圧検出回路を作動させ
ると、基準電圧作成回路、コンパレーター回路により、
大きく消費電流が増大してしまう。また、従来例の欠点
として更に、リミッターT_r4がオンした時は、直接キャ
パシター３の高電圧がかかり、リミッターT_r4には大電
流が流れることになる。T_r4の破壊を防ぐには極めて大
きなT_rサイズとしなければならず、ICサイズの増大につ
ながり、コスト面で不利となる。以上の問題を解決する
ために、本発明によるリミッター回路は、逆流防止ダイ
オード５を付加して、第５図Ａの構成とした。これによ
るとリミッターT_r4がオンしても、整流ダイオード２の
ため、キャパシター３の電荷が放電することが無い。そ
のため、V_SCがV_limになった後も、V_SCの変動は、時計体
の電荷消費分だけとなるため、ゆるやかな減少カーブと
なり、常時、V_SC検出回路６を作動させる必要が無い。
すなわちV_SC検出回路６はサンプリング的に間欠駆動す
るのみで良く、消費電流の増大分を最小限に押えること
ができる。また、T_r4に大電流が流れることがなく、必
要以上にT_rサイズを大きくする必要もない。ここで、点
線31は、リミッターによるバイパス電流の向きであり、
V_SCがV_limに達したなら、以後、発電による供給電流を
カットしてやれば良いのである。52は、リミッターT_r4
のサブストレート、ドレイン間にできる寄生ダイオード
であり、仮に逆流防止ダイオード５が無いとすると、リ
ミッターT_r4がオフの時でも、発電時には点線31と逆向
きの電流が流れてしまう。そうすると、整流回路の項で
も述べたが発電機のブレーキトルクが増大して、発電効
率が落ちてしまう。それを防止するためのダイオードで
あり、この逆流防止ダイオード５を付加して、リミッタ
ーT_r4の結線位置を変えただけで、電圧検出回路の間欠
作動による低消費電力化、リミッターT_r4の小サイズ
化、発電性能の確保等の効果を達成している。

また、本発明によるリミッター回路の構成はスイッチ
ング素子にバイポーラT_rを用いた場合も有効となる。第
６図にスイッチング素子にバイポーラT_rを用い、逆流防
止回路が無いときのリミッター回路を示す。第６図Ａは
バイポーラT_rにPNP型、第６図ＢはバイポーラT_rにNPN型
を用いたものである。まず第６図Ａにおいては、PNP型T
_r44がオフの時でも、そのコレクタ・ベース間に形成さ
れるダイオード44bとスイッチング制御回路45を通し
て、逆方向電流46（点線）が流れてしまう。ここでスイ
ッチング制御回路45はPNP型T_r44をオフに制御するため
に、PNP型T_r44のベースを高電位側のレベル（PNP型T_r44
のエミッタと同電位）にしている。したがって、スイッ
チング制御回路45に点線46の電流を流すことを可能とす
る何らかの電流経路が存在していることになる。この様
にして第６図Ａには逆方向電流46が流れてしまい、また
第６図Ｂも同様にして、NPN型T_r47のベース・コレクタ
間に形成されるダイオード47aとスイッチング制御回路4
8とを電流経路として逆方向電流49（点線）が流れてし
まう。そこで、本発明の別の実施例である第７図によれ
ば、バイポーラT_r44もしくは47と直列に逆流防止ダイオ
ード５を構成することにより、逆流電流をカットして発
電性能を低下させることなくリミッター回路を構成する
ことが可能となる。

また、本発明のリミッター回路構成は、ダイオードブ
リッジを用いた全波整流回路にも有効であり、その実施
例は第８図に示している。発電コイル１に発生した誘起
電圧が、第８図のごとくコイル１の下側の電位が高い時
は、正常時は点線50の電流経路をとる。ここで仮に逆流
防止ダイオード５が無かったとすると、リミッターT_r4
がオフでも寄生ダイオード52を通って、点線51の電流経
路をとってしまい、全波整流の片側しかキャパシター３
には充電されず、充電性能は半減してしまう。従って本
発明の逆流防止ダイオード５を付加することは、全波整
流回路にも有効となる訳である。

次に第９図を用いて、多段昇圧の具体例を示す。横軸
は時間をとってあり、縦軸はキャパシター３の電圧V_SC
（点線）と、補助コンデンサー10の電圧V_SS（実線）と
をそれぞれ示している。また、前述のV_ON,V_up,V_down,V
_limはそれぞれ、以下の様に設定してある。

V_ON＝0.4V V_up＝1.2V V_down＝2.0V V_lim＝2.3V ここでt₀〜t₆までの区間は主に発電機が稼動している
状態で充電期間となり、t₆以後は発電されていない状態
を想定しており放電期間となる。なお、第９図において
は充電期間も放電期間も同様な時間スケールで書いてい
るが、実際は充電期間は数分のオーダーであり、放電期
間は数日のオーダーとなる。t₀〜t₁及びt₁₀以降は即ス
タート状態であり後述する。V_SCが増加していきV_SCが0.
4Vを越えたt₁から３倍昇圧状態となり、V_SSにはV_SC×３
の電圧が充電される。さらに充電されるとt₂においてV
_SSは2.0Vに達する。そこで、昇圧倍率は１段落ちて２倍
昇圧となる。以後、さらに充電が進むと、t₃,t₄におい
てそれぞれV_SSが2.0Vに達し、V_SSが2.0Vになったことに
より昇圧倍率を１段下げていくことになる。すなわち、
t₁〜t₂は３倍昇圧、t₂〜t₃は２倍昇圧、t₃〜t₄は1.5倍
昇圧、t₄〜t₇は１倍昇圧となる。なお、１倍昇圧時は、
V_SC＝V_SSとなって電圧上昇していくことになるが、この
時はV_SSが2.0Vに達しても、昇圧倍率は変化させない。
さらに電圧が上昇してV_SC＝V_SS＝2.3Vとなるt₅〜t₆にお
いては、リミッターT_r4をオンとして、2.3V以上に電圧
上昇しない様にしている。次にt₆以降の放電期間におい
ては、1.2Vが昇圧倍率の切換点となる。すなわち、電圧
が下降していき、V_SS＝1.2Vになると昇圧倍率を１段上
げて1.5倍昇圧とする。以後、V_SSが1.2Vを割るごとに昇
圧倍率は１段上がっていくことになる。よって、t₇〜t₈
は1.5倍昇圧、t₈〜t₉は２倍昇圧、t₉〜t₁₀は３倍昇圧と
なる。この様の昇圧システムを採用することにより、時
計の駆動電源であるV_SSは、V_SC≧0.4Vの条件において
は、常に1.2V以上を確保でき、時計の動作時間を長くす
ることに成功した。なお、V_up（1.2V）は回路、指針用
ステッピングモーターの動作最低電圧に設定してあり、
仮に昇圧が無くV_SCを駆動電圧とするシステムであった
なら、V_SC＝1.2V以上、すなわちt₁₁〜t₇までの期間しか
時計は動かず、充電期間においては、時計の動き出すま
での時間が長く、放電期間においては、時計の止まるま
での時間が短くなってしまい、使用者にとって好ましく
ない時計となってしまう。なお、V_ON（0.4V）は３倍昇
圧に起動がかかる電圧であるから、V_ON×３≧V_upなる条
件に設定するのは、明白である。また、V_lim（2.3V）
は、本実施例に使用したキャパシター３の耐圧が2.4Vで
あったことより、余裕をとり、2.3Vに設定してある。

ここで、昇圧倍率の切換はV_SSとV_up,V_downの比較によ
って行っているが、これには以下の効果がある。本発明
において昇圧倍率の切換に寄与する検出電圧は３コあ
り、即スタート３倍昇圧のV_ON、それと上述のV_up,V
_downであるが、昇圧倍率の切換をV_SCの電圧検出により
行うシステムとすると、４コの検出電圧が必要となる。
すなわち即スタート３倍昇圧、３倍昇圧２倍昇圧、
２倍昇圧1.5倍昇圧、1.5倍昇圧１倍昇圧の４ケ所の
切換点に検出電圧を設定しなければならない。常にV_SC
を昇圧したV_SSがV_up（1.2V）以上を確保するためには、
以下の様に検出電圧を設ける必要がある。

即スタート３倍昇圧…0.4V ３倍昇圧２倍昇圧…0.6V ２倍昇圧1.5倍昇圧…0.8V 1.5倍昇圧１倍昇圧…1.2V この様に、本発明においては、検出電圧を１コ減らす
ことができ、1Cのチップ面積を減らすことができる。さ
らに、時計体の動作最低電圧が設計上もしくは工程上の
理由によって変更があった時も、本発明では、V_ON（0.4
V）,V_up（1.2V）の２コの検出電圧値の変更で済むが、V
_SC検出により昇圧切換を行うシステムでは４コの検出電
圧を変更する必要がある。すなわち、ICより検出電圧の
調整端子を出して検出電圧の調整を行おうとすると、た
くさんの調整端子を必要とするが、本発明によると調整
端子の数を少なくすることができ、ICのチップ面積の増
大を防ぐことができる。更に本発明は４値の多段昇圧回
路であるが、昇圧コンデンサー8.9を２コに対して３コ
に増やすと８値の昇圧倍率を設定できる。すなわち、１
倍、1 1/3倍、1.5倍、1 2/3倍、２倍、2.5倍、３倍、４
倍の８値であり、V_SC検出による昇圧倍率切換システム
は、上記の全てに検出電圧を設ける必要があるが、本発
明においては、検出電圧はそのままで良い。この様に本
発明によると簡単に昇圧回路のシステムupができること
になる。

次に多段昇圧回路７の具体的構成を第10図に示す。T
_r1〜T_r7はコンデンサーつなぎかえ用のFETであり、この
FETのオン／オフを1KHzの昇圧クロックで制御してい
る。32の破線ブロックは公知のアップダウンカウンター
であり、その2bit出力であるS_A,S_Bの組合わせにより、
４値の昇圧倍率を保持している。第11図にS_A,S_Bと昇圧
倍率の関係を示してある。アップダウンカウンター32に
入力される_upは、V_SS系出回路11より出力される信号
で、V_SSがV_up（1.2V）を下った時に出力されるクロック
パルスとなり「０」がアクティブである。同様に、
_downはV_SSがV_down（2.0V）を越えた時に出力されるクロ
ックパルスである。この様に、V_SS検出回路11の出力に
よって、昇圧倍率の切換を行っている。以後、ロジック
信号の説明には「０」，「１」の表現を使用し、「０」
とは補助コンデンサー10の−側（V_SS側）であり、
「１」とは補助コンデンサー10の＋側（V_DD側）のこと
を示す。33は昇圧基準信号作成回路で、分周期より出力
される標準信号φ1K,φ2KMより、昇圧基準信号となるCL
1,CL2を出力している。34はスイッチング制御回路で、
上記CL1,CL2とS_A,S_Bよりデコードされた信号を出力し、
T_r1〜T_r7のスイッチングを制御している。以上の回路動
作を各昇圧倍率ごとにタイミングチャートで示したの
が、第12図であり、各昇圧倍率ごとにコンデンサー接続
等価図で示したのが第13図である。第12図においては、
T_rnが１になった時にT_rnがオンすることを意味してい
る。第12図（Ａ）は１倍昇圧時のスイッチング制御信号
であり、Ｔ_r1,3,4,5,7が常時オンしている。この時コン
デンサー等価回路は第13図（Ａ）のごとくなり、3,8,9,
10の全てのコンデンサーが並列に接続され、キャパシタ
ー３の電圧V_SCと補助コンデンサー10の電圧V_SSが等しく
なる。第12図（Ｂ）には、1.5倍昇圧時のスイッチング
制御信号を示し、（イ）の区間ではＴ_r1,3、６がオン
し、（ロ）の区間ではＴ_r2,4,5,7がオンする。第13図
（Ｂ）が1.5倍昇圧時のコンデンサー等価回路で（イ）
の区間では、昇圧コンデンサー8,9にそれぞれ0.5×V_SC
が充電され、（ロ）の区間ではV_SCと0.5×V_SCの和であ
る1.5×V_SCが補助コンデンサー10に充電される。同様
に、第12図及び第13図の（Ｃ）は、２倍昇圧時で、
（イ）の区間ではＴ_r1,3,5,7がオンし、（ロ）の区間で
はＴ_r2,4,5,7がオンし、その結果補助コンデンサー10に
は２×V_SCが充電される。また（Ｄ）は、３倍昇圧時
で、（イ）の区間はＴ_r1,3,5,7がオンし、（ロ）の区間
はＴ_r2,4,6がオンし、その結果補助コンデンサー10には
３×V_SCが充電される。

第10図における信号“OFF"は、V_SC≦V_ON（0.4V）なる
条件、すなわち即スタート状態の時は１となり、その時
は昇圧基準信号作成信号33の出力を止めて、Ｔ_r1〜７の
全てがオフになる様にして、昇圧を行わない。また、ア
ップダウンカウンター32の出力S_A,S_Bを共に１に初期設
定しておき、即スタート解除時は３倍昇圧からスタート
する様にしている。

第14図はV_SS検出回路の具体例である。SP_1.2,SP_2.0は
サンプリング信号であり「１」のとき回路が作動し、
「０」のとき電流を消費しないように回路状態を固定す
る。破線内35は公知の定電圧回路であり、その出力電圧
をV_REGと表わしている。36はV_SS検出用の抵抗であり、3
7は基準電圧作成用の抵抗である。それぞれ中間タップ
は、 V_SS＝1.2Vの時は、 V_SS＝2.0Vのとき、となる様に設定されている。38はトランスミッションゲ
ートであり、V_SSの1.2Vを検出するときと、2.0Vを検出
するときとで検出電圧を切り換えている。39はコンパレ
ータでこれによって、V_SSと検出電圧の上下関係を比較
している。40はマスターラッチで_1.2の立ち上がりに
よりコンパレータ39出力をラッチしている。同様に41も
マスターラッチで_2.0によって、コンパレータ39出力
をラッチしている。42は公知の微分回路であり、マスタ
ーラッチ40,41の内容が変化した時に、_upもしくは
_downのクロックパルスを出力し、第10図におけるアップ
ダウンカウンター32の内容を変えている。φ8,φ64,φ1
28は分周器より出力される基準信号であり、φ８は次の
サンプリング時のために、マスターラッチ40,41及び微
分回路42を初期化するためにある。第15図に、タイミン
グチャートを示し、以上の動作を説明する。前半はV_SS
＞2.0Vのときのチャートで、後半はV_SS＜1.2Vのときの
チャートである。_2.0,SP_2.0，_1.2,SP_1.2は後述のサ
ンプリング信号生成回路より２秒に１回出力される。V
_SS＞2.0Vのときは_downを出力して昇圧倍率を１段下
げ、V_SS＜1.2Vのときは_upを出力して昇圧倍率を１段
上げる様に出力する。

次に即スタート回路の説明をする。その目的はV_SCが
0.4V以下から0.4V以上になる遷移点において、スムーズ
かつ確実に昇圧動作に移行できるためにある。上記遷移
点において昇圧はスタートする必要があるが、昇圧がス
タートするためには、発振回路が発振していて、回路が
動作している必要がある。しかし、遷移点での電圧は0.
4Vと低く、遷移点にいたるまでは当然昇圧もされてない
ことから、回路は動作しようがない。また、遷移点を回
路動作可能電圧に設定したのであれば、昇圧システムを
導入した意味が無くなる。以上の問題点を解決するため
に、即スタート回路は、遷移点において、昇圧回路とは
別の方式でV_SS電圧を高電圧にすることを可能とした。
その具体的回路構成は第16図に示す。V_SC検出回路６に
よって、V_SC＜V_ON（0.4V）であることが検出されたな
ら、“off"信号は１となりショート用T_r15はオフとな
る。またoff信号により第10図における昇圧回路の初期
設定を行うととに、T_r1〜T_r7を全てオフにする。この状
態で発電機が稼動すると、充電電流ｉがキャパシター３
に流れることになるが、その時、直列抵抗16にはその抵
抗値×ｉ＝ｖの電圧降下分が生ずる。すなわちｉが流れ
ている時に限って、ｖ＋V_SCの電圧が補助コンデンサー1
0の両端にかかる。また即スタート時にT_r3,T_r4はオフで
あるが、その寄生ダイオード43により、先のｖ＋V_SCの
電圧を補助コンデンサー10に充電することが可能とな
る。また補助コンデンサー10は平滑コンデンザーの役割
もはたし、以後、補助コンデンサー10にｖ＋V_SCが充電
されたなら、回路動作は可能となる。直列抵抗16の抵抗
値は、その抵抗値×ｉ＝ｖがV_ON（1.2V）以上になるよ
うに設定すれば良い。また“off"信号は発振が停止して
いて、回路が作動していない時も「１」になる様に回路
上設定されており即スタート回路の起動に関しては問題
が無い。さらにV_SCがV_ONを越えて昇圧動作に入った場合
は、ショート用T_r15をオンにして、発電コイル１、整流
ダイオード２、キャパシター３より構成される充電経路
内に余分なインピーダンク分がつかないようにして、充
電効率を高めている。またV_SCが上昇していき遷移点を
越えるということは、当然発電機も稼動して充電電流が
流れていることになるので、即スタートの動作すなわち
遷移点においてV_SSを高電圧化することが可能となる。
したがって、本発明により遷移点においては回路系が動
作しており、スムーズかつ確実に昇圧動作に移行するこ
とが可能となった。また、本発明の即スタート回路は発
電機が稼動している時は、確実に時計が動作するため、
キャパシター電圧が0.4V以下でも、簡単に時計動作をモ
ニターできる。すなわち、工場出荷時の動作チェック、
店頭での販売PRに大いに効果を発揮する。

第17図は、本発明において４種類の電圧検出を行うた
めの、サンプリング信号生成回路である。４種類の電圧
検出とは、V_SS検出回路11におけるV_up,V_down検出とV_SC
検出回路６におけるV_ON,V_lim検出のことを言う。φ256
M,φ1/2,φ64,φ128M,φ16,φ32はそれぞれ分周器より
出力される基準信号で、これらをデコードすることによ
り、各サンプリングパルスを生成している。_2.0，
_1.2，_LIM,_0.4は各コンパレータのラッチ取り込み信
号で、SP_2.0,SP_1.2,SP_LIM,SP_0.4は各検出回路を動作さ
せるための信号である。18図は、その生成過程を示すタ
イムチャートを示す。ここで、サンプリングパルスの順
番、特にV_SSがV_down（2.0V）に達したときに、昇圧倍率
を１段下げるための検出サンプリング信号SP_2.0と、V_SC
がV_ON（0.4V）に達したときに、昇圧動作に入るための
検出サンプリング信号SP_0.4を本実施例の様な順番に設
定したことにより、大きな効果が得られる。第19図
（Ａ）には本発明のサンプリングパルス順番の動作を示
し、第19図（Ｂ）はサンプリングパルス順番を逆にした
場合の動作を示す。まず、第19図（Ｂ）において、SP
_0.4aが出力されるまでは、V_SCはV_ON（0.4V）より低く即
スタート状態であったことと想定する。そして、SP_0.4a
の出力時には、V_SC≧V_ONになっていて、即スタートが解
除されて３倍昇圧状態に移行したとする。この時V_SSは
即スタート状態の電圧から1.2V（0.4V×３）に降下する
訳だが、瞬間的に降下することなしに、ある時定数をも
って降下する。この時、即スタート時には十分V_SS電圧
が高レベル（V_SS＞2.0V）にあった時は、以下の問題が
発生する。すなわちP1においてV_SSは1.2Vに降下開始
し、P2においてたて続けにSP_2.0aが出力された時に、ま
だV_SS＞2.0Vの状態にあったなら、本来即スタート解除
時は３倍昇圧状態であったにもかかわらず、２倍昇圧状
態になってしまう。すると、V_SSは、0.4V×２＝0.8Vま
で低下し、回路動作電圧下限を下まわり、回路は停止し
てしまう。したがって、V_SCが0.6Vに充電されるまで
は、正常な昇圧動作に移行できず、時計充電時の止まっ
ている状態から動き始めまでの時間が長びいてしまい、
使い勝手の悪い物となってしまう。前述にてV_SC＝0.6V
としたのは、仮に即スタート解除時に２倍昇圧になって
しまっても、V_SS＝２×0.6V＝1.2Vとなり、回路動作は
確保できるからである。そこで、第19図（Ａ）における
本実施例においては、以下の様にして上記問題点を解決
している。それによると、SP_2.0とSP_0.4の順番を第19図
（Ｂ）とは逆にして、SP_0.4が出力されているから、次
のSP_2.0出力時までの期間を長くとっている。本発明に
よれば、その期間は２−0.047＝1.953_secであり、第19
図（Ｂ）においては、0.047_secとなる。まず、SP_2.0aが
出力された時はまだ即スタート状態であり昇圧倍率切換
とは関係なく、次に、SP_0.4aが出力されると、即スター
ト解除し３倍昇圧状態に移行して、P1におけるV_SSは1.2
Vに向かって降下し始める。ここでSP_0.4aからSP_2.0bま
での期間が1.953_secと十分に長いため、SP_2.0bが出力さ
れるP2点においてのV_SSは、2.0Vより下まわっているこ
とになる。すなわち、SP_2.0b出力時は、検出が行われ
ず、昇圧倍率は３倍の状態を保持できることになる。具
体的にはSP_0.4から次のSP_2.0までの期間は以下の様に設
定すれば良い。すなわち、より求まるＴ（sec）より長い期間を設定すれば良い。
ここでそれぞれの記号には以下の意味がある。

i:交流発電機より得られる最大電流値 r:直列抵抗16とキャパシター３の内部抵抗の和 V_ON:0.4V N:昇圧倍率（本実施例ではＮ＝３） C:補助コンデンサー10の容量値 R:多段昇圧回路７内のスイッチングT_rの等価抵抗値 V_down:2.0V 上式は、即スタート解除時にはV_SSがｉ×ｒ＋V_ONまで
充電されており、その電圧より時定数CRをもってV_ON×
Ｎ（1.2V）まで降下することを意味しており、即スター
ト解除時からＴ（sec）後のV_SS電圧がV_down（2.0V）よ
り低いことを条件とした式である。

このように、本発明によると、サンプリングパルスSP
_2.0とSP_0.4の出力タイミングを調整しただけで、確実に
即スタート状態から昇圧動作に移行できるようになっ
た。ロジック的には、14図のサンプリング信号生成回路
のデコード条件を調整するだけであり、何ら追加はな
い。このことにより、昇圧回路を導入した目的であると
ころの、キャパシタ電圧V_SCが0.4V以上あれば、発電機
が稼動していなくても、時計動作が可能となる点を保証
できることになった。

Claims

(57)【特許請求の範囲】

【請求項１】ロータの回転に応じた誘起交流電力を発生
するコイルと、前記コイルの一端に接続され、前記コイルに誘起した交
流起電力を整流する整流回路と、前記コイルの他端と前記整流回路との間に順次直列に接
続される負荷抵抗および充電可能な２次電源と、前記２次電源の電圧が所定値を超えるとオン状態となる
ように制御される第１スイッチング素子および逆流防止
整流素子を前記コイル両端間に順次直列に介挿して構成
されるリミッター回路と、前記負荷抵抗に並列に設けられる第２スイッチング素子
と、前記２次電源の電圧が所定の電圧を超えないときには前
記第２スイッチング素子をオフし、また、前記所定の電
圧を超えているときには前記第２スイッチング素子をオ
ンする第１電圧検出回路と、前記２次電源の電圧を昇圧するとともに、昇圧倍率が切
換可能であり、さらに、前記第１電圧検出回路が前記第
２スイッチング素子をオンする前は昇圧動作が停止さ
れ、オンしたときには昇圧倍率が高倍率に設定される昇
圧回路と、前記昇圧回路により充電される補助コンデンサーと、前記補助コンデンサーの電圧と所定の電圧とを比較し、
その結果に応じて前記昇圧回路の昇圧倍率の切り換えを
制御する第２電圧検出回路と、前記第１電圧検出回路と前記第２電圧検出回路の作動が
所定の周期で間欠的に行われ、かつ、それぞれの作動は
同時に行われることがなく、前記第２電圧検出回路の作
動直後に前記第１電圧検出回路の作動が行われよう作動
タイミングを制御するタイミング制御手段とを具備し、前記昇圧回路が停止状態にあり前記スイッチング素子が
オフ状態にされているときに、前記２次電源に充電電流
が流れると、前記負荷抵抗の両端電圧および前記２次電
源の電圧の和が前記補助コンデンサーに印加されること
を特徴とする発電装置。
【請求項２】前記２次電源の電圧が充分でないうちに、
前記第２電圧検出回路が昇圧率の低下を指示しないよう
に、前記第１電圧検出回路が作動した後の前記第２電圧
検出回路の作動までの時間を、予め定めた所定時間以上
に設定したことを特徴とする特許請求の範囲第１項記載
の発電装置。