JP2643659B2

JP2643659B2 - 降圧回路

Info

Publication number: JP2643659B2
Application number: JP3161909A
Authority: JP
Inventors: 真二永井; 和人古用
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-07-02
Filing date: 1991-07-02
Publication date: 1997-08-20
Anticipated expiration: 2012-08-20
Also published as: JPH0511866A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、大規模集積回路（以
下、ＬＳＩという）等に内蔵されて使用される降圧回路
に関する。

【０００２】

【従来の技術】従来、ＬＳＩに内蔵されて使用される降
圧回路として、図８に示すようなものが知られている。
図中、１はチップ外部から供給される電源電圧Ｖccをチ
ップ内部の必要な回路に供給する電源線、２は電源線１
によって供給される電源電圧Ｖccを降圧してなる降圧電
圧Ｖddを出力する降圧電圧出力用トランジスタをなすｐ
ＭＯＳ、３は降圧電圧出力端子、４はｐＭＯＳ２のドレ
インに得られる降圧電圧Ｖddの変動を基準電圧Ｖrとの
比較において検出し、その結果を相補関係にある一対の
信号Ｓ１、Ｓ２として、その出力端子５、６に出力する
降圧電圧変動検出回路、７はこの降圧電圧変動検出回路
４から出力される信号Ｓ１、Ｓ２により制御されて降圧
電圧Ｖddが基準電圧Ｖrと同一電圧となるようにｐＭＯ
Ｓ２を駆動する降圧電圧出力用トランジスタ駆動回路で
ある。なお、８は降圧電圧Ｖddを電源電圧として使用す
る回路である。

【０００３】ここに、降圧電圧変動検出回路４は、この
例では、同一回路構成の能動負荷形の２個の差動増幅回
路９、１０を設けて構成されており、差動増幅回路９に
おいて、１１は反転入力端子、１２は非反転入力端子、
１３、１４は負荷素子をなすｐＭＯＳ、１５、１６は駆
動素子をなすｎＭＯＳ、１７は電流源をなすｎＭＯＳで
ある。また、差動増幅回路１０において、１８は反転入
力端子、１９は非反転入力端子、２０、２１は負荷素子
をなすｐＭＯＳ、２２、２３は駆動素子をなすｎＭＯ
Ｓ、２４は電流源をなすｎＭＯＳである。

【０００４】この降圧電圧変動検出回路４においては、
降圧電圧Ｖddは、差動増幅回路９の非反転入力端子１２
及び差動増幅回路１０の反転入力端子１８に入力され、
基準電圧Ｖrは、差動増幅回路９の反転入力端子１１及
び差動増幅回路１０の非反転入力端子１９に入力され
る。この結果、出力端子５に出力される信号Ｓ１と出力
端子６に出力される信号Ｓ２との関係は、信号Ｓ１の電
圧をＶ_S1とし、信号Ｓ２の電圧をＶ_S2とした場合におい
て、Ｖdd＝Ｖrの場合には、Ｖ_S1＝Ｖ_S2となる。そこ
で、また、Ｖ_S1＝Ｖ_S2＝Ｖpとすれば、Ｖdd＜Ｖrの場合
には、Ｖ_S2−Ｖp＝Ｖp−Ｖ_S1となり、Ｖdd＞Ｖrの場合
には、Ｖ_S1−Ｖp＝Ｖp−Ｖ_S2となる（図９参照）。即
ち、信号Ｓ１、Ｓ２は、電圧Ｖpを基準とした相補信号
となる。

【０００５】また、降圧電圧出力用トランジスタ駆動回
路７は、この例では、能動負荷形の差動増幅回路２５に
より構成されており、この差動増幅回路２５において、
２６は非反転入力端子、２７は反転入力端子、２８、２
９は負荷素子をなすｐＭＯＳ、３０、３１は駆動素子を
なすｎＭＯＳ、３２は出力端子であり、この出力端子３
２にｐＭＯＳ２を駆動するためのゲート電圧Ｖgが出力
される。

【０００６】この降圧電圧出力用トランジスタ駆動回路
７においては、降圧電圧変動検出回路４から出力される
信号Ｓ１、Ｓ２は、それぞれ差動増幅回路２５の非反転
入力端子２６及び反転入力端子２７に入力される。そこ
で、この降圧電圧出力用トランジスタ駆動回路７は、信
号Ｓ１、Ｓ２がＶ_S1＝Ｖ_S2＝Ｖpの関係にある場合、即
ち、Ｖdd＝Ｖrの場合、ゲート電圧Ｖgとして、ｐＭＯＳ
２においてＶdd＝Ｖrを維持すべき電圧Ｖfを出力するよ
うに（図９参照）、各回路定数が設定されている。

【０００７】この結果、この降圧電圧出力用トランジス
タ駆動回路７は、降圧電圧変動検出回路４から出力され
る信号Ｓ１、Ｓ２がＶ_S2−Ｖp＝Ｖp−Ｖ_S1の関係にある
場合、即ち、Ｖdd＜Ｖrの場合には、ゲート電圧Ｖgとし
て、Ｖdd＝Ｖrを維持し得る電圧Ｖfよりも小さな電圧を
出力し、Ｖddを上昇させるように動作し、また、信号Ｓ
１、Ｓ２がＶ_S1−Ｖp＝Ｖp−Ｖ_S2の関係にある場合、即
ち、Ｖdd＞Ｖrの場合には、ゲート電圧Ｖgとして、Ｖdd
＝Ｖrを維持し得る電圧Ｖfよりも大きな電圧を出力し、
Ｖddを下降させるように動作することになる。

【０００８】このように、かかる降圧回路は、降圧電圧
Ｖddが何らかの原因で電圧変動を起こした場合、降圧電
圧変動検出回路４及び降圧電圧出力用トランジスタ駆動
回路７を介して、降圧電圧Ｖddを直ちに基準電圧Ｖrと
同一電圧に回復させるというものである。

【０００９】

【発明が解決しようとする課題】かかる従来の降圧回路
において、降圧電圧Ｖddの変動を感度良く検出するため
には、降圧電圧変動検出回路４を構成する差動増幅回路
９、１０の増幅率を大きくする必要がある。しかしなが
ら、このようにすると、降圧電圧Ｖddの変動が大きい場
合、降圧電圧変動検出回路４から出力される信号Ｓ１、
Ｓ２の振幅が余りに大きくなってしまい、このため、後
に詳述するように、降圧電圧変動検出回路４と、降圧電
圧出力用トランジスタ駆動回路７の動作速度の差を原因
として、信号Ｓ１、Ｓ２が収束する方向には動作せず、
発振してしまい、降圧電圧Ｖddを基準電圧Ｖrと同一電
圧に回復できなくなる場合があるという問題点があっ
た。

【００１０】図９は、かかる問題点をより具体的に説明
するためのタイムチャートであり、例えば、時刻Ｔ１
で、降圧電圧Ｖddが何らかの原因で低下した場合、降圧
電圧変動検出回路４は、その出力端子５、６に、Ｖ_S2−
Ｖp＝Ｖp−Ｖ_S1なる関係にある信号Ｓ１、Ｓ２を出力す
る。この結果、降圧電圧出力用トランジスタ駆動回路７
は、ｐＭＯＳ２のゲート電圧Ｖgとして、Ｖdd＝Ｖrを維
持し得る電圧Ｖfよりも小さい電圧を出力し、降圧電圧
Ｖddを上昇させるように動作する。

【００１１】しかしながら、ｐＭＯＳ２は、降圧電圧Ｖ
ddを電源電圧として使用する回路８に電流を供給しなけ
ればならないため、そのサイズを大きく形成されてお
り、そのゲートの寄生容量が大きくなっている。このた
め、降圧電圧出力用トランジスタ駆動回路７の動作は、
降圧電圧変動検出回路４よりも遅くなってしまい、この
結果、降圧電圧Ｖddが基準電圧Ｖrに近づき、時刻Ｔ２
で降圧電圧Ｖddが基準電圧Ｖrと同一電圧に回復し、Ｖ
_S1＝Ｖ_S2＝Ｖpとなったとしても、ゲート電圧Ｖgは、Ｖ
g＝Ｖfとはならず、降圧電圧出力用トランジスタ駆動回
路７は、依然として、Ｖfよりも小さい電圧を出力して
しまい、降圧電圧Ｖddは、オーバシュートしてしまう。

【００１２】この結果、降圧電圧Ｖddは、Ｖdd＞Ｖrな
る関係になるので、降圧電圧変動検出回路４は、その出
力端子５、６に、Ｖ_S1−Ｖp＝Ｖp−Ｖ_S2なる関係にある
信号Ｓ１、Ｓ２を出力するが、前述したように降圧電圧
出力用トランジスタ駆動回路７の動作は降圧電圧変動検
出回路４よりも遅いので、降圧電圧出力用トランジスタ
駆動回路７は、時刻Ｔ２からゲート電圧Ｖgを上昇さ
せ、時刻がＴ３になった後、ゲート電圧Ｖgとして、Ｖd
d＝Ｖrを維持し得る電圧Ｖfよりも大きい電圧を出力
し、降圧電圧Ｖddを下降させるように動作する。

【００１３】しかしながら、この場合においても、降圧
電圧出力用トランジスタ駆動回路７の動作は、降圧電圧
変動検出回路４よりも遅いことを原因として、降圧電圧
Ｖddが基準電圧Ｖrに近づき、時刻Ｔ４で、降圧電圧Ｖd
dが基準電圧Ｖrと同一電圧に回復したとしても、即ち、
Ｖ_S1＝Ｖ_S2＝Ｖpとなったとしても、ゲート電圧ＶgはＶ
g＝Ｖfとはならず、降圧電圧出力用トランジスタ駆動回
路７は、依然として、Ｖfよりも大きい電圧を出力して
しまう。このため、降圧電圧Ｖddは、アンダーシュート
してしまう。このように、降圧電圧Ｖddの変動が大きい
と、以上の動作が繰り返されて、なかなか収束せず、発
振を起こしてしまう場合がある。これが従来の降圧回路
が有していた問題点である。

【００１４】本発明は、かかる点に鑑み、降圧電圧の変
動を感度良く検出するために、降圧電圧変動検出回路の
感度を大きくした場合において、降圧電圧が大きく変動
した場合であっても、発振を回避し、降圧電圧の変動を
直ちに回復させることができるようにした降圧回路を提
供することを目的とする。

【００１５】

【課題を解決するための手段】図１は本発明の原理説明
図であり、本発明による降圧回路は、外部から供給され
る電源電圧Ｖccをその一方の被制御電極に供給され、そ
の他方の被制御電極に電源電圧Ｖccを降圧してなる降圧
電圧Ｖddを出力する降圧電圧出力用トランジスタ３３
と、降圧電圧Ｖddの変動を基準電圧Ｖrとの比較におい
て検出し、その結果を相補関係にある一対の信号Ｓ１、
Ｓ２として、その出力端子５、６に出力する降圧電圧変
動検出回路４と、この降圧電圧変動検出回路４の出力端
子５、６間に接続された抵抗素子３４と、降圧電圧変動
検出回路４が出力する信号Ｓ１、Ｓ２により制御されて
降圧電圧Ｖddが基準電圧Ｖrと同一電圧となるように降
圧電圧出力用トランジスタ３３を駆動する降圧電圧出力
用トランジスタ駆動回路７とを設けて構成される。な
お、この図１では、降圧電圧出力用トランジスタ３３と
してｐＭＯＳを記載しているが、この降圧電圧出力用ト
ランジスタ３３はｎＭＯＳや、バイポーラトランジスタ
で構成することもできる。

【００１６】

【作用】本発明においては、降圧電圧変動検出回路４
は、その出力端子５、６間を抵抗素子３４を介して接続
されているので、降圧電圧Ｖddの変動を感度良く検出す
るために、降圧電圧変動検出回路４の感度を大きくした
場合において、降圧電圧Ｖddが大きく変動した場合であ
っても、降圧電圧変動検出回路４から出力される信号Ｓ
１、Ｓ２の振幅を小さく抑えることができる。したがっ
て、発振を回避し、降圧電圧Ｖddの変動を直ちに回復さ
せることができる。

【００１７】

【実施例】以下、図２〜図７を参照して本発明の各種実
施例につき説明する。なお、図２、図４〜図７におい
て、図８に対応する部分には同一符号を付し、その重複
説明は省略する。

【００１８】第１実施例・・図２、図３図２は本発明の第１実施例を示す図であり、この第１実
施例は、降圧電圧変動検出回路４の出力端子５、６間に
接続された抵抗素子としてｐＭＯＳ３５を設け、そのド
レイン及びソースをそれぞれ出力端子５及び６に接続
し、そのゲートを接地し、その他については、図８に示
す従来の降圧回路と同様に構成したものである。

【００１９】この第１実施例によれば、降圧電圧変動検
出回路４は、その出力端子５、６間をｐＭＯＳ３５によ
り接続されているので、降圧電圧Ｖddの変動を感度良く
検出するために、降圧電圧変動検出回路４の感度を大き
くした場合、即ち、差動増幅回路９、１０の増幅率を大
きくした場合において、降圧電圧Ｖddが大きく変動した
場合であっても、降圧電圧変動検出回路４が出力する信
号Ｓ１、Ｓ２の振幅を小さく抑えることができる。した
がって、発振を回避し、降圧電圧Ｖddの変動を直ちに回
復させることができる。なお、図３は、この第１実施例
の動作を示すタイムチャートであり、時刻Ｔ１で、降圧
電圧Ｖddが大きく低下した場合において、これが直ちに
回復する様子を示している。

【００２０】第２実施例・・図４図４は本発明の第２実施例を示す図であり、この第２実
施例は、降圧電圧変動検出回路４の出力端子５、６間に
接続された抵抗素子として抵抗３６を設け、その一端及
び他端をそれぞれ出力端子５及び６に接続し、その他に
ついては、図８に示す従来の降圧回路と同様に構成した
ものである。かかる第２実施例においても、第１実施例
の場合と同様の作用効果を得ることができる。

【００２１】第３実施例・・図５図５は本発明の第３実施例を示す図であり、この第３実
施例は、降圧電圧変動検出回路４の出力端子５、６間に
接続された抵抗素子としてｎＭＯＳ３７を設け、そのド
レイン及びソースをそれぞれ出力端子５及び６に接続
し、そのゲートを電源線１に接続し、その他について
は、図８に示す従来の降圧回路と同様に構成したもので
ある。かかる第３実施例においても、第１実施例の場合
と同様の作用効果を得ることができる。

【００２２】第４実施例・・図６図６は本発明の第４実施例を示す図であり、この第４実
施例は、降圧電圧変動検出回路４を抵抗負荷型の差動増
幅回路３８、３９で構成すると共に、この降圧電圧変動
検出回路４の出力端子５、６間に接続された抵抗素子と
してｐＭＯＳ３５を設け、そのドレイン及びソースを、
それぞれ出力端子５及び６に接続し、そのゲートを接地
し、その他については、図８に示す従来の降圧回路と同
様に構成したものである。かかる第４実施例において
も、第１実施例の場合と同様の作用効果を得ることがで
きる。なお、４０〜４３は負荷素子をなす抵抗である。

【００２３】第５実施例・・図７図７は本発明の第５実施例を示す図であり、この第５実
施例は、降圧電圧変動検出回路４の出力端子５、６間に
接続された抵抗素子としてｐＭＯＳ３５を設け、そのド
レイン及びソースをそれぞれ出力端子５及び６に接続
し、そのゲートを接地すると共に、降圧電圧出力用トラ
ンジスタ駆動回路７を抵抗負荷型の差動増幅回路４４で
構成し、その他については、図８に示す従来の降圧回路
と同様に構成したものである。かかる第５実施例におい
ても、第１実施例の場合と同様の作用効果を得ることが
できる。なお、４５、４６は負荷素子をなす抵抗であ
る。

【００２４】

【発明の効果】本発明によれば、降圧電圧変動検出回路
４の出力端子５、６間を抵抗素子３４を介して接続する
という構成を採用したことにより、降圧電圧Ｖddの変動
を感度良く検出するために、降圧電圧変動検出回路４の
感度を大きくした場合において、降圧電圧Ｖddが大きく
変動した場合であっても、降圧電圧変動検出回路４から
出力される信号Ｓ１、Ｓ２の振幅を小さく抑えることが
できるので、発振を回避し、降圧電圧Ｖddの変動を直ち
に回復させることができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第１実施例を示す図である。

【図３】本発明の第１実施例の動作を示すタイムチャー
トである。

【図４】本発明の第２実施例を示す図である。

【図５】本発明の第３実施例を示す図である。

【図６】本発明の第４実施例を示す図である。

【図７】本発明の第５実施例を示す図である。

【図８】従来の降圧回路を示す図である。

【図９】従来の降圧回路の問題点を説明するためのタイ
ムチャートである。

【符号の説明】

４降圧電圧変動検出回路７降圧電圧出力用トランジスタ駆動回路３３降圧電圧出力用トランジスタ３４抵抗素子

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平４−291608（ＪＰ，Ａ) 特開平２−235119（ＪＰ，Ａ) 特開昭57−118442（ＪＰ，Ａ) 特開昭47−114756（ＪＰ，Ａ) 実開昭53−68935（ＪＰ，Ｕ)

Claims

(57)【特許請求の範囲】

【請求項１】外部から供給される電源電圧をその一方の
被制御電極に供給され、その他方の被制御電極に前記電
源電圧を降圧してなる降圧電圧を出力する降圧電圧出力
用トランジスタと、前記降圧電圧の変動を基準電圧との比較において検出
し、その結果を相補関係にある一対の信号として、その
第１及び第２の出力端子に出力する降圧電圧変動検出回
路と、該降圧電圧変動検出回路の前記第１及び第２の出力端子
間に接続された抵抗素子と、前記降圧電圧変動検出回路が出力する信号により制御さ
れて前記降圧電圧が前記基準電圧と同一電圧となるよう
に前記降圧電圧出力用トランジスタを駆動する降圧電圧
出力用トランジスタ駆動回路とを設けて構成されている
ことを特徴とする降圧回路。