JP2535981B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2535981B2 JP2535981B2 JP30190887A JP30190887A JP2535981B2 JP 2535981 B2 JP2535981 B2 JP 2535981B2 JP 30190887 A JP30190887 A JP 30190887A JP 30190887 A JP30190887 A JP 30190887A JP 2535981 B2 JP2535981 B2 JP 2535981B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法、特にゲートと拡散
層の低抵抗化のために用いるTiSi2層の形成方法に関す
る。
層の低抵抗化のために用いるTiSi2層の形成方法に関す
る。
本発明は、TiSi2層を有する半導体装置の製造方法に
おいて、不純物領域が実質的に再分布を起さない温度に
基体を加熱した状態でSi上にTiを堆積することにより、
低抵抗のTiSi2層を形成することができるようにしたも
のである。
おいて、不純物領域が実質的に再分布を起さない温度に
基体を加熱した状態でSi上にTiを堆積することにより、
低抵抗のTiSi2層を形成することができるようにしたも
のである。
半導体装置の性能を向上させるために、トランジスタ
の高速化が要求されている。この高速化を実現させるた
めの一つの方法として、ゲート及び拡散層上にTiSi2層
をセルフアライメントで形成して低抵抗化する方法があ
る。例えば、第２図に示すように、素子間分離用のLOCO
S層（６）を形成したSi基体（１）にソース領域
（２）、ドレイン領域（３）及びポリSiゲート（４）を
有するMOS FET（５）を形成した後（第２図Ａ）、スパ
ッタ等で全面にTi（８）を堆積する（第２図Ｂ）。次に
基体（１）を真空中又は不活性ガス中で550〜900℃の温
度に加熱することにより、TiとSiとが接触している部分
をシリサイド化させてTiSi2（９）とし（第２図Ｃ）、
この後アンモニア過水を用いて未反応のTi（８）をエッ
チング除去することにより、ソース領域（２）、ドレン
イン領域（３）及びゲート（４）にTiSi2層（10）を形
成する（第２図Ｄ）。
の高速化が要求されている。この高速化を実現させるた
めの一つの方法として、ゲート及び拡散層上にTiSi2層
をセルフアライメントで形成して低抵抗化する方法があ
る。例えば、第２図に示すように、素子間分離用のLOCO
S層（６）を形成したSi基体（１）にソース領域
（２）、ドレイン領域（３）及びポリSiゲート（４）を
有するMOS FET（５）を形成した後（第２図Ａ）、スパ
ッタ等で全面にTi（８）を堆積する（第２図Ｂ）。次に
基体（１）を真空中又は不活性ガス中で550〜900℃の温
度に加熱することにより、TiとSiとが接触している部分
をシリサイド化させてTiSi2（９）とし（第２図Ｃ）、
この後アンモニア過水を用いて未反応のTi（８）をエッ
チング除去することにより、ソース領域（２）、ドレン
イン領域（３）及びゲート（４）にTiSi2層（10）を形
成する（第２図Ｄ）。
上述した従来のTiSi2層の形成方法において、処理温
度は550〜600℃の低い温度とする方が酸化物領域上でSi
がTiに拡散するのを抑えるためには好ましいわけである
が、この温度範囲で加熱すると、TiSi2が完全には生成
しないで部分的にTiSiとなり、また抵抗率が約65μΩ・
cmと高くなるという問題点がある。一方、800℃前後の
高い温度で処理する場合には完全にTiSi2が生成し、抵
抗率も17μΩ・cmと低い値が得られるが、不純物領域の
不純物が縦方向に再拡散するという欠点が生じる（Elec
trochemical Society 1982.10.P.254参照）。
度は550〜600℃の低い温度とする方が酸化物領域上でSi
がTiに拡散するのを抑えるためには好ましいわけである
が、この温度範囲で加熱すると、TiSi2が完全には生成
しないで部分的にTiSiとなり、また抵抗率が約65μΩ・
cmと高くなるという問題点がある。一方、800℃前後の
高い温度で処理する場合には完全にTiSi2が生成し、抵
抗率も17μΩ・cmと低い値が得られるが、不純物領域の
不純物が縦方向に再拡散するという欠点が生じる（Elec
trochemical Society 1982.10.P.254参照）。
本発明は、上記問題点を解決することができる半導体
装置の製造方法を提供するものである。
装置の製造方法を提供するものである。
本発明は、TiSi2層（10）を有する半導体装置の製造
方法において、Si基体（１）又はSiを有する基体に形成
された不純物領域（２），（３）が実質的に再分布を起
こさない温度に基体（１）を加熱した状態で、基体
（１）のSi上にスパッタ蒸着又はバイアススパッタ蒸着
によりTi（８）を堆積してTiSi2層（10）を形成するこ
とを特徴とする。
方法において、Si基体（１）又はSiを有する基体に形成
された不純物領域（２），（３）が実質的に再分布を起
こさない温度に基体（１）を加熱した状態で、基体
（１）のSi上にスパッタ蒸着又はバイアススパッタ蒸着
によりTi（８）を堆積してTiSi2層（10）を形成するこ
とを特徴とする。
本発明によれば、基体（１）自体を加熱することによ
り、この加熱温度は不純物領域（２），（３）が実質的
に再分布を起さない、比較的低い温度であってもTi
（８）をTiSi2（９）に完全にシリサイド化させること
が可能になる。
り、この加熱温度は不純物領域（２），（３）が実質的
に再分布を起さない、比較的低い温度であってもTi
（８）をTiSi2（９）に完全にシリサイド化させること
が可能になる。
図面を参照して本発明の実施例を説明する。
先ず第１図Ａに示すように、Si基体（１）にソース領
域（２）、ドレンイン領域（３）、ポリSiゲート（４）
を有するMOS FET（５）を形成する。同図で（６）はLO
COS層、（７）はチャンネルストップ領域である。
域（２）、ドレンイン領域（３）、ポリSiゲート（４）
を有するMOS FET（５）を形成する。同図で（６）はLO
COS層、（７）はチャンネルストップ領域である。
次に第１図Ｂに示すように、基体（１）のソース領域
（２）とドレイン領域（３）の不純物が再拡散を起さな
い温度である例えば600℃に加熱した状態で、Ti（８）
をスパッタ蒸着（又はバイアススパッタ蒸着）により堆
積すると、Si上に堆積したTi（８）が選択的にシリサイ
ド化してTiSi2（９）ができる。このように基体（１）
を加熱しておいてTi（８）をスパッタする場合、Ti原子
の衝突による運動エネルギーが与えられたSi原子が散乱
しやすくなっている結果、600℃程度の低い温度でも容
易にTiSi2生成の活性化エネルギーが得られて、TiSi
2（９）の安定な生成が可能になる。また、使用するス
パッタ装置は、真空度が非常に良好であるため、不純物
が少なく、安定したシリサイドを再現性良く形成するこ
とができる。
（２）とドレイン領域（３）の不純物が再拡散を起さな
い温度である例えば600℃に加熱した状態で、Ti（８）
をスパッタ蒸着（又はバイアススパッタ蒸着）により堆
積すると、Si上に堆積したTi（８）が選択的にシリサイ
ド化してTiSi2（９）ができる。このように基体（１）
を加熱しておいてTi（８）をスパッタする場合、Ti原子
の衝突による運動エネルギーが与えられたSi原子が散乱
しやすくなっている結果、600℃程度の低い温度でも容
易にTiSi2生成の活性化エネルギーが得られて、TiSi
2（９）の安定な生成が可能になる。また、使用するス
パッタ装置は、真空度が非常に良好であるため、不純物
が少なく、安定したシリサイドを再現性良く形成するこ
とができる。
次に第１図Ｃに示すように、アンモニア過水を使用し
て未反応のTi（８）を除去して、ソース領域（２）、ド
レイン領域（３）及びゲート（４）にTiSi2層（10）を
形成する。このようにして得られたTiSi2層（10）の抵
抗率は、約17μΩ・cmであった。また、ソース領域
（２）とドレイン領域（３）における不純物分布のプロ
ファイルには殆んど変化がなかった。
て未反応のTi（８）を除去して、ソース領域（２）、ド
レイン領域（３）及びゲート（４）にTiSi2層（10）を
形成する。このようにして得られたTiSi2層（10）の抵
抗率は、約17μΩ・cmであった。また、ソース領域
（２）とドレイン領域（３）における不純物分布のプロ
ファイルには殆んど変化がなかった。
本発明によれば、不純物領域の再拡散を生じさせない
で、低抵抗のTiSi2層を形成することができる。
で、低抵抗のTiSi2層を形成することができる。
第１図は実施例の工程図、第２図は従来例の工程図であ
る。 （１）はSi基体、（２）はソース領域、（３）はドレン
イン領域、（４）はポリSiゲート、（５）はMOS FET、
（８）はTi、（９）はTiSi2、（10）はTiSi2層である。
る。 （１）はSi基体、（２）はソース領域、（３）はドレン
イン領域、（４）はポリSiゲート、（５）はMOS FET、
（８）はTi、（９）はTiSi2、（10）はTiSi2層である。
Claims (1)
- 【請求項１】TiSi2層を有する半導体装置の製造方法に
おいて、 Si基体又はSi層を有する基体に形成された不純物領域が
実質的に再分布を起さない温度に上記基体を加熱した状
態で、該基体のSi上にTiを堆積してTiSi2層を形成する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30190887A JP2535981B2 (ja) | 1987-11-30 | 1987-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30190887A JP2535981B2 (ja) | 1987-11-30 | 1987-11-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01143359A JPH01143359A (ja) | 1989-06-05 |
| JP2535981B2 true JP2535981B2 (ja) | 1996-09-18 |
Family
ID=17902559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30190887A Expired - Lifetime JP2535981B2 (ja) | 1987-11-30 | 1987-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2535981B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2810947B2 (ja) * | 1990-01-19 | 1998-10-15 | 日本電信電話株式会社 | 半導体装置の製造方法 |
| JP2833468B2 (ja) * | 1994-02-17 | 1998-12-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100198621B1 (ko) * | 1995-12-26 | 1999-06-15 | 구본준 | 반도체소자의 실리사이드막 형성방법 |
-
1987
- 1987-11-30 JP JP30190887A patent/JP2535981B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01143359A (ja) | 1989-06-05 |
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