JP2523687Y2 - 画像データ処理装置 - Google Patents
画像データ処理装置Info
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Description
（産業上の利用分野） 本考案は、イメージスキャナ内などに設置される画像
データ処理装置に関するものである。 （従来の技術） 原稿などの読取り装置やパターン認識装置などとして
利用されるイメージスキャナは、ラインセンサによる主
走査とこのラインセンサをその主走査方向と直角の方向
に送る副走査との組合せによって二次元原稿を読取るよ
うに構成されている。 このようなイメージスキャナには、画質改善用やパタ
ーン認識のための前処理用などに画像データ処理装置が
付加される。このような画像データ処理は、通常、ライ
ンセンサによる画像データの読取りと並行してリアルタ
イムで行われることから、高速性が要求される。このた
め、プロセッサなどによるソフトウェア処理よりも専用
の演算回路を縦列に接続するハードウェア処理の構成が
採用される。 すなわち、第５図に示すように、縦列に接続された複
数の（この例では３個の）演算回路31,32,33と、これら
の演算回路に対応して設置される専用のラインメモリ4
1,42,43と、これらのラインメモリに対するアドレスを
発生するアドレスカウンタ34とから構成される。演算回
路31,32,33は、加算のみ、乗算のみという具合に１種類
のみの演算を実行し、これらを縦列に接続したパイプラ
イン構成により全体として加減乗除の組合せによる演算
が実行される。 画像データの読取り単位が１ラインであることや、輪
郭強調や輪郭抽出など隣接ライン間の画素データ間の演
算が処理の主体になるため、演算回路ごとにバッファメ
モリとして１ライン分の画素データを蓄積する専用のラ
インメモリが設置される。各演算回路は、入力端子I1や
前段の演算回路から受け取った画素データや処理データ
を専用にラインメモリに蓄積中の直前のラインの画素デ
ータや処理データと演算し、演算結果を後段の演算回路
や出力端子Ｏに出力すると共に、専用のラインメモリの
内容を入力端子I1や前段の演算回路から受け取った画素
データや処理データによって更新してゆく。アドレスカ
ウンタ34は、入力端子I2から受けたクロック信号に基づ
き、アドレスを生成しラインメモリ41〜43に供給する。 通常、演算回路31〜33とアドレスカウンタ34とを含む
処理部30は、ゲートアレイやカスタムLSIなどで構成さ
れ、ラインメモリ41〜43はこのゲートアレイなどに対す
る外付け部品として設置される。 （考案が解決しようとする課題） 第５図に示した従来の画像処理装置では、演算回路ご
とに外付けのラインメモリを設置しているため、部品点
数が増加し、装置が大型かつ高価になるという問題があ
る。 （課題を解決するための手段） 本考案の画像処理装置は、縦列配置された複数の演算
回路と、これら演算回路のそれぞれに割当てられる複数
のアドレス空間を有しこれらの演算回路によってアクセ
スされる共用のラインメモリとを備えている。 上記演算回路のうち先頭のものは、ライン上に所定の
画素周期で配列される画素データ群を入力端子から受け
取り、これと共用のラインメモリの自回路に割当てられ
たアドレス空間から読出した隣接ライン上の画素データ
との演算を行い処理データとして後段の演算回路に出力
すると共に入力端子から受け取った画素データを共用の
ラインメモリの上記読出しアドレスと同一のアドレスに
書込む処理を画素周期を分割した先頭の分割期間内に実
行する手段を備えている。 また、上記演算回路のうち後段のものは、前段の演算
回路から所定の画素周期で出力される処理データを受け
取り、これと共用のラインメモリの自回路に割当てられ
たアドレス空間から読出した隣接ライン上の処理データ
との演算を行い処理データとして後段の演算回路又は出
力端子に出力すると共に前段の演算回路から受け取った
処理データを共用のラインメモリの上記読出しアドレス
と同一のアドレスに書込む処理を画素周期を分割した複
数の分割期間のうち配列順序に対応する期間内に実行す
る手段を備えている。 すなわち、ラインメモリの共用化と各演算回路による
メモリアクセスを含む処理の時分割多重化とにより、ゲ
ートアレイなどに対する外付けの部品点数が減少し、装
置の小型化と低廉化とが実現される。 以下、本考案の作用を実施例と共に詳細に説明する。 （実施例） 第１図は、本考案の一実施例の画像データ処理装置の
構成を示すブロック図であり、10は処理部、20は共用の
ラインメモリである。 処理部10は、縦列接続された３個の演算回路11,12,13
と、バンク内アドレスカウンタ14と、バンクアドレスカ
ウンタ15と、セレクタ16とを含むゲートアレイやカスタ
ムLSIで構成されている。また、I1は画素データの入力
端子、I2は画素クロック信号CKの入力端子、Ｏは処理デ
ータの出力端子である。 共用のラインメモリ20は、第２図の概念図に例示する
ように、バンク０からバンク４までの同一容量（この例
では8Kバイト）の４個のバンクに分割されると共に、バ
ンク０が演算回路11に、バンク１が演算回路12に、バン
ク２が演算回路13に割当てられ、バンク３は不使用領域
となっている。 演算回路11は、第３図のブロック図に示すように、演
算部111と、タイミング制御部112と、ラッチ回路113,11
4と、データバスバッファ115、116とから構成されてい
る。なお、INは画素データの入力端子、OUTは次段の演
算回路12に連なる出力端子である。 演算回路12と13も、演算部の機能が異なり得る点を除い
て上記演算回路11と同一の構成となっている。 第４図は、画素クロック信号CK、この画素クロック信
号CKに同期して入力端子I1に出現する画素データＰ
（ｎ）,P（ｎ＋１）・・・、バンクアドレスカウンタ14
から出力されるバンクアドレス0,1,2,3、バンク内アド
レスカウンタから出力されるバンク内アドレスＡ
（ｎ）,A（ｎ＋１）・・・、セレクタ16による選択状
態、演算回路11,12,13内で生成される、ラッチパルスLA
T1,LAT2、チップセレクト信号CS、リード／ライト信号
（R/W）、イネーブル信号（EN）のタイミングを示すタ
イミングチャートである。 まず、演算回路11の動作に関連する部分について説明
する。第４図の波形図に例示するように、第１図の入力
端子I1には、入力端子I2に供給されるクロック信号CKに
同期して、画素データＰ（ｎ）,P（ｎ＋１）・・・が出
現する。バンクアドレスカウンタ11は、クロック信号CK
を受けてその４倍の速度で循環的に歩進されるバンクア
ドレス
データ処理装置に関するものである。 （従来の技術） 原稿などの読取り装置やパターン認識装置などとして
利用されるイメージスキャナは、ラインセンサによる主
走査とこのラインセンサをその主走査方向と直角の方向
に送る副走査との組合せによって二次元原稿を読取るよ
うに構成されている。 このようなイメージスキャナには、画質改善用やパタ
ーン認識のための前処理用などに画像データ処理装置が
付加される。このような画像データ処理は、通常、ライ
ンセンサによる画像データの読取りと並行してリアルタ
イムで行われることから、高速性が要求される。このた
め、プロセッサなどによるソフトウェア処理よりも専用
の演算回路を縦列に接続するハードウェア処理の構成が
採用される。 すなわち、第５図に示すように、縦列に接続された複
数の（この例では３個の）演算回路31,32,33と、これら
の演算回路に対応して設置される専用のラインメモリ4
1,42,43と、これらのラインメモリに対するアドレスを
発生するアドレスカウンタ34とから構成される。演算回
路31,32,33は、加算のみ、乗算のみという具合に１種類
のみの演算を実行し、これらを縦列に接続したパイプラ
イン構成により全体として加減乗除の組合せによる演算
が実行される。 画像データの読取り単位が１ラインであることや、輪
郭強調や輪郭抽出など隣接ライン間の画素データ間の演
算が処理の主体になるため、演算回路ごとにバッファメ
モリとして１ライン分の画素データを蓄積する専用のラ
インメモリが設置される。各演算回路は、入力端子I1や
前段の演算回路から受け取った画素データや処理データ
を専用にラインメモリに蓄積中の直前のラインの画素デ
ータや処理データと演算し、演算結果を後段の演算回路
や出力端子Ｏに出力すると共に、専用のラインメモリの
内容を入力端子I1や前段の演算回路から受け取った画素
データや処理データによって更新してゆく。アドレスカ
ウンタ34は、入力端子I2から受けたクロック信号に基づ
き、アドレスを生成しラインメモリ41〜43に供給する。 通常、演算回路31〜33とアドレスカウンタ34とを含む
処理部30は、ゲートアレイやカスタムLSIなどで構成さ
れ、ラインメモリ41〜43はこのゲートアレイなどに対す
る外付け部品として設置される。 （考案が解決しようとする課題） 第５図に示した従来の画像処理装置では、演算回路ご
とに外付けのラインメモリを設置しているため、部品点
数が増加し、装置が大型かつ高価になるという問題があ
る。 （課題を解決するための手段） 本考案の画像処理装置は、縦列配置された複数の演算
回路と、これら演算回路のそれぞれに割当てられる複数
のアドレス空間を有しこれらの演算回路によってアクセ
スされる共用のラインメモリとを備えている。 上記演算回路のうち先頭のものは、ライン上に所定の
画素周期で配列される画素データ群を入力端子から受け
取り、これと共用のラインメモリの自回路に割当てられ
たアドレス空間から読出した隣接ライン上の画素データ
との演算を行い処理データとして後段の演算回路に出力
すると共に入力端子から受け取った画素データを共用の
ラインメモリの上記読出しアドレスと同一のアドレスに
書込む処理を画素周期を分割した先頭の分割期間内に実
行する手段を備えている。 また、上記演算回路のうち後段のものは、前段の演算
回路から所定の画素周期で出力される処理データを受け
取り、これと共用のラインメモリの自回路に割当てられ
たアドレス空間から読出した隣接ライン上の処理データ
との演算を行い処理データとして後段の演算回路又は出
力端子に出力すると共に前段の演算回路から受け取った
処理データを共用のラインメモリの上記読出しアドレス
と同一のアドレスに書込む処理を画素周期を分割した複
数の分割期間のうち配列順序に対応する期間内に実行す
る手段を備えている。 すなわち、ラインメモリの共用化と各演算回路による
メモリアクセスを含む処理の時分割多重化とにより、ゲ
ートアレイなどに対する外付けの部品点数が減少し、装
置の小型化と低廉化とが実現される。 以下、本考案の作用を実施例と共に詳細に説明する。 （実施例） 第１図は、本考案の一実施例の画像データ処理装置の
構成を示すブロック図であり、10は処理部、20は共用の
ラインメモリである。 処理部10は、縦列接続された３個の演算回路11,12,13
と、バンク内アドレスカウンタ14と、バンクアドレスカ
ウンタ15と、セレクタ16とを含むゲートアレイやカスタ
ムLSIで構成されている。また、I1は画素データの入力
端子、I2は画素クロック信号CKの入力端子、Ｏは処理デ
ータの出力端子である。 共用のラインメモリ20は、第２図の概念図に例示する
ように、バンク０からバンク４までの同一容量（この例
では8Kバイト）の４個のバンクに分割されると共に、バ
ンク０が演算回路11に、バンク１が演算回路12に、バン
ク２が演算回路13に割当てられ、バンク３は不使用領域
となっている。 演算回路11は、第３図のブロック図に示すように、演
算部111と、タイミング制御部112と、ラッチ回路113,11
4と、データバスバッファ115、116とから構成されてい
る。なお、INは画素データの入力端子、OUTは次段の演
算回路12に連なる出力端子である。 演算回路12と13も、演算部の機能が異なり得る点を除い
て上記演算回路11と同一の構成となっている。 第４図は、画素クロック信号CK、この画素クロック信
号CKに同期して入力端子I1に出現する画素データＰ
（ｎ）,P（ｎ＋１）・・・、バンクアドレスカウンタ14
から出力されるバンクアドレス0,1,2,3、バンク内アド
レスカウンタから出力されるバンク内アドレスＡ
（ｎ）,A（ｎ＋１）・・・、セレクタ16による選択状
態、演算回路11,12,13内で生成される、ラッチパルスLA
T1,LAT2、チップセレクト信号CS、リード／ライト信号
（R/W）、イネーブル信号（EN）のタイミングを示すタ
イミングチャートである。 まず、演算回路11の動作に関連する部分について説明
する。第４図の波形図に例示するように、第１図の入力
端子I1には、入力端子I2に供給されるクロック信号CKに
同期して、画素データＰ（ｎ）,P（ｎ＋１）・・・が出
現する。バンクアドレスカウンタ11は、クロック信号CK
を受けてその４倍の速度で循環的に歩進されるバンクア
ドレス
〔０〕，〔１〕，〔２〕，〔３〕を生成し、共用
のラインメモリ20の上位アドレス入力端子に供給する。
また、バンク内アドレスカウンタ15は、クロック信号CK
の周期で歩進されるバンク内アドレスを生成し、共用の
ラインメモリ20の下位アドレス入力端子に供給する。 演算回路11のタイミング制御部112は、入力端子I2か
ら供給されるクロック信号CKを受けて、第４図に示すタ
イミングのラッチパルスLAT1、LAT2,チップセレクト信
号CS、リード／ライト信号（R/W）、イネーブル信号（E
N）を発生する。まず、ラッチパルスLAT1に同期して、
入力端子I1に連なる入力端子IN上の画素データＰ（ｎ）
がラッチ回路113にラッチされ、演算回路111の一方の入
力端子に供給される。次に、リード／ライト信号（R/
W）のハイ状態（リードモード）のもとでチップセレク
ト信号（CS）がハイに立上がる。 この状態では、演算回路11のコントロール及びデータ
バス17がセレクタ16を経て共用のラインメモリ20のコン
トロトール及びデータバス21に接続されている。従っ
て、上記チップセレクト信号（CS）の立上がりに同期し
て共用のラインメモリ20のバンク
のラインメモリ20の上位アドレス入力端子に供給する。
また、バンク内アドレスカウンタ15は、クロック信号CK
の周期で歩進されるバンク内アドレスを生成し、共用の
ラインメモリ20の下位アドレス入力端子に供給する。 演算回路11のタイミング制御部112は、入力端子I2か
ら供給されるクロック信号CKを受けて、第４図に示すタ
イミングのラッチパルスLAT1、LAT2,チップセレクト信
号CS、リード／ライト信号（R/W）、イネーブル信号（E
N）を発生する。まず、ラッチパルスLAT1に同期して、
入力端子I1に連なる入力端子IN上の画素データＰ（ｎ）
がラッチ回路113にラッチされ、演算回路111の一方の入
力端子に供給される。次に、リード／ライト信号（R/
W）のハイ状態（リードモード）のもとでチップセレク
ト信号（CS）がハイに立上がる。 この状態では、演算回路11のコントロール及びデータ
バス17がセレクタ16を経て共用のラインメモリ20のコン
トロトール及びデータバス21に接続されている。従っ
て、上記チップセレクト信号（CS）の立上がりに同期し
て共用のラインメモリ20のバンク
〔０〕のバンク内アド
レスＡ（ｎ）から１ライン前の対応の画素データが読出
され、演算回路11のデータバス117上に出力される。こ
のデータバス117上に出力された画素データは、データ
バスバッファ115を通りラッチパルス（LAT2）の立上が
りに同期してラッチ回路114に保持され、演算回路111の
他方の入力端子に供給される。続いて、ラッチ回路113
と114に保持中のデータどうしの演算がイネーブル信号
（EN）の立上がりに同期して演算部111で実行され、こ
の演算結果が処理データＤ（ｎ）として出力端子OUTを
経て次段の演算回路12に供給される。最後に、リード／
ライト信号（R/W）のロー状態（ライトモード）のもと
でチップセレクト信号（CS）がハイに立上がる。これに
伴い、ラッチ回路113に保持中の画素データＰ（ｎ）
が、バスバッファ116、データバス17、セレクタ16及び
コントロール及びデータバス21を介して共用のラインメ
モリのバンク
レスＡ（ｎ）から１ライン前の対応の画素データが読出
され、演算回路11のデータバス117上に出力される。こ
のデータバス117上に出力された画素データは、データ
バスバッファ115を通りラッチパルス（LAT2）の立上が
りに同期してラッチ回路114に保持され、演算回路111の
他方の入力端子に供給される。続いて、ラッチ回路113
と114に保持中のデータどうしの演算がイネーブル信号
（EN）の立上がりに同期して演算部111で実行され、こ
の演算結果が処理データＤ（ｎ）として出力端子OUTを
経て次段の演算回路12に供給される。最後に、リード／
ライト信号（R/W）のロー状態（ライトモード）のもと
でチップセレクト信号（CS）がハイに立上がる。これに
伴い、ラッチ回路113に保持中の画素データＰ（ｎ）
が、バスバッファ116、データバス17、セレクタ16及び
コントロール及びデータバス21を介して共用のラインメ
モリのバンク
〔０〕のバンク内アドレスＡ（ｎ）に書込
まれる。 次段の演算回路12では、前段の演算回路11から出力さ
れる処理データＤ（ｎ）に対し、上述した演算回路11に
よる画素データＰ（ｎ）に対する処理と同様の処理が行
われる。すなわち、処理データＤ（ｎ）がラッチ回路11
3に相当するラッチ回路に保持され、これに対応する１
ライン前の処理データが共用のラインメモリ20のバンク
〔１〕のバンク内アドレスＡ（ｎ）からコントロール及
びデータバス21、セレクタ16、コントロール及びデータ
バス18を介して読出されてラッチ回路114に対応するラ
ッチ回路に保持される。続いて、この処理データどうし
の演算が演算部111に対応する演算部で実行され、処理
データＤ′（ｎ）として後段の演算回路13に出力され
る。続いて、ラッチ回路113に対応する回路に保持中の
処理データＤ（ｎ）が共用のラインメモリ20のバンク
〔１〕のバンク内アドレスＡ（ｎ）に書込まれる。 最終段の演算回路13では、前段の演算回路12から出力
される処理データＤ′（ｎ）に対して、上述した演算回
路12による画素データＤ′（ｎ）に対する処理と同様の
処理が行われる。すなわち、前段の演算回路12から出力
される処理データＤ′（ｎ）がラッチ回路113に相当す
るラッチ回路に保持され、これに対応する１ライン前の
処理データが共用のラインメモリ20のバンク〔２〕のバ
ンク内アドレスＡ（ｎ）からコントロール及びデータバ
ス21、セレクタ16、コントロール及びデータバス19を介
して読出され、ラッチ回路114に対応するラッチ回路に
保持される。続いて、この処理データどうしの演算が演
算部111に対応する演算部で実行され、処理データＤ″
（ｎ）として出力端子Ｏに出力される。続いて、ラッチ
回路113に対応するラッチ回路に保持中の処理データ
Ｄ′（ｎ）が共用のラインメモリ20のバンク〔２〕のバ
ンク内アドレスＡ（ｎ）に書込まれる。 バンクアドレスカウンタ14から出力されるバンクアド
レスが〔３〕になると、セレクタ16の出力はハイインピ
ーダンス状態となり処理部10と共用のラインメモリ20と
の間の信号線の電気的接続が遮断される。 演算回路11,12,13では、自回路のコントロール及びデ
ータバスが共用のコントロール及びデータバス21に接続
されていない期間内も、入力端子I1からの画素データ又
は前段の演算回路からの処理データのラッチ、共用のラ
インメモリ20からのデータの読出し、データどうしの演
算、演算結果の後段の演算回路又は出力端子Ｏへの出力
及びラッチ回路に保持中の受け取りデータのメモリへの
書込みが反復的に行われる。しかしながら、共用のライ
ンメモリ20へのアクセスがセレクタ16によって禁止され
ているため、これらの処理は全て無効のアイドル動作と
なる。 以上、演算回路11乃至13の全てに画素クロック周期の
1/4のメモリアクセス期間を均等に付与する構成を例示
した。しかしながら、各演算回路の処理内容に応じて、
互いに異なる長さのメモリアクセス期間を割当てること
もできる。 また、演算回路11乃至13にそれぞれの処理内容に応じ
た異なる大きさのメモリ空間を割当てることもできる。 さらに、３個の演算回路を縦列配置する構成を例示し
た、しかしながら、一般には、２個の演算回路あるいは
４個以上の適宜な個数の演算回路を縦列配置する構成と
してもよい。 また、チップセレクト信号やリード／ライト信号を個
々の演算回路で生成する構成を例示した。しかしながら
これらのコントロール信号を、共通の回路で生成するよ
うに構成してもよい。 （考案の効果） 以上詳細に説明したように、本考案の画素データ処理
装置は、ラインメモリを共用化すると共に各演算回路に
よるメモリアクセスを含む処理を１画素クロック周期内
に時分割多重化する構成であるから、ゲートアレイなど
に外付けするラインメモリの個数が減少し、装置の小型
化と低廉化とが実現される。
まれる。 次段の演算回路12では、前段の演算回路11から出力さ
れる処理データＤ（ｎ）に対し、上述した演算回路11に
よる画素データＰ（ｎ）に対する処理と同様の処理が行
われる。すなわち、処理データＤ（ｎ）がラッチ回路11
3に相当するラッチ回路に保持され、これに対応する１
ライン前の処理データが共用のラインメモリ20のバンク
〔１〕のバンク内アドレスＡ（ｎ）からコントロール及
びデータバス21、セレクタ16、コントロール及びデータ
バス18を介して読出されてラッチ回路114に対応するラ
ッチ回路に保持される。続いて、この処理データどうし
の演算が演算部111に対応する演算部で実行され、処理
データＤ′（ｎ）として後段の演算回路13に出力され
る。続いて、ラッチ回路113に対応する回路に保持中の
処理データＤ（ｎ）が共用のラインメモリ20のバンク
〔１〕のバンク内アドレスＡ（ｎ）に書込まれる。 最終段の演算回路13では、前段の演算回路12から出力
される処理データＤ′（ｎ）に対して、上述した演算回
路12による画素データＤ′（ｎ）に対する処理と同様の
処理が行われる。すなわち、前段の演算回路12から出力
される処理データＤ′（ｎ）がラッチ回路113に相当す
るラッチ回路に保持され、これに対応する１ライン前の
処理データが共用のラインメモリ20のバンク〔２〕のバ
ンク内アドレスＡ（ｎ）からコントロール及びデータバ
ス21、セレクタ16、コントロール及びデータバス19を介
して読出され、ラッチ回路114に対応するラッチ回路に
保持される。続いて、この処理データどうしの演算が演
算部111に対応する演算部で実行され、処理データＤ″
（ｎ）として出力端子Ｏに出力される。続いて、ラッチ
回路113に対応するラッチ回路に保持中の処理データ
Ｄ′（ｎ）が共用のラインメモリ20のバンク〔２〕のバ
ンク内アドレスＡ（ｎ）に書込まれる。 バンクアドレスカウンタ14から出力されるバンクアド
レスが〔３〕になると、セレクタ16の出力はハイインピ
ーダンス状態となり処理部10と共用のラインメモリ20と
の間の信号線の電気的接続が遮断される。 演算回路11,12,13では、自回路のコントロール及びデ
ータバスが共用のコントロール及びデータバス21に接続
されていない期間内も、入力端子I1からの画素データ又
は前段の演算回路からの処理データのラッチ、共用のラ
インメモリ20からのデータの読出し、データどうしの演
算、演算結果の後段の演算回路又は出力端子Ｏへの出力
及びラッチ回路に保持中の受け取りデータのメモリへの
書込みが反復的に行われる。しかしながら、共用のライ
ンメモリ20へのアクセスがセレクタ16によって禁止され
ているため、これらの処理は全て無効のアイドル動作と
なる。 以上、演算回路11乃至13の全てに画素クロック周期の
1/4のメモリアクセス期間を均等に付与する構成を例示
した。しかしながら、各演算回路の処理内容に応じて、
互いに異なる長さのメモリアクセス期間を割当てること
もできる。 また、演算回路11乃至13にそれぞれの処理内容に応じ
た異なる大きさのメモリ空間を割当てることもできる。 さらに、３個の演算回路を縦列配置する構成を例示し
た、しかしながら、一般には、２個の演算回路あるいは
４個以上の適宜な個数の演算回路を縦列配置する構成と
してもよい。 また、チップセレクト信号やリード／ライト信号を個
々の演算回路で生成する構成を例示した。しかしながら
これらのコントロール信号を、共通の回路で生成するよ
うに構成してもよい。 （考案の効果） 以上詳細に説明したように、本考案の画素データ処理
装置は、ラインメモリを共用化すると共に各演算回路に
よるメモリアクセスを含む処理を１画素クロック周期内
に時分割多重化する構成であるから、ゲートアレイなど
に外付けするラインメモリの個数が減少し、装置の小型
化と低廉化とが実現される。
第１図は本考案の一実施例の画像データ処理装置の構成
を示すブロック図、第２図は第１図の共用のラインメモ
リ20内のメモリ空間の構成を例示する概念図、第３図は
第１図の演算回路の構成の一例を示すブロック図、第４
図は第１図の装置の動作の一例を説明するためのタイミ
ングチャート、第５図は従来の画像データ処理装置の構
成を示すブロック図である。 10…処理部、I1…画素データの入力端子、I2…画素クロ
ック信号の入力端子、11,12,13…縦列配置された３個の
演算回路、14…バンクアドレスカウンタ、15…バンク内
アドレスカウンタ、16…セレクタ、17,18,19…演算回路
11乃至13のコントロール及びデータバス、20…共用のラ
インメモリ、21…共用のコントロール及びデータバス、
111…演算部、112…タイミング制御部、113,114…ラッ
チ回路。
を示すブロック図、第２図は第１図の共用のラインメモ
リ20内のメモリ空間の構成を例示する概念図、第３図は
第１図の演算回路の構成の一例を示すブロック図、第４
図は第１図の装置の動作の一例を説明するためのタイミ
ングチャート、第５図は従来の画像データ処理装置の構
成を示すブロック図である。 10…処理部、I1…画素データの入力端子、I2…画素クロ
ック信号の入力端子、11,12,13…縦列配置された３個の
演算回路、14…バンクアドレスカウンタ、15…バンク内
アドレスカウンタ、16…セレクタ、17,18,19…演算回路
11乃至13のコントロール及びデータバス、20…共用のラ
インメモリ、21…共用のコントロール及びデータバス、
111…演算部、112…タイミング制御部、113,114…ラッ
チ回路。
Claims (1)
- 【請求項１】縦列配置された複数の演算回路と、これら
演算回路のそれぞれに割当てられる複数のアドレス空間
を有しこれらの演算回路によってアクセスされる共用の
ラインメモリとを備え、 前記演算回路のうち先頭のものは、ライン上に所定の画
素周期で配列される画素データ群を入力端子から受け取
り、これと前記共用のラインメモリの自回路に割当てら
れたアドレス空間から読出した隣接ライン上の画素デー
タとの演算を行い処理データとして後段の演算回路に出
力すると共に、前記受け取った画素データを前記共用の
ラインメモリの前記読出しアドレスと同一のアドレスに
書込む処理を前記画素周期を分割した先頭の分割期間内
に実行する手段を備え、 前記演算回路のうち後段のものは、前段の演算回路から
前記所定の画素周期で出力される処理データを受け取
り、これと前記共用のラインメモリの自回路に割当てら
れたアドレス空間から読出した隣接ライン上の処理デー
タとの演算を行い処理データとして後段の演算回路又は
出力端子に出力すると共に、前記前段の演算回路から受
け取った処理データを前記共用のラインメモリの前記読
出しアドレスと同一のアドレスに書込む処理を前記画素
周期を分割した複数の分割期間のうち配列順序に対応す
る期間内に実行する手段を備えたことを特徴とする画像
データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6686790U JP2523687Y2 (ja) | 1990-06-26 | 1990-06-26 | 画像データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6686790U JP2523687Y2 (ja) | 1990-06-26 | 1990-06-26 | 画像データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0428348U JPH0428348U (ja) | 1992-03-06 |
| JP2523687Y2 true JP2523687Y2 (ja) | 1997-01-29 |
Family
ID=31599946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6686790U Expired - Lifetime JP2523687Y2 (ja) | 1990-06-26 | 1990-06-26 | 画像データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2523687Y2 (ja) |
-
1990
- 1990-06-26 JP JP6686790U patent/JP2523687Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0428348U (ja) | 1992-03-06 |
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