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JP2519860B2 - バ―ストデ―タ転送装置および方法 - Google Patents

バ―ストデ―タ転送装置および方法

Info

Publication number
JP2519860B2
JP2519860B2 JP4215236A JP21523692A JP2519860B2 JP 2519860 B2 JP2519860 B2 JP 2519860B2 JP 4215236 A JP4215236 A JP 4215236A JP 21523692 A JP21523692 A JP 21523692A JP 2519860 B2 JP2519860 B2 JP 2519860B2
Authority
JP
Japan
Prior art keywords
bus
data
bus interface
interface device
communication
Prior art date
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Expired - Lifetime
Application number
JP4215236A
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JPH05282241A (ja
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メルビン バレット ウェイン
レロイ ビューキマ ブルース
エルダー ハマー ウイリアム
フランク モアートル ダニエル
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International Business Machines Corp
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International Business Machines Corp
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Publication date
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Publication of JP2519860B2 publication Critical patent/JP2519860B2/ja
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/20Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/42Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G06F13/4226Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Communication Control (AREA)
  • Small-Scale Networks (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、コンピュータ通信に関
し、特に、コンピュータシステムの異なる装置間でのバ
ースト通信速度を改善しかつコストを軽減することに関
する。
【0002】
【従来の技術】現代のコンピュータシステムは多くの異
なるレベルで通信をサポートしている。個々のコンピュ
ータは種々の異なるプロセッサを備え、互いに通信を行
っている。1つの中央処理装置(CPU)だけが典型的
には個々のコンピュータの基本の使役用馬になってお
り、他の複数のプロセッサはディスク記憶装置、プリン
タ、端末、他のコンピュータとの通信、その他を制御し
ている。よりリモートおよびプリミティブプロセッサで
さえ、センサ、入力キーパッド等をモニタするというよ
うな他の機能を制御することができる。さらに、多重コ
ンピュータシステムはネットワークに接続することがで
き、ネットワークに接続することにより互いに通信を行
うことができる。これらのプロセッサやシステムは、そ
れぞれ、通信のために規定した経路を幾つか有しなけれ
ばならない。
【0003】通信経路に対する設計上の要求は変化す
る。典型的なコンピュータシステムは、高速大量データ
転送をサポートしなければならない経路を幾つか有する
ことになる。例えば、1ブロックのコードが磁気ディス
ク記憶装置から主記憶装置にロードされると、転送され
ているデータのボリュームは非常に速く、効率の良い機
構が必要である。
【0004】大量データの転送操作をサポートするた
め、ほとんどのコンピュータシステムは幾つかの形式の
バーストデータ転送プロトコルを採用している。バース
トプロトコルは初期化部、データ転送部、終結部を備え
ているのが典型的である。初期化部では、送信元は通信
が休止状態であることを受信先に通知し、受信先で用意
する必要がある情報を提供する。例えば、送信元は転送
するバイト数、データを転送する宛先等を受信先に連絡
する。送信元によるデータのメインボディの送信開始が
可能になる前に、受信先は初期化情報の受信確認を必要
とされるかもしれない。プロトコルのなかには、初期化
にて送信元と受信先の間で幾つかの交換を含むプロトコ
ルがある。初期化が完了した後、送信元は交換にそれ以
上介入することなくそのデータを送る。データが全て送
信されると、その送信の終結部が発生する。受信先は、
例えば、パリティビットを検査したり、正確なバイト数
が受信されたことを検査して、送信の誤りをチェックす
るが典型的である。そして、受信先は受信確認メッセー
ジ、すなわち、データが誤りなく受信されたか、あるい
は誤りが検出されたかを示す受信確認メッセージを送信
元に送ることになる。初期化の場合のように、終結部は
送信元と受信先の間で2回以上の交換を含むことができ
る。オーバヘッドには初期化フェーズおよび終結フェー
ズに関連するものが幾つかあるが、大量のデータを転送
する場合は、データフェーズが他の2つのフェーズに比
較して大きいので、このオーバヘッドはオフセットされ
る。
【0005】バースト通信の本質的な特徴は、データ転
送が高速でかつ中断されることなく行われることであ
る。この特徴のため、送信元および受信先の装置の設計
が制限されることになる。一方、両装置は装置の物理的
制限が許す限り速く動作することが望ましい。他方、そ
れらの装置は互いに連絡を続けることができなければな
らない。さもないと、通信誤りが生じることになる。典
型的なシステム通信バスは異なるタイプの種々の装置を
接続させることができる。これらの装置は異なる機能を
有するので、これらの装置は全て同じ速度でデータを生
成するか、あるいは消滅させることができないことにな
る。各装置がその装置に対してできる限り最も速い速度
でデータを生成するか、あるいは消滅させることができ
る場合、遅い方の装置は速い方の装置と連絡をとること
ができなくなることになる。全ての装置の速度がそのシ
ステムのうちの最も遅い装置の速度に合わせて遅くされ
た場合、システムのパフォーマンスは遅くなり、満足で
きなくなる。
【0006】装置の速度が異なるという問題へのアプロ
ーチは、各装置が大容量のバッファを含み、データのオ
ーバフローまたはアンダーフローを避けることにより行
われることがある。その装置が連絡をとることができる
ことを保証するため、そのバッファは充分容量が大き
く、最も大量のバーストデータ転送を維持するのに充分
大きくなければならない。このため、バッファの容量と
バーストデータ転送の最大パケットサイズの間には、設
計上、トレードオフが必要になる。パフォーマンスの点
からいうと、可能な限り大きい最大パケットサイズを有
し、大きいデータブロックを転送するオーバヘッドを減
少させることが望ましい。コストの点からいうと、小さ
いバッファのみが要求されるように、パケットサイズを
小さくするのが望ましい。さらにいえば、装置の速度が
異なるという問題に対する答えとしてバッファでさえ完
全ではないのである。各カードはその上に同一の速度で
動作するバスインタフェース回路を有し、そのデータ転
送速度で、充分速く、バッファを空にするか、あるいは
一杯にする必要が依然ある。そのため、依然、入出力装
置の設計が制限される。
【0007】装置の速度が異なるという問題に対する別
のアプローチとしては、いずれか一方の装置が送信中の
任意の点で休止をトリガーできるようにするというアプ
ローチがある。このアプローチには次のことを必要とす
る。すなわち、データの各ワードがバス上に転送された
後、装置は休止指示を受け入れる準備をする必要があ
る。それは、装置の間で、ある形式のハンドシェーク交
換により行うのが典型的である。不運にも、このため、
データ転送速度が(休止指示がない所でさえ)減速さ
れ、その休止をハンドルする装置に存在しなければなら
ない論理が複雑になる。事実上、任意の点で休止をする
ことができることにより、中断のないストリームで、可
能な限り速い速度でデータを送信するというバースト送
信の目的が損なわれる。
【0008】通信バスの設計上、種々の速度で動作する
種々の異なるタイプの装置がバスに接続でき、かつ、高
速装置の高速特性を利用するが望ましいが、それにもか
かわらず、低速装置をシステムに接続することができる
のが望ましい。また、受信先バッファにおいて、転送オ
ーバフローを避けるか、あるいは送信元バッファにおい
て、アンダーフローを避け、バッファの容量を大きくす
る必要がないのが望ましい。種々の異なる通信プロトコ
ルが存在する。しかし、これらのうちのいずれかは最小
限必要とされる以上のハードウェアが必要になるか、さ
もなくば、システムの性能または特性を制限し過ぎるこ
とになる。
【0009】本発明の目的は、通信バスに接続した複数
の装置の間で通信をする方法および装置を提供すること
にある。
【0010】本発明の他の目的は、通信バスと当該通信
バスに接続した複数の装置とを有するシステムのパフォ
ーマンスを向上させることにある。
【0011】本発明の他の目的は、通信バスに接続した
装置の設計上の制限を軽減させることにある。
【0012】本発明の他の目的は、通信バスに接続した
装置の設計が複雑になるのを軽減することにある。
【0013】本発明の他の目的は、通信バスに接続した
装置の間の情報通信速度を速くすることにある。
【0014】本発明の他の目的は、通信バスと当該通信
バスに接続した複数の装置とを有するシステムのコスト
を軽減させることにある。
【0015】
【課題を解決するための手段】通信バスに接続した複数
の装置は、nデータワード(1ワードはバスの幅であ
る)の予め定められ固定された間隔でのみ、休止するこ
とができるバースト転送プロトコルに従う。このプロト
コルに従って、送信装置および受信装置はバスの制御を
獲得し、バースト転送通信を確立する。バースト転送が
初期化されると、送信装置はnデータワードの中断のな
いストリームを通信バス上に送信する。nワードが送信
された後、送信元または受信先のいずれかにより、送信
が休止される。送信元はさらにデータを送信するため待
機するか、あるいは受信したばかりのデータの処理を終
了する必要があるかもしれない。送信休止は、両装置が
続行可能になるまで、必要なだけ続ける。そして、送信
元はさらにnデータワードを送信し、両装置は実行可能
になるまで必要なだけ休止状態になる。このサイクルは
データ送信が完了するまで繰り返される。
【0016】送信および受信装置は、休止状態の間、バ
スの制御を解放しなので、通信の再初期化が要求されな
い。好ましい実施例では、nデータワードが送信された
後、送信元および受信先は、2つの装置の間でのハンド
シェークを完了させるインタロック信号を切り換える。
送信元はさらにデータ送信が可能になると、その信号を
非活動状態にし、受信先はさらにデータ受信が可能にな
ると、その信号を非活動状態にする。一般的に、送信休
止は比較的短期間であり、データ送信の終了と再初期化
に関連するオーバヘッドは送信休止の効果より著しく勝
ることになる。
【0017】バス装置はnデータワードを保持するのに
充分な容量を有するバッファを装備しなければならない
が、そのバッファはこのサイズより大きくする必要はな
い。nの値を適正に選択することには、バッファサイズ
と、ハンドシェークと必要な送信休止に関連するオーバ
ヘッドとの間のトレードオフを含む。ハンドシェークに
関連するオーバヘッドは、バースト通信を終了させ、再
確立させるオーバヘッドよりはるかに少ないので、バッ
ファサイズを送信休止のないバースト通信のサポートに
通常必要なサイズよりはるかに小さくすることができ
る。さらに、バースト通信の全長はバッファサイズによ
り制限されず、より長いバースト通信が可能である。好
ましい実施例では、nは32ワードである。
【0018】送信装置はnワードの中断のないストリー
ムを送信するので、送信装置は充分なバッファ容量が特
定の時間間隔内で、次のnワードストリームに対して、
使用可能であることを保証することができる。その結
果、送信装置は、さらにデータを得る動作(バッファを
再び一杯にする)に、現行データを送信する動作(バッ
ファを空にする)をオーバラップさせることができる。
さらに、特定間隔でのみ送信休止をすることができるの
で、バスインタフェース回路が簡単になる。それは、送
信休止を含む可能なケース(すなわち、シナリオ)の数
が思いのほか減少されるからである。
【0019】ここで、次のようにすることができる。
【0020】バーストデータ通信に別のデータでパディ
ングし、データ送信の全長をnデータワードの整数倍に
する手段をさらに備える。
【0021】休止指示は通信バスの予め規定した通信線
上の予め規定した信号レベルであり、実行可能指示は前
記予め規定した信号レベルの変化である。
【0022】バスインタフェース装置内の少なくとも1
つの手段であって、かつ、バーストデータ通信の間、n
データワードの間隔で、前記バスインタフェース装置の
ステータスを送信する手段を備える。
【0023】休止ステップは、実行可能指示が受信装置
から受信されるまで、可変長時間だけ休止する。
【0024】送信側装置および受信側装置は、それぞれ
送信されるデータを格納するためのバッファを含み、前
記各装置のバッファの全容量は少なくともnデータワー
ドであり、かつ、前記バーストデータ通信の全長未満で
あり、さらに、前記nデータワードの第1ストリームを
前記受信先装置に送信する前に、nデータワードの第1
ストリームを前記送信元装置のバッファに入れるステッ
プと、前記nデータワードの第1ストリームの少なくと
も一部を前記受信先装置に送信した後、nデータワード
の第2ストリームを前記送信元装置のバッファに入れる
ステップとをさらに備える。
【0025】受信側装置を用いて第1信号線をドライブ
するステップは、受信先装置がさらにデータを受信可能
状態になるまで、第1信号線を予め規定した信号レベル
に保持する。
【0026】送信側装置を用いて第2信号線をドライブ
するステップは、送信元装置がさらにデータを送信可能
状態になるまで、第2信号線を予め規定した信号レベル
に保持する。
【0027】
【実施例】図1は本発明の好ましい実施例に係るバース
ト転送プロトコルを採用したコンピュータシステムの主
要部を示す。コンピュータシステム100はシステム入
出力バス101を備え、システム入出力バス101に複
数のバスインタフェース装置102,110−2が接続
されている。バスインタフェース装置102はシステム
プロセッサバス103をシステム入出力バス101に結
合している。システム中央処理装置(CPU)104お
よびシステムランダムアクセスメモリ105は、システ
ムプロセッサバス103に接続されている。バスインタ
フェース装置110−2は個々の入出力プロセッサ装置
113−5をシステム入出力バス101に結合してい
る。バス101および103は、バスインタフェース装
置102,110−2とともに、任意の2つの入出力プ
ロセッサ装置の間に通信経路を確立するか、あるいはC
PU104またはシステムメモリ105と、任意の入出
力プロセッサ装置との間に通信経路を確立する。
【0028】各入出力プロセッサ装置113−5は1つ
以上の入出力装置(図示しない)との通信をハンドルす
る。これらの入出力装置は、コンピュータシステム10
0に接続された、例えば、磁気ディスクドライブ装置、
磁気テープドライブ装置、対話式ワークステーション、
プリンタ等であっても良い。他の例として、入出力プロ
セッサ装置はローカルエリアネットワークまたは遠隔通
信線を介して他のコンピュータシステムとの通信をハン
ドルすることができる。入出力プロセッサ装置113−
5は、個々の機能を説明するため、各バスインタフェー
ス装置110−2から分離して図1に示す。好ましい実
施例では、入出力プロセッサ装置およびそのバスインタ
フェース装置を単一の回路カードアセンブリに含ませる
ことができ、前記アセンブリ上の回路の一部はバスイン
タフェース装置を備え、前記アセンブリ上の回路の一部
は入出力プロセッサ装置を備えている。図1には、一般
的な入出力プロセッサ装置113−5を示してあるが、
異なるタイプの入出力プロセッサ装置はコンピュータシ
ステム100とともに存在することができ、しかもこの
ような装置はその数を変化させることができることを理
解すべきである。さらに、コンピュータシステム100
は、システム入出力バス101を介して他の装置と通信
する複数のCPUおよび記憶装置を備えることができ
る。好ましい実施例では、コンピュータシステム100
はIBM 適用業務システム/400コンピュータシス
テムであるが、そのシステムに替えて他のシステムを用
いることができることを理解すべきである。
【0029】好ましい実施例のシステム入出力バス10
1の構造を図2に詳細に示す。システム入出力バス10
1は双方向バスであり、アドレス/データバス部20
1、コマンド/ステータスバス部202、起点/宛先バ
ス部203、MSEL線204、RDY線205、AC
KB線206、REQB線207、MST線208、B
USG線209、およびREQP部210を備えてい
る。アドレス/データバス部201はシステム入出力バ
ス101により送信される実際のデータビットを搬送す
る。アドレス/データバス部201は32本のデータ線
(4バイト)および4本のパリティ線を備えている。コ
マンド/ステータスバス部202はデータ転送に関する
コマンドおよびステータス情報を搬送する。コマンド/
ステータスバス部202は8本のコマンド/ステータス
線および1本のパリティ線を備えている。起点/宛先バ
ス部203はバス装置を識別する情報を搬送し、起点/
宛先バス部203を用いてオペレーションの発信元か、
あるいはコマンド宛先を識別する。起点/宛先バス部2
03は5本のバス装置識別子線と1本のパリティ線を備
えている。MSEL(”Master Selec
t”)204およびRDY(”Ready”)205は
双方向線であり、送信元装置および受信先装置の間のハ
ンドシェークに際して用いられている。ACKB(”A
cknowledgeBus”)206、REQB(”
Request Bus”)207、およびBUS
G(”Bus Grant”)209は単一方向線であ
り、バスの制御をアービトレートするのに用いられてい
る。MST(”Master Steering”)2
08はマスタにより用いられる単一方向線であり、バス
の制御を保留する。REQP(”Request Pr
iority”)部210は、優先レベルとバス制御要
求の通信を行うのに用いられる双方向線を3本備えてい
る。ポーリング220は個々のバス装置に順次に伝播さ
れる。この線はバスアービトレートするために用いられ
る。システム入出力バス101はさらに誤り回復または
その他の機能であって、本実施例で説明する本発明の一
部でない他の機能のために用いられる線(図示しない)
をさらに備える。システム入出力バス101は4バイト
並列転送をサポートするので、1データワードは4バイ
ト(32ビット)情報として規定される。
【0030】図3はバスインタフェース装置の主要部、
すなわち、図1に示す装置102,110−112のう
ちのいずれかの装置も示す。システム入出力バス101
は、複数の双方向線を備え、バスインタフェースに物理
的に接続されている。システム入出力バス101の各線
は別々のハイインピーダンスドライバ回路301に接続
されている。バッファ303は複数のメモリセルを含
む。これらメモリセルはn個のデータワードを保持する
のに充分な容量を有する。ただし、nは潜在的な各休止
点の間で通信されるデータワードの数である。好ましい
実施例では、nは32である。バスインタフェース装置
はさらにバッファ304を任意選択して含むことができ
る。バスインタフェース装置のうちの1つはバスアービ
トレーションロジック305を含む。バスアービトレー
ションロジック305は、予め規定したバスアービトレ
ーションプロトコルに従って、要求バスインタフェース
装置に制限時間に対する制御に許可を与えバスを管理す
る。好ましい実施例では、アービトレーションロジック
305は、システム入出力バス101とシステムプロセ
ッサバス103を結合するバス装置102に配置する。
しかし、あるいはまた、アービトレーションロジックは
任意のバス装置か、あるいは、データを自らバス上に転
送することはない専用のアービトレーション装置に存在
することができる。
【0031】多数のバスインタフェース装置をシステム
入出力バス101に接続することができる。データを受
信するか、あるいはアイドルの時、各バスインタフェー
ス装置のハイインピーダンスドライバ回路301は、ハ
イインピーダンス状態にある。このハイインピーダンス
状態により、別のバス装置は、干渉せずに、信号をバス
上に送信することができる。同時に、(信号を送ってい
ない)バス装置はバス信号を受信することができる。活
動状態のとき、ハイインピーダンスドライバ回路301
はドライバモードで動作し、信号をバス線上に送信す
る。このようなハイインピーダンスドライバ回路は当業
者に知られているものである。
【0032】好ましい実施例に係るデータ転送プロトコ
ルを説明する。図4はデータをシステム入出力バス10
1上に転送するのに必要なステップを示す。データ転送
動作のため、データ転送を要求しているバス装置は「マ
スタ」という。要求が指定されたバス装置は「スレー
ブ」という。マスタは、要求動作が書き込みかあるいは
読み取りかのいずれかにより、データの送信元かあるい
は受信先のいずれかである。「マスタ」、「スレー
ブ」、「送信元」、および「受信先」という表記は、特
定のデータ転送のみに用いることができる。各バスイン
タフェース装置はマスタまたはスレーブか、あるいは送
信元または受信先として動作することができる。
【0033】データ転送動作は初期化フェーズ、データ
転送フェーズ、および終結フェーズを含む。初期化フェ
ーズはバスインタフェース装置が転送の初期化のために
バスの制御を要求したときに始まる。第1ステップ40
1は、要求を出した装置がバス制御を得る(その動作の
ために「マスタ」になる)ステップである。バスアービ
トレーションロジック305はその要求を認識し、次に
詳細に説明するが確立されたプロトコルにより、バス1
01の制御を、要求を出した装置に許可する。そして、
要求を出した装置はマスタになる。ついで、第2ステッ
プ402にて、マスタ装置は適正なデータ転送コマンド
をスレーブ装置に発行する。第3ステップ403にて、
コマンドが向けられたスレーブ装置はそのステータスを
マスタ装置に送信して応答する。この点で、ステータス
を受信した装置は規定の信号線を活動状態に保持して休
止を誘起する。信号線が非活動状態にされると、データ
転送フェーズが開始可能になる。
【0034】データ転送フェーズである第4ステップ4
04にて、送信元は32ワードのデータを連続サイクル
で中断なく送信する。各ワードは単一サイクルでバスが
サポートすることのできるデータ量、すなわち、バスの
並列データ線の数である。好ましい実施例では、アドレ
ス/データ部は32本の線(4バイト)のデータを備え
ている。4バイトは各サイクルごとに送信されるので、
合計128バイトが32サイクルで送信元により送信さ
れる。
【0035】第5ステップ405にて、データ転送の第
32サイクル目で、スレーブはそのステータスをマスタ
に送信する。受信先は規定の信号線を活動状態に保持し
て休止を誘起することができる。その休止はその信号線
が活動状態である限り続く。信号線が非活動状態とは、
続行可能であることを受信先が示すことである。必要な
らば、送信元は続行可能になるまで、また休止すること
ができる。さらにデータが転送される場合(ステップ4
06)、ステップ404の中断のないサイクルで別の3
2ワードを送信することにより、送信元は送信を再開す
る。データが全て転送されるまで、ステップ404−4
06が繰り返される。データ転送フェーズが完了する
と、ステップ407(終結フェーズ)にて、マスタはバ
スの制御を解放する。
【0036】好ましい実施例では、転送の開始を希望す
るバス装置はREQB線207を活動状態にしてバスの
制御を要求する。アービトレーションロジック305は
REQB線207の活動状態を検出し、ACKB線20
6とBUSG線209を活動状態にして応答する。同時
に、ポーリング線220が活動状態にされる。各バスイ
ンタフェース装置は、バスを要求するバス装置と出会う
まで、交替で信号をポーリング線220上に伝播する。
そして、バスを要求したバス装置(ここでポーリングが
一時停止する)はMST線208およびMSEL線20
4を活動状態にし、かつ、REQB線207を非活動状
態にし、マスタの役割を効果的に演じる。アービトレー
ションロジック305はACKB線206を非活動にす
ることにより応答し、その後、BUSG線209を非活
動状態にし、アービトレーションステップ401を完了
する。
【0037】上述したアービトレーションシーケンス
は、バス装置がマスタになる場合は、いずれの場合にも
同時に、1つのバス装置のみがマスタになることを確認
することを意図している。2つ以上のバス装置がほとん
ど同時にREQB線207を活動状態にした場合、ポー
リングを受信するため第1バス装置がマスタになること
になる。この順番はREQP部210により修正するこ
とができる。バス装置はREQP部の線を活動状態にす
ることができ、そのバス要求に関連する優先順位を示
す。そして、ポーリングを受信した装置はどの装置も、
REQBバス部210を介して行われる、マスタになる
最も高い優先順位要求と同じ優先順位のバス要求を有し
なければならない。さもなければ、ポーリングを受信し
た装置は、より高い優先順位要求を有するバス装置にポ
ーリングを伝播しなければならない。
【0038】上述したことは、当業者に公知のことであ
って、好ましい実施例のアービトレーションプロトコル
の概要であり、誤りからの回復や、他の競合解消に対す
る規定されたシーケンスをさらに含む実際のプロトコル
に過ぎないことを理解すべきである。アービトレーショ
ンシーケンスの本質的な特徴は、バス装置がマスタにな
る場合は、いずれの場合も同時に、1つのバス装置のみ
がマスタになることができることである。そのインプリ
メンテーションの詳細は特許請求された発明に対して重
要でない。他のアービトレーションプロトコルを用いた
本発明の実施も可能である。
【0039】好ましい実施例では、アービトレーション
シーケンスの間、マスタバス装置がMST線208を活
動状態にするとき、マスタバス装置は、望ましいコマン
ドおよびスレーブ装置に対応する識別子データを用い
て、コマンド/バス部202および起点/宛先バス部2
03をそれぞれドライブする。どのバス装置もバス信号
のシーケンスに対して接続待機し、この信号は応答すべ
きスレーブのための信号であることを知ることになる。
起点/宛先バス部203上のデータにより識別されたス
レーブ装置は、RDY線205を活動状態にすることに
より応答する。マスタ装置はこの応答をMSEL線20
4を非活動状態にすることにより受信確認する。そし
て、スレーブ装置はRDY線205を非活動状態にし、
スレーブ選択ステップ402を終了する。
【0040】アービトレーションと選択が終了すると、
マスタおよびスレーブ装置は、データ転送に先立ち、初
期ステータスサイクルを実行する。マスタ装置はMSE
L線204を活動状態にし、スレーブ装置からステータ
スを要求する。スレーブ装置は、コマンド/ステータス
バス部202をステータスデータを用いてドライブして
応答し、予め規定した遅延を行った後、RDY線205
を活動状態にする。データ転送フェーズの開始が可能状
態になると、マスタ装置はステータスをリードし、MS
EL線204を非活動状態にする。スレーブ装置が実行
可能になると、スレーブ装置はRDY線205を非活動
状態にする。MSELまたはRDY線をそれぞれ活動状
態に保持することにより、マスタ装置またはスレーブ装
置のいずれかはこの点でそれぞれ強制的に休止すること
ができる。マスタ装置がSEL線を非活動状態にし、か
つ、スレーブ装置がRDY線205を非活動状態にする
と、初期ステータスサイクル403は完了し、かつ、デ
ータ転送フェーズが開始可能になる。
【0041】特許請求された発明の内容に無関係なとる
に足らないことを除けば、初期化フェーズの間のプロト
コルは、コマンドがマスタ装置からスレーブ装置へデー
タ転送を要求するか(WRITEコマンド)、あるいは
コマンドがスレーブ装置からマスタ装置へデータ転送を
要求するか(READコマンド)と同一である。データ
転送フェーズの間、各バス装置は別々の線をタイミング
および受信確認のために制御し、ハンドシェーク線を指
定する。マスタ装置はマスタ装置のハンドシェーク線で
あるMSEL線204を制御する。スレーブ装置はスレ
ーブ装置のハンドシェーク線であるRDY線205を制
御する。WRITEコマンドおよびREADコマンドに
対するプロトコルと同様であるが、MSELおよびRD
Y線の役割は、それらの線が別々にバス装置を制御する
という役割が逆なので、逆になっている。
【0042】データ転送フェーズの間、ハンドシェーク
線がアドレス/データバス部201およびコマンド/ス
テータスバス部202と協働した動作は、図5で説明す
る。初期化が完了した後、続いて、データ転送が次のよ
うに128バイトバーストで行われる。送信元のバス装
置(マスタ装置かあるいはスレーブ装置のいずれかであ
る)はハンドシェーク線を活動状態にする(501)。
そのハンドシェーク線は、WRITEの場合はMSEL
線であり、READの場合はRDY線205である。そ
のハンドシェーク線を活動状態にし、その線が活動状態
にされたときにデータが有効であることを確認する前
に、送信元は転送されるデータの最初の4バイトを用い
てアドレス/データバス部201をドライブしなければ
ならない(502)。送信元のハンドシェーク線が活動
状態になった後の予め規定した保留期間内に、受信先は
アドレス/データバス上のデータを受け入れなければな
らない。送信元は予め定めた安定期間の後、ハンドシェ
ーク線を非活動状態にする(503)。送信元のハンド
シェーク線は予め定めた安定期間の間、非活動状態のま
まである。予め定めた安定期間の後、送信元のハンドシ
ェーク線はそのサイクルを繰り返し、4バイトのデータ
をさらに転送する。第1のサイクルで送信元のハンドシ
ェーク線を活動状態にした後の予め定めた保留期間の後
のある時点で、かつ、第2のサイクルでハンドシェーク
線を活動状態にする前の予め定めた設定期間の前に、送
信元は、第2サイクルに対するさらに4バイトのデータ
を用いてアドレス/データバス部201をドライブす
る。アドレス/データバス部201での第1の4バイト
のデータが有効である時間と、アドレス/データバス部
201での第2の4バイトのデータが有効である時間と
のギャップは、×を付けた領域504として図5に示
す。×をつけた領域は、受信先がこの期間の間そのバス
をリードすることを試るべきではないことを示す。その
サイクルを31回だけ繰り返して124バイトを転送す
る。この期間の間、送信元のハンドシェーク線は非活動
状態である。受信先は完全に受動的な役割を演じ、単
に、送信元のハンドシェーク線のライズアンドフォール
(rise and fall)により示されるサイク
ル間隔で、アドレス/バス部201上のデータを受信す
るだけである。
【0043】送信元がそのハンドシェーク線を非活動状
態にして第31サイクルを終了させた後(510)、受
信先はそのハンドシェーク線を活動状態にする(50
5)。スレーブ装置がそのハンドシェーク線を活動状態
にする前にマスタ装置は第32サイクルでそのハンドシ
ェーク線を活動状態にする。
【0044】従って、READ動作が続行している(ス
レーブ装置は送信元である)ところでは、受信先はまず
そのハンドシェーク線を活動状態にし(505)、それ
から、送信元は第32サイクルのためにハンドシェーク
線を活動状態にする(506)。WRITE動作が続行
している(マスタ装置が送信元である)ところでは、受
信先がその線を活動状態にする前に(505)、送信元
はその線を活動状態にする(506)。送信元はアドレ
ス/データバス部201をさらに4バイトのデータを用
いて第31サイクルと同様にドライブする。さらに、ス
レーブ装置(送信元または受信先のいずれか)は、マス
タ装置によりリードされたステータスデータを用いて、
コマンド/ステータスバス部202をドライブする(5
07)。この点で、いずれか一方のバス装置は個別のハ
ンドシェーク線を活動状態を保持することにより、伝送
を休止させることができる。送信元が続行可能になる
と、送信元はそのハンドシェーク線を非活動状態にする
(508)。受信先が実行可能状態になると、送信元の
線が非活動状態になった後、受信先はそのハンドシェー
ク線を非活動状態にし(509)、任意の休止を含む第
32サイクルを完了する(ステップ405)。
【0045】さらに転送するデータがある場合は、送信
元は上述したようにもう1つの一連のバースト転送サイ
クルを開始する。他方、データがない場合は、バス装置
は終結フェーズを開始する。図5は4つの128バイト
ストリームを含む512バイト転送を説明する。データ
転送長は512バイト以外でも良いことが理解される。
好ましい実施例では、終結フェーズはマスタ装置による
バス制御の解放に過ぎない。終結フェーズは、予め規定
した待機期間の後にMST線208を非活動状態にする
ことにより完了される。MSEL,MSTおよびRDY
線はハイインピーダンス非活動状態のままである。終結
ステータスは、最終バースト転送シリーズの第32サイ
クルの間、コマンド/ステータスバス部202上にスレ
ーブ装置により伝送される。
【0046】送信元のバッファ空間のアンダフロー(す
なわち、送信元が32ワードストリームの中間でデータ
を使い切る)か、あるいは受信先のバッファ空間のオー
バフロー(すなわち、32ワードストリームの中間で受
信先のバッファにバッファ空間がない)を避けるため、
送信元および受信先は、次に送信する32ワードが送信
元バッファ空間に存在し、しかも、受信先バッファ空間
が少なくとも32ワードの未使用容量を有するまで実行
可能を示さない。好ましい実施例では、各装置のバッフ
ァ空間は可能な限り最も長いバースト伝送より小さい。
そのため、送信の一部がまず送信元バッファにロードさ
れ、送信の残りの部分はその送信元バッファが空になる
とロードされる。同様に、受信先バッファに受け入れら
れたデータの一部は、そのデータが全て受信される前に
さらに処理を行うため、そのバッファから削除される。
1つの実施例では、そのバッファは休止と休止の間のデ
ータストリーム長と同一のワード数からなる。この場
合、受信先バッファはさらにデータを受信する可能性を
示すことができる前に完全に空にしなければならない。
一方、送信元のバッファは完全に一杯にしなければなら
ない。しかし、データを送信して送信元のバッファを一
杯にすることと、受信先のバッファを空にすることをオ
ーバラップすることは可能である。他の実施例では、各
装置のバッファ空間は、休止と休止の間のデータストリ
ームの大きさで複数バッファに分割される。この他の実
施例では、装置は各データストリームを用いて複数バッ
ファの用途を切り換え、休止を必要とする確率を減少さ
せる。
【0047】さらに規定されたプロトコルが、送信誤り
から回復するために存在する。一般的に、これらのプロ
トコルはバスタイムアウトにより検出される。すなわ
ち、誤りにより、バス装置はシーケンスの終結を失敗す
るため、ある状態でバス線を保留する。予め規定したバ
スタイムアウト期間の間、バスが凍結されると、誤り回
復プロシジャーが呼び出される。例えば、受信先装置
が、そのハンドシェーク線を第32サイクル前に活動状
態にしたため、31ワードの受信確認を誤った場合、送
信元はバスタイムアウトがあるまで待機する。同様に、
受信先がそのハンドシェーク線を早まって(第31サイ
クルが終結する前に)活動状態にする場合、このことが
検出され、タイムアウトが生じる。タイムアウト条件
は、誤り回復をトリガするアービトレーションロジック
305により検出される。
【0048】好ましい実施例では、バーストデータ転送
は常に32データワードの整数倍(128バイト)であ
る。要求された有用なデータが128バイトの整数倍で
ない場合は、別のダミーデータでパディングし、全デー
タ転送を128バイトの整数倍にする。こうすることに
より、プロトコルが簡単になり、バス装置の設計が簡単
になる。他の実施例では、最終データサイクルを任意の
長さにできるであろう。この場合、送信元および受信先
はともに最終バイトのカウントを知り、従って、それら
の応答を調整しなければならないことになるであろう。
【0049】好ましい実施例では、休止が生じる前に、
中断のないストリームで転送されるワード数nは、コン
ピュータシステム100から、特定のハードウェアおよ
びソフトウェアが解放されるために固定されている。他
の実施例では、予め定めた長さnの中断のないデータス
トリームを時々ダイナミックに変化させることは可能で
あろう。例えば、システム100のオペレーティングシ
ステムは全てのバスインタフェース装置に対してコマン
ドを発行し値nを変化させ、このようなコマンド発行後
のデータ転送を全て新しい値を用いて操作することにな
る。値nを各バースト伝送とともに、例えば、初期化フ
ェーズの間、値nを指定して変化させることは可能であ
る。値nは特定のバースト伝送に対して固定でなければ
ならないし、しかも、データ送信が開始される前に送信
元および受信先により知られていなければならないとい
う意味で、値nは予め定めたものでなければならない。
【0050】図5に示す例では、バースト送信は4つの
nワードストリームのデータを含む。ストリームの実際
の数とサイズは変化させることができることを理解すべ
きである。本発明の利点は、バースト送信は送信元また
は受信先のいずれかで利用可能な全バッファ空間より長
くできるという点にある。従って、本発明よれば、送信
装置および受信装置のバッファのサイズにより課された
制限から、バースト転送プロトコルを解放する。この解
放により、非常に長い(すなわち、1メガバイトを超え
る)バースト転送をサポートすることが可能になる。こ
の非常に長いバースト転送は、転送が非常に長くない場
合は、要求されるバッファ容量が大きいため実際的では
ない。
【0051】本発明に係る特定の実施例を、変形した実
施例とともに開示したが、形式および詳細を特許請求の
範囲内でさらに変更することは当業者にとって理解され
ることである。
【0052】
【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので、通信バスに接続した複数の
装置の間で通信をすることができるという効果がある。
【図面の簡単な説明】
【図1】本発明の好ましい実施例に係るバースト転送プ
ロトコルを採用したコンピュータシステムの主要部を示
すブロック図である。
【図2】本発明の好ましい実施例に係るバースト転送プ
ロトコルを採用したシステム入出力バスの構造をより詳
細に示すブロック図である。
【図3】本発明の好ましい実施例に係る典型的なバスイ
ンタフェース装置の主要部を示すブロック図である。
【図4】本発明の好ましい実施例に係るバーストプロト
コルでデータを転送するのに必要なステップを示す図で
ある。
【図5】本発明の好ましい実施例に係るデータ転送フェ
ーズの間でのバスの主要部の動作を示す図である。
【符号の説明】
100 コンピュータシステム 101 入出力バス 102,110,111,112 バスインタフェース
装置 103 システムプロセッサバス 104 システム中央処理装置 113,114,115 入出力プロセッサ装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブルース レロイ ビューキマ アメリカ合衆国 55940 ミネソタ州 ヘイフィールド ルート 1 ボックス 115 (72)発明者 ウイリアム エルダー ハマー アメリカ合衆国 55906 ミネソタ州 ロチェスター ノーザン ハイツ ドラ イブ 1006 (72)発明者 ダニエル フランク モアートル アメリカ合衆国 55901 ミネソタ州 ロチェスター ロングボート ロード ノースウエスト 5602 (56)参考文献 特開 昭61−123244(JP,A)

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 通信バスに接続された送信元装置と受信
    先装置の間の通信方法であって、 前記送信元および受信先装置の間のバーストデータ送信
    を初期化する初期化ステップと、 前記送信元装置を用いて、n(nは予め規定した2以上
    の正の整数)データワードの中断のないストリームを送
    信する送信ステップと、 前記nデータワードの中断のないストリームのうちの
    (n−1)ワードを送信した後の予め規定した時間間隔
    の間、前記通信バスの第1信号線を受信先装置を用いて
    予め規定した信号レベルでドライブするステップと、 前記受信先装置を用いて前記第1信号線をドライブする
    ステップの後の予め規定した時間間隔の間、前記通信バ
    スの第2信号線を前記受信先装置を用いて予め規定した
    信号レベルでドライブするステップと、 前記初期化ステップと前記受信確認ステップを繰り返
    し、前記バーストデータ送信を完了するステップとを備
    えたことを特徴とする通信方法。
  2. 【請求項2】 請求項1において、 前記受信先装置のステータスを指示する複数の信号で前
    記通信バスの一部を前記受信先装置を用いてドライブす
    るステップをさらに備えたことを特徴とする通信方法。
  3. 【請求項3】 コンピュータシステムの通信バスに接続
    され、 前記通信バスは第2バスインタフェース装置に接続さ
    れ、 前記コンピュータシステムは前記第1および第2バスイ
    ンタフェース装置の間のバーストデータ送信を初期化す
    る手段を有する第1バスインタフェース装置において、 前記バーストデータ送信でn(nは予め規定した2以上
    の正の整数)データワードの中断のないストリームを前
    記第2バスインタフェース装置に連続的に送信する手段
    と、 前記第2バスインタフェース装置からの休止指示を、前
    記nデータワードの中断のないストリーム間の間隔で検
    出する休止検出手段と、 該休止検出手段に応答し、前記間隔で前記バーストデー
    タ送信を休止する手段とを備えたことを特徴とする第1
    バスインタフェース装置。
  4. 【請求項4】 請求項3において、 前記第1バスインタフェース装置は受信モードで動作可
    能であり、 前記第2バスインタフェース装置は送信モードで動作可
    能であり、 前記第2バスインタフェース装置は、nデータワードの
    中断のないストリームをバーストデータ送信により前記
    第1バスインタフェース装置に送信する手段と、前記第
    1バスインタフェース装置からの休止指示を前記nデー
    タワードの中断のないストリーム間の間隔で検出する休
    止検出手段と、前記間隔で前記バーストデータ送信を休
    止する前記休止検出手段に応答する手段とを備えた第1
    バスインタフェース装置において、 受信モードでの動作時に、前記各nデータワードの中断
    のないストリームを受信する手段と、 受信モードでの動作時に、nデータワードの中断のない
    ストリームを受信した後休止指示を発生する手段とを備
    えたことを特徴とする第1バスインタフェース装置。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5522050A (en) * 1993-05-28 1996-05-28 International Business Machines Corporation Bus-to-bus bridge for a multiple bus information handling system that optimizes data transfers between a system bus and a peripheral bus
GB2281137B (en) * 1993-08-20 1997-10-08 Advanced Risc Mach Ltd Data bus
JPH0887462A (ja) * 1994-09-20 1996-04-02 Fujitsu Ltd ステートマシン及び通信制御方式
EP0718772A1 (en) * 1994-12-14 1996-06-26 International Business Machines Corporation Method to improve bus latency and to allow burst transfers of unknown length
JP3016415B2 (ja) * 1995-06-14 2000-03-06 ブラザー工業株式会社 データ転送方法及びそのデータ転送システム
US5768622A (en) * 1995-08-18 1998-06-16 Dell U.S.A., L.P. System for preemptive bus master termination by determining termination data for each target device and periodically terminating burst transfer to device according to termination data
US6115767A (en) * 1996-03-04 2000-09-05 Matsushita Electric Industrial Co., Ltd. Apparatus and method of partially transferring data through bus and bus master control device
KR100189530B1 (ko) * 1996-05-21 1999-06-01 윤종용 마이크로 프로세서와 메모리간의 데이타 인터페이스 방법
KR100200217B1 (ko) * 1996-10-30 1999-06-15 윤종용 오동작을 방지할 수 있는 다기능 일체형 복합전자제품 및 오동작 방지방법
US6078976A (en) * 1997-06-24 2000-06-20 Matsushita Electric Industrial Co., Ltd. Bridge device that prevents decrease in the data transfer efficiency of buses
US6052745A (en) * 1998-06-12 2000-04-18 International Business Machines Corporation System for asserting burst termination signal and burst complete signal one cycle prior to and during last cycle in fixed length burst transfers
DE19917576A1 (de) * 1999-04-19 2000-10-26 Moeller Gmbh Datenübertragungseinrichtung
US8346971B2 (en) 1999-05-04 2013-01-01 At&T Intellectual Property I, Lp Data transfer, synchronising applications, and low latency networks
US7061868B1 (en) 2000-10-25 2006-06-13 Switchcore, Ab Method for flow control in a switch and a switch controlled thereby
US7197083B2 (en) * 2001-12-21 2007-03-27 Intel Corporation Creation of spectral windows through the use of high rate code words
US6907028B2 (en) 2002-02-14 2005-06-14 Nokia Corporation Clock-based time slicing
JP2007206799A (ja) * 2006-01-31 2007-08-16 Toshiba Corp データ転送装置、情報記録再生装置およびデータ転送方法
WO2009033965A1 (en) * 2007-09-13 2009-03-19 Thomson Licensing Adaptive direct memory access pause allocation system and method
US7730244B1 (en) * 2008-03-27 2010-06-01 Xilinx, Inc. Translation of commands in an interconnection of an embedded processor block core in an integrated circuit
US8494120B2 (en) * 2009-11-18 2013-07-23 General Instrument Corporation Detecting foreign voltage faults in telephone customer premise equipment
CN102207919A (zh) * 2010-03-30 2011-10-05 国际商业机器公司 加速数据传输的处理单元、芯片、计算设备和方法
JP5547701B2 (ja) * 2011-09-21 2014-07-16 日立オートモティブシステムズ株式会社 自動車用電子制御装置
GB201320145D0 (en) 2013-11-14 2014-01-01 Olink Ab Localised RCA-based amplification method using a padlock-probe
USRE49652E1 (en) 2013-12-16 2023-09-12 Qualcomm Incorporated Power saving techniques in computing devices

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4275440A (en) * 1978-10-02 1981-06-23 International Business Machines Corporation I/O Interrupt sequencing for real time and burst mode devices
US4558429A (en) * 1981-12-17 1985-12-10 Honeywell Information Systems Inc. Pause apparatus for a memory controller with interleaved queuing apparatus
US4644463A (en) * 1982-12-07 1987-02-17 Burroughs Corporation System for regulating data transfer operations
US4807109A (en) * 1983-11-25 1989-02-21 Intel Corporation High speed synchronous/asynchronous local bus and data transfer method
JPS61123244A (ja) * 1984-11-19 1986-06-11 Nec Corp デ−タ通信処理装置
US4712176A (en) * 1985-02-11 1987-12-08 International Business Machines Corp. Serial channel interface with method and apparatus for handling data streaming and data interlocked modes of data transfer
US4703478A (en) * 1985-08-02 1987-10-27 Gte Laboratories Incorporated Burst-switching method for an integrated communications system
USRE34282E (en) * 1985-08-15 1993-06-15 Hitachi, Ltd. Memory control system
US4799199A (en) * 1986-09-18 1989-01-17 Motorola, Inc. Bus master having burst transfer mode
US4816947A (en) * 1987-11-12 1989-03-28 International Business Machines Single track vertical and horizontal recording read/write head design
US4998198A (en) * 1988-04-07 1991-03-05 Tandem Computers Incorporated Dynamic burst control for data transfers
US5140680A (en) * 1988-04-13 1992-08-18 Rockwell International Corporation Method and apparatus for self-timed digital data transfer and bus arbitration
US5029124A (en) * 1988-05-17 1991-07-02 Digital Equipment Corporation Method and apparatus for providing high speed parallel transfer of bursts of data
US5073969A (en) * 1988-08-01 1991-12-17 Intel Corporation Microprocessor bus interface unit which changes scheduled data transfer indications upon sensing change in enable signals before receiving ready signal
US5276818A (en) * 1989-04-24 1994-01-04 Hitachi, Ltd. Bus system for information processing system and method of controlling the same
US5159672A (en) * 1989-12-28 1992-10-27 Intel Corporation Burst EPROM architecture

Also Published As

Publication number Publication date
US5584033A (en) 1996-12-10
EP0534529A1 (en) 1993-03-31
JPH05282241A (ja) 1993-10-29

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