JP2513196B2 - Differential amplifier circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、差動増幅回路に関する。The present invention relates to a differential amplifier circuit.
本発明は差動増幅回路において、第１及び第２のトラ
ンジスタより接続される差動増幅回路と、正の電源端子
との間に、４段のカレントミラー回路を接続し、その途
中から出力端子を引き出すようにして、第１及び第２の
トランジスタのコレクタ・エミッタ間電圧を等しくし、
コレクタ・エミッタ間電圧の不ぞろいによるオフセット
電流を減少させるようにしたものである。According to the present invention, in a differential amplifier circuit, a four-stage current mirror circuit is connected between a differential amplifier circuit connected by first and second transistors and a positive power supply terminal, and an output terminal So that the collector-emitter voltages of the first and second transistors are equalized,
The offset current due to the uneven collector-emitter voltage is reduced.
第５図は差動増幅回路の一例を示すものである。同図
において、（１）及び（２）は差動対を構成するNPN形
トランジスタである。トランジスタ（１）のエミッタは
抵抗器（３）及び（４）を介してトランジスタ（２）の
エミッタに接続されると共に抵抗器（３）及び（４）の
接続点は定電流源（５）を介して接地される。FIG. 5 shows an example of the differential amplifier circuit. In the figure, (1) and (2) are NPN transistors that form a differential pair. The emitter of the transistor (1) is connected to the emitter of the transistor (2) through the resistors (3) and (4), and the connection point of the resistors (3) and (4) is connected to the constant current source (5). Grounded through.
また、トランジスタ（１）のコレクタはPNP形トラン
ジスタ（６）のコレクタ・エミッタ、PNP形トランジス
タ（７）のコレクタ・エミッタ及び抵抗器（８）の直列
回路を介して直流電圧＋Ｂが供給される電源端子（９）
に接続されると共に、トランジスタ（２）のコレクタは
PNP形トランジスタ（10）のコレクタ・エミッタ、PNP形
トランジスタ（11）のコレクタ・エミッタ及び抵抗器
（12）の直列回路を介して電源端子（９）に接続され
る。また、トランジスタ（６）のベースはそのコレクタ
に接続されると共にトランジスタ（６）及び（10）のベ
ースは互いに接続され、トランジスタ（６）及び（10）
によりカレントミラー回路が構成される。また、トラン
ジスタ（11）のベースはそのコレクタに接続されると共
にトランジスタ（７）及び（11）のベースは互いに接続
され、トランジスタ（７）及び（11）によりカレントミ
ラー回路が構成される。The collector of the transistor (1) is a power supply to which a DC voltage + B is supplied via a series circuit of the collector / emitter of the PNP transistor (6), the collector / emitter of the PNP transistor (7) and the resistor (8). Terminal (9)
And the collector of the transistor (2)
It is connected to the power supply terminal (9) through a series circuit of the collector / emitter of the PNP type transistor (10), the collector / emitter of the PNP type transistor (11) and the resistor (12). The base of the transistor (6) is connected to its collector and the bases of the transistors (6) and (10) are connected to each other, so that the transistors (6) and (10) are connected.
A current mirror circuit is constituted by. The base of the transistor (11) is connected to its collector and the bases of the transistors (7) and (11) are connected to each other, and the transistors (7) and (11) form a current mirror circuit.
また、トランジスタ（２）のベースにはVBの電圧が供
給されると共に、トランジスタ（１）のベースにはVB＋
ΔＶの電圧が供給される。Further, the voltage of V B is supplied to the base of the transistor (2), and V B + is supplied to the base of the transistor (1).
A voltage of ΔV is supplied.
また、一端にVEの電圧が供給される負荷（13）の他端
はトランジスタ（２）及び（10）のコレクタの接続点に
接続される。The other end of the load (13) whose one end is supplied with the voltage V E is connected to the connection point of the collectors of the transistors (2) and (10).
以上の構成の差動増幅回路は周知であり、その増幅動
作の詳細は省略するが、電圧ΔＶは例えば信号であり、
トランジスタ（２）及び（10）のコレクタの接続点には
この信号の増幅された信号が得られ、負荷（13）に供給
される。The differential amplifier circuit having the above configuration is well known, and the details of its amplifying operation are omitted, but the voltage ΔV is, for example, a signal,
An amplified signal of this signal is obtained at the connection point of the collectors of the transistors (2) and (10) and is supplied to the load (13).
この第５図例に示す差動増幅回路において、差動対を
構成するトランジスタ（１）及び（２）のコレクタ・エ
ミッタ間電圧VCEを、夫々VCE1及びVCE2とすると、VCE2
の方がトランジスタ（10）のベース・コレクタ間の電圧
分だけVCE1より低くなるので、VCE1＞VCE2となる。した
がって、この第５図例においては、トランジスタ（１）
及び（２）のコレクタ・エミッタ間電圧VCE1及びVCE2が
不ぞろいとなることから、アーリー効果に起因して負荷
（13）にオフセット電流ΔＩが流れる不都合があった。In the differential amplifier circuit shown in FIG. 5, assuming that the collector-emitter voltages V CE of the transistors (1) and (2) forming a differential pair are V CE1 and V CE2 , respectively, V CE2
Is lower than V CE1 by the voltage between the base and collector of the transistor (10), so V CE1 > V CE2 . Therefore, in this FIG. 5 example, the transistor (1)
Since the collector-emitter voltages V CE1 and V CE2 of (2) are not uniform, there is a disadvantage that the offset current ΔI flows in the load (13) due to the Early effect.
いま、オフセット電流ΔＩに注目するため、トランジ
スタ（６），（10），（７），（11）によって構成され
るカレントミラー回路の電流伝達係数を１とすると共
に、トランジスタ（１）及び（２）のアーリー電圧を第
６図に示すようにVAとする。トランジスタ（１）及び
（２）のベース間の電圧ΔＶが０のときのコレクタ電流
ICを夫々I1及びI2とすると、 となる。したがって、オフセット電流ΔＩは、 となる。ここで、定電流源（５）の電流値を2I0とする
と、2I0＝I1＋I2であるから、オフセット電流ΔＩは、 となる。即ち、負荷（13）にはこの（３）式で示すオフ
セット電流ΔＩが流れる。Now, in order to pay attention to the offset current ΔI, the current transfer coefficient of the current mirror circuit constituted by the transistors (6), (10), (7) and (11) is set to 1, and the transistors (1) and (2 The Early voltage of) is set to V A as shown in FIG. Collector current when voltage ΔV between the bases of transistors (1) and (2) is 0
Let I C be I 1 and I 2 , respectively, Becomes Therefore, the offset current ΔI is Becomes Here, if the current value of the constant current source (5) is 2I 0 , then 2I 0 = I 1 + I 2 , so the offset current ΔI is Becomes That is, the offset current ΔI shown in the equation (3) flows through the load (13).
このように、オフセット電流ΔＩが流れるときには、
トランジスタ（２）及び（10）のコレクタの接続点の電
位が変動し、例えば音声信号を増幅するときには大レベ
ルの音が歪む等の不都合を生じる。Thus, when the offset current ΔI flows,
The potential at the connection point of the collectors of the transistors (2) and (10) fluctuates, and for example, when amplifying a sound signal, a large level sound is distorted.
本発明は斯る点に鑑み、上述したようなオフセット電
流の軽減を図ることを目的とするものである。In view of this point, the present invention has an object to reduce the offset current as described above.
〔問題点を解決するための手段〕 本発明は、例えば第３図に示すように、 差動増幅回路を構成する第１及び第２のトランジスタ
（１）及び（２）と、 第１及び第２のトランジスタ（１）及び（２）のコレ
クタにそれぞれ接続された第３及び第４のトランジスタ
（33）及び（34）で構成される第１のカレントミラー回
路と、 第３及び第４のトランジスタ（33）及び（34）のコレ
クタにそれぞれ接続された第５及び第６のトランジスタ
（31）及び（32）で構成される第２のカレントミラー回
路と、 第５及び第６のトランジスタ（31）及び（32）のコレ
クタにそれぞれ接続された第７及び第８のトランジスタ
（６）及び（10）で構成される第３のカレントミラー回
路と、 第７及び第８のトランジスタ（６）及び（10）のエミ
ッタと正の電源端子との間にそれぞれ接続された第９及
び第10のトランジスタ（７）及び（11）で構成される第
４のカレントミラー回路と、 第２のカレントミラー回路を構成する第５又は第６の
トランジスタ（31）又は（32）と、第３のカレントミラ
ー回路を構成する第７又は第８のトランジスタ（６）又
は（10）との間の接続点から引き出された出力端子（負
荷抵抗（13）との接続点）とを備え、 第１のカレントミラー回路と第２のカレントミラー回
路とで、相互に逆側の電流路となったトランジスタを流
れる電流を射影するように接続すると共に、 第３のカレントミラー回路と第４のカレントミラー回
路とで、相互に逆側の電流路となったトランジスタを流
れる電流を投影するように接続する構成としたものであ
る。[Means for Solving the Problems] In the present invention, for example, as shown in FIG. 3, first and second transistors (1) and (2) constituting a differential amplifier circuit, and first and second transistors are provided. A first current mirror circuit composed of third and fourth transistors (33) and (34) connected to the collectors of the second transistors (1) and (2), respectively, and third and fourth transistors A second current mirror circuit composed of fifth and sixth transistors (31) and (32) connected to the collectors of (33) and (34), respectively, and a fifth and sixth transistor (31) And a third current mirror circuit composed of the seventh and eighth transistors (6) and (10) connected to the collectors of (32) and the seventh and eighth transistors (6) and (10), respectively. ) Between the emitter and the positive power supply terminal A fourth current mirror circuit composed of the ninth and tenth transistors (7) and (11) connected to each other, and a fifth or sixth transistor (31) constituting the second current mirror circuit, or An output terminal drawn from a connection point between (32) and the seventh or eighth transistor (6) or (10) forming the third current mirror circuit (connection point with the load resistance (13) ) And the first current mirror circuit and the second current mirror circuit are connected so as to project the currents flowing through the transistors, which are the current paths on the opposite sides of each other, and the third current mirror circuit is provided. The fourth current mirror circuit and the fourth current mirror circuit are connected so as to project the currents flowing through the transistors, which are the current paths on the opposite sides of each other.
第１及び第２のトランジスタ（１）及び（２）のコレ
クタ・エミッタ間電圧VCE1及びVCE2が等しくなるので、
これらの不ぞろいによって生じるオフセット電流ΔＩが
完全になくなる。Since the collector-emitter voltages V CE1 and V CE2 of the first and second transistors (1) and (2) are equal,
The offset current ΔI caused by these irregularities is completely eliminated.
以下、本発明の一実施例について説明する。まず、第
１図を参照して本発明の一実施例を説明する上で前提と
なる回路を第１図を参照して説明するが、この第１図に
おいて、第５図と対応する部分には同一符号を付し、そ
の詳細説明は省略する。An embodiment of the present invention will be described below. First, a circuit which is a prerequisite for explaining an embodiment of the present invention will be described with reference to FIG. 1. The circuit corresponding to FIG. 5 will be described with reference to FIG. Are denoted by the same reference numerals, and detailed description thereof will be omitted.
同図において、トランジスタ（１）のコレクタはNPN
形トランジスタ（21）のエミッタ・コレクタを介してト
ランジスタ（６）のコレクタに接続される。また、トラ
ンジスタ（２）のコレクタはNPN形トランジスタ（22）
のエミッタ・コレクタを介してトランジスタ（10）のコ
レクタに接続される。そして、トランジスタ（21）及び
（22）のベースには電圧VB′が供給される。尚、負荷
（13）はトランジスタ（22）及び（10）のコレクタの接
続点に接続される。In the figure, the collector of the transistor (1) is NPN.
It is connected to the collector of the transistor (6) through the emitter-collector of the transistor (21). The collector of the transistor (2) is an NPN transistor (22).
Connected to the collector of the transistor (10) via the emitter-collector of the. The voltage V B 'is supplied to the bases of the transistors (21) and (22). The load (13) is connected to the connection point of the collectors of the transistors (22) and (10).
その他は第５図例と同様に構成される。 Others are the same as those in the example of FIG.
本例においては、トランジスタ（21）及び（22）のベ
ースには電圧VB′が供給されるので、トランジスタ
（１）及び（２）のコレクタ電圧は、VB′−VBE（VBEは
トランジスタのベース・エミッタ電圧）となる。したが
って本例によれば、トランジスタ（１）及び（２）のコ
レクタ・エミッタ間電圧VCE1及びVCE2は等しくなるの
で、負荷（13）には、第５図例のようなオフセット電流
ΔＩは流れなくなる。In this example, since the voltage V B ′ is supplied to the bases of the transistors (21) and (22), the collector voltage of the transistors (1) and (2) is V B ′ −V BE (V BE is It becomes the base-emitter voltage of the transistor). Therefore, according to this example, since the collector-emitter voltages V CE1 and V CE2 of the transistors (1) and (2) are equal to each other, the offset current ΔI as shown in FIG. 5 flows through the load (13). Disappear.
次に、第１図例におけるような電圧VB′の電源を不要
とできる回路を第２図を参照して説明する。尚、第２図
において第１図と対応する部分には同一符号を付して示
している。Next, a circuit which can eliminate the need for the power source of the voltage V B 'as in the example of FIG. 1 will be described with reference to FIG. In FIG. 2, parts corresponding to those in FIG. 1 are shown with the same reference numerals.
第２図において、トランジスタ（１）のコレクタはNP
N形トランジスタ（31）のエミッタ・コレクタを介して
トランジスタ（６）のコレクタに接続される。また、ト
ランジスタ（２）のコレクタはNPN形トランジスタ（3
2）のエミッタ・コレクタを介してトランジスタ（10）
のコレクタに接続される。そして、トランジスタ（32）
のベースはそのコレクタに接続されてダイオード接続と
されると共に、トランジスタ（31）及び（32）のベース
は互いに接続される。尚、負荷（13）はトランジスタ
（32）及び（10）のコレクタの接続点に接続される。In FIG. 2, the collector of the transistor (1) is NP
It is connected to the collector of the transistor (6) through the emitter / collector of the N-type transistor (31). The collector of the transistor (2) is an NPN transistor (3
Transistor (10) via the emitter-collector of 2)
Connected to the collector. And transistors (32)
The bases of the transistors (31) and (32) are connected to each other to form a diode connection, and the bases of the transistors (31) and (32) are connected to each other. The load (13) is connected to the connection point of the collectors of the transistors (32) and (10).
その他は第１図例と同様に構成される。 Other configurations are the same as those in the example of FIG.
本例において、トランジスタ（31）及び（32）のベー
スには負荷（13）を介して電圧VEが供給されるので、ト
ランジスタ（１）及び（２）のコレクタ電圧はVE−VBE
となる。したがって本例によれば、トランジスタ（１）
及び（２）のコレクタ・エミッタ間電圧VCE1及びVCE2は
等しくなり、負荷（13）にはVCE1及びVCE2の不ぞろいに
よる第５図例のようなオフセット電流ΔＩは流れなくな
る。In this example, since the voltage V E is supplied to the bases of the transistors (31) and (32) through the load (13), the collector voltages of the transistors (1) and (2) are V E −V BE.
Becomes Therefore, according to this example, the transistor (1)
The collector-emitter voltages V CE1 and V CE2 of (2) become equal, and the offset current ΔI as in the example of FIG. 5 does not flow to the load (13) due to the irregularity of V CE1 and V CE2 .
しかし、本例においては、トランジスタ（31）のベー
ス電流IBがトランジスタ（32）のコレクタ側から供給さ
れるので、結果としてトランジスタ（１）のコレクタ電
流I1がトランジスタ（２）のコレクタ電流I2に比べて、
2IBだけ多くなる。したがって、負荷（13）にはその差
分のオフセット電流2IBが流れる。However, in this example, since the base current I B of the transistor (31) is supplied from the collector side of the transistor (32), as a result, the collector current I 1 of the transistor (1) becomes the collector current I of the transistor (2). Compared to 2 ,
2I B increases. Therefore, the load (13) flows offset current 2I B of the difference.
本発明は、このオフセット電流についてもなくすこと
ができる差動増幅回路を提供するようにしたもので、一
実施例を第３図を参照して説明する。第３図において、
第１図及び第２図と対応する部分には同一符号を付して
示している。同図において、トランジスタ（１）のコレ
クタはNPN形トランジスタ（33）のエミッタ・コレクタ
を介してトランジスタ（31）のエミッタに接続される。
また、トランジスタ（２）のコレクタはNPN形トランジ
スタ（34）のエミッタ・コレクタを介してトランジスタ
（32）のエミッタに接続される。そして、トランジスタ
（33）のベースはそのコレクタに接続されてダイオード
接続とされると共に、トランジスタ（33）及び（34）の
ベースは互いに接続される。The present invention provides a differential amplifier circuit capable of eliminating this offset current. One embodiment will be described with reference to FIG. In FIG.
The parts corresponding to those in FIGS. 1 and 2 are designated by the same reference numerals. In the figure, the collector of the transistor (1) is connected to the emitter of the transistor (31) through the emitter / collector of the NPN transistor (33).
The collector of the transistor (2) is connected to the emitter of the transistor (32) via the emitter / collector of the NPN transistor (34). The base of the transistor (33) is connected to its collector to form a diode connection, and the bases of the transistors (33) and (34) are connected to each other.
その他は第２図例と同様に構成される。 Others are the same as those in the example of FIG.
本例においては、第２図例と同様にトランジスタ（3
1）及び（32）のベースには負荷（13）を介して電圧VE
が供給されるので、トランジスタ（１）及び（２）のコ
レクタ電圧はVE−2VBEとなる。したがって本例によれ
ば、トランジスタ（１）及び（２）のコレクタ・エミッ
タ間電圧VCE1及びVCE2は等しくなり、負荷（13）にはV
CE1及びVCE2の不ぞろいによる第５図例のようなオフセ
ット電流ΔＩは流れなくなる。また、本例においては、
トランジスタ（31）のベース電流IBがトランジスタ（3
2）のコレクタ側から供給されるものの、トランジスタ
（34）のベース電流IBはトランジスタ（33）のコレクタ
側から供給されるので、ベース電流の貨し借りはなくな
り、したがって、トランジスタ（１）のコレクタ電流I1
とトランジスタ（２）のコレクタ電流I2とは等しくな
り、負荷（13）にはオフセット電流は流れることがな
い。In this example, the transistor (3
The bases of 1) and (32) are connected to the voltage V E through the load (13).
Is supplied, the collector voltage of the transistors (1) and (2) becomes V E −2V BE . Therefore, according to this example, the collector-emitter voltages V CE1 and V CE2 of the transistors (1) and (2) become equal, and the load (13) receives V
The offset current ΔI as in the example of FIG. 5 does not flow due to the irregularity of CE1 and V CE2 . Also, in this example,
The base current I B of the transistor (31) is
Although supplied from the collector of the 2), the base current I B of the transistor (34) is supplied from the collector of the transistor (33), and currency of the base current borrow will not, therefore, transistor (1) Collector current I 1
Is equal to the collector current I 2 of the transistor (2), and no offset current flows through the load (13).
次に、第４図は、第３図例を全帰還のバッファに応用
したものである。同図において、（41）は入力端子、
（42）は出力端子である。また、出力端子（42）は、NP
N形トランジスタ（43）のエミッタ・コレクタ、NPN形ト
ランジスタ（44）のエミッタ・コレクタ及びNPN形トラ
ンジスタ（45）のエミッタ・コレクタの直列回路を介し
てNPN形トランジスタ（46）のエミッタに接続され、こ
のトランジスタ（46）のコレクタは電源端子（９）に接
続され、そのベースはトランジスタ（32）及び（10）の
コレクタの接続点に接続される。また、トランジスタ
（43）〜（45）のベースは夫々のコレクタに接続されて
ダイオード接続とされる。Next, FIG. 4 is an application of the example of FIG. 3 to a buffer for full feedback. In the figure, (41) is an input terminal,
(42) is an output terminal. The output terminal (42) is NP
It is connected to the emitter of the NPN transistor (46) through a series circuit of the emitter and collector of the N transistor (43), the emitter and collector of the NPN transistor (44) and the emitter and collector of the NPN transistor (45), The collector of this transistor (46) is connected to the power supply terminal (9), and its base is connected to the connection point of the collectors of the transistors (32) and (10). The bases of the transistors (43) to (45) are connected to their respective collectors to form diode connection.
その他は第３図例と同様に構成される。 Others are the same as those in the example of FIG.
本例においては、トランジスタ（２），（34），（3
2），（43）〜（46）によって、トランジスタ（１）及
び（２）のコレクタ電圧は3VBEとなり、トランジスタ
（１）及び（２）のコレクタ・エミッタ間電圧VCE1及び
VCE2は等しく、常に一定（3VBE）となる。したがって、
本例のバッファによれば、オフセット電流が抑えられ、
入力信号VINに対する出力信号OOUTのDCオフセットを小
さくできる利益がある。In this example, transistors (2), (34), (3
2), (43) to (46), the collector voltage of the transistors (1) and (2) becomes 3V BE , and the collector-emitter voltage V CE1 of the transistors (1) and (2) and
V CE2 is equal and always constant (3V BE ). Therefore,
According to the buffer of this example, the offset current is suppressed,
There is a benefit of reducing the DC offset of the output signal O OUT with respect to the input signal V IN .
以上述べた本発明によれば、差動対を構成する第１及
び第２のトランジスタのコレクタ・エミッタ間電圧が等
しくされるので、その不ぞろいによるオフセット電流を
完全になくすことができ、これによりオフセット電流が
流れることによる不都合を回避することができる。According to the present invention described above, since the collector-emitter voltages of the first and second transistors forming the differential pair are made equal to each other, the offset current due to the irregularity can be completely eliminated. It is possible to avoid the inconvenience caused by the current flow.
第１図及び第２図は本発明の一実施例を説明する上で前
提となる回路を示す構成図、第３図は本発明の一実施例
を示す構成図、第４図は本発明の他の実施例を示す構成
図、第５図は従来例の構成図、第６図はその説明のため
の図である。 （１）（２）（21）及び（22）はNPN形トランジスタ、
（６）（７）（10）及び（11）はPNP形トランジスタで
ある。1 and 2 are block diagrams showing a circuit which is a prerequisite for explaining one embodiment of the present invention, FIG. 3 is a block diagram showing one embodiment of the present invention, and FIG. 4 is a block diagram showing the present invention. FIG. 5 is a configuration diagram showing another embodiment, FIG. 5 is a configuration diagram of a conventional example, and FIG. 6 is a diagram for explaining the same. (1), (2), (21) and (22) are NPN type transistors,
(6), (7), (10) and (11) are PNP type transistors.
Claims (1)
ランジスタと、 上記第１及び第２のトランジスタのコレクタにそれぞれ
接続された第３及び第４のトランジスタで構成される第
１のカレントミラー回路と、 上記第３及び第４のトランジスタのコレクタにそれぞれ
接続された第５及び第６のトランジスタで構成される第
２のカレントミラー回路と、 上記第５及び第６のトランジスタのコレクタにそれぞれ
接続された第７及び第８のトランジスタで構成される第
３のカレントミラー回路と、 上記第７及び第８のトランジスタのエミッタと正の電源
端子との間にそれぞれ接続された第９及び第10のトラン
ジスタで構成される第４のカレントミラー回路と、 上記第２のカレントミラー回路を構成する第５又は第６
のトランジスタと、上記第３のカレントミラー回路を構
成する第７又は第８のトランジスタとの間の接続点から
引き出された出力端子とを備え、 上記第１のカレントミラー回路と上記第２のカレントミ
ラー回路とで、相互に逆側の電流路となったトランジス
タを流れる電流を射影するように接続すると共に、 上記第３のカレントミラー回路と上記第４のカレントミ
ラー回路とで、相互に逆側の電流路となったトランジス
タを流れる電流を射影するように接続することを特徴と
する 差動増幅回路。1. A first and a second transistors which constitute a differential amplifier circuit, and a first and a third transistor which are respectively connected to collectors of the first and the second transistors. A current mirror circuit, a second current mirror circuit composed of fifth and sixth transistors respectively connected to the collectors of the third and fourth transistors, and collectors of the fifth and sixth transistors. A third current mirror circuit including seventh and eighth transistors connected to each other, and ninth and ninth current mirror circuits connected between the emitters of the seventh and eighth transistors and the positive power supply terminal, respectively. A fourth current mirror circuit including 10 transistors, and a fifth or sixth current mirror circuit forming the second current mirror circuit.
Of the first current mirror circuit and the second current mirror circuit, and an output terminal drawn from a connection point between the transistor and the seventh or eighth transistor forming the third current mirror circuit. The mirror circuit and the mirror circuit are connected so as to project the currents flowing through the transistors, which are the current paths on the opposite sides of each other, and the third current mirror circuit and the fourth current mirror circuit are on opposite sides of each other. A differential amplifier circuit, which is connected so as to project the current flowing through the transistor that has become the current path of the.
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| JP61280107A JP2513196B2 (en) | 1986-11-25 | 1986-11-25 | Differential amplifier circuit |
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1986
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