JP2577724B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置に関し、特に欠陥ビットの
救済可能な構成を採用したことによるアクセス時間の増
大を低減するための回路構成に関するものである。
救済可能な構成を採用したことによるアクセス時間の増
大を低減するための回路構成に関するものである。
第６図は例えば特許公報昭61−8520号に示された欠陥
ビット救済を行う従来の冗長構成の半導体記憶装置を示
す構成図であり、図において、１はセンスアンプ列、２
な予備メモリセルアレイ、２′は予備メモリセル、３は
本体側メモリセルアレイ、３′は本体側メモリセルアレ
イ３の中にある欠陥メモリセル、４はワード線駆動回
路、５はロウデコーダ回路、６は予備ロウデコーダ回
路、６′は欠陥メモリセルの番地に応じてレーザビーム
等で溶断する信号経路遮断素子（以下、PROM素子と呼称
する）、７はロウデコーダ機能停止回路、８は制御信号
発生回路、９はワード線駆動クロック発生回路、10はワ
ード線駆動クロック発生回路９を活性化するタイミング
の調整を行うダミーデコーダ回路、11はマルチプレクサ
回路、12はコラムデコーダ回路、13はデータ入出力バッ
ファ回路、14はデータ入出力線、15はビット線、16は予
備ワード線、17はワード線、φｐはプリチャージ用クロ
ック、φRedは欠陥ビット救済時にのみ“L"レベル（低
電圧レベル）となる信号である。
ビット救済を行う従来の冗長構成の半導体記憶装置を示
す構成図であり、図において、１はセンスアンプ列、２
な予備メモリセルアレイ、２′は予備メモリセル、３は
本体側メモリセルアレイ、３′は本体側メモリセルアレ
イ３の中にある欠陥メモリセル、４はワード線駆動回
路、５はロウデコーダ回路、６は予備ロウデコーダ回
路、６′は欠陥メモリセルの番地に応じてレーザビーム
等で溶断する信号経路遮断素子（以下、PROM素子と呼称
する）、７はロウデコーダ機能停止回路、８は制御信号
発生回路、９はワード線駆動クロック発生回路、10はワ
ード線駆動クロック発生回路９を活性化するタイミング
の調整を行うダミーデコーダ回路、11はマルチプレクサ
回路、12はコラムデコーダ回路、13はデータ入出力バッ
ファ回路、14はデータ入出力線、15はビット線、16は予
備ワード線、17はワード線、φｐはプリチャージ用クロ
ック、φRedは欠陥ビット救済時にのみ“L"レベル（低
電圧レベル）となる信号である。
以下に欠陥ビット救済時のメモリ読み出し動作を説明
する。
する。
この説明では欠陥メモリセル３′が、当該欠陥メモリ
セル３′の接続されている同一ビット線15上の予備メモ
リセル２′に置換される状態を仮定している。まずアド
レスバッファ出力信号（以下アドレス信号と略称する）
がロウデコーダ回路５及び予備ロウデコーダ回路６に入
力されると予備ロウデコーダ回路６ではPROM素子６′に
登録済みの番地とこのアドレス信号との照合が行われ、
両者が一致すると予備ロウデコーダ回路６の出力は制御
信号発生回路６を活性化する。
セル３′の接続されている同一ビット線15上の予備メモ
リセル２′に置換される状態を仮定している。まずアド
レスバッファ出力信号（以下アドレス信号と略称する）
がロウデコーダ回路５及び予備ロウデコーダ回路６に入
力されると予備ロウデコーダ回路６ではPROM素子６′に
登録済みの番地とこのアドレス信号との照合が行われ、
両者が一致すると予備ロウデコーダ回路６の出力は制御
信号発生回路６を活性化する。
次に制御信号発生回路８はロウデコーナ機能停止回路
７及びダミーデコーダ回路10を活性化する。ダミーデコ
ーダ回路10ではロウデコーダ機能停止回路７が動作して
ロウデコーダ回路５が機能停止するタイミングでその出
力が確定する。ダミーデコーダ回路10の出力はワード線
駆動クロック発生回路９を活性化し、ワード線駆動クロ
ックが発生してワード線駆動回路４が活性化する。この
時点でロウデコーダ回路５と接続しているワード線駆動
回路４は、すでにロウデコーダ機能停止回路７がロウデ
コーダ回路５を不活性化しているために、ワード線駆動
回路４に接続しているワード線17の“L"レベルを維持す
る。一方予備ワード線16は、ワード線駆動回路４によっ
て“H"レベル（高電圧レベル）となり、予備ワード線16
に接続している一行分の予備メモリセルアレイ２の各セ
ル情報に応じた微小信号電圧が全ビット線に現われる。
その後センサアンプ列１が活性化して前記微小信号は増
幅されマルチプレクサ回路11に伝達される。マルチプレ
クサ回路11ではコラムコーダ回路12の選択信号によりビ
ット線15に接続している予備メモリセル２′のセル情報
のみがデータ入出力線14を通してデータ入出力バッファ
回路13に入力されてセル情報の読み出しが行われる。
７及びダミーデコーダ回路10を活性化する。ダミーデコ
ーダ回路10ではロウデコーダ機能停止回路７が動作して
ロウデコーダ回路５が機能停止するタイミングでその出
力が確定する。ダミーデコーダ回路10の出力はワード線
駆動クロック発生回路９を活性化し、ワード線駆動クロ
ックが発生してワード線駆動回路４が活性化する。この
時点でロウデコーダ回路５と接続しているワード線駆動
回路４は、すでにロウデコーダ機能停止回路７がロウデ
コーダ回路５を不活性化しているために、ワード線駆動
回路４に接続しているワード線17の“L"レベルを維持す
る。一方予備ワード線16は、ワード線駆動回路４によっ
て“H"レベル（高電圧レベル）となり、予備ワード線16
に接続している一行分の予備メモリセルアレイ２の各セ
ル情報に応じた微小信号電圧が全ビット線に現われる。
その後センサアンプ列１が活性化して前記微小信号は増
幅されマルチプレクサ回路11に伝達される。マルチプレ
クサ回路11ではコラムコーダ回路12の選択信号によりビ
ット線15に接続している予備メモリセル２′のセル情報
のみがデータ入出力線14を通してデータ入出力バッファ
回路13に入力されてセル情報の読み出しが行われる。
ところが、従来の冗長構成を採用した半導体記憶装置
では、冗長構成を採用しない半導体記憶装置に比べて、
欠陥ビットの番地と入力アドレスとの照合を行う等の余
分な信号処理が必要となり、また欠陥ビット救済時に
は、制御信号発生回路８が動作してロウデコーダ機能停
止回路７によりロウデコーダ回路５を不活性化するとい
った一連の回路動作に要する時間が、欠陥ビット救済を
行わない場合のアクセス時間に対してシーケンシャルに
付加されることにもなり、データのアクセス時間が全体
的に増加するという問題があった。
では、冗長構成を採用しない半導体記憶装置に比べて、
欠陥ビットの番地と入力アドレスとの照合を行う等の余
分な信号処理が必要となり、また欠陥ビット救済時に
は、制御信号発生回路８が動作してロウデコーダ機能停
止回路７によりロウデコーダ回路５を不活性化するとい
った一連の回路動作に要する時間が、欠陥ビット救済を
行わない場合のアクセス時間に対してシーケンシャルに
付加されることにもなり、データのアクセス時間が全体
的に増加するという問題があった。
そこで、本件発明者は、欠陥ビットの番地と入力アド
レスとを比較する回路を、メモセルアレイのデコーダに
比べて早いタイミングのアドレス信号により駆動するよ
うにすることにより、上記冗長構成を採用したことによ
るアクセス時間の増大を小さく抑えた改良型の半導体記
憶装置をすでに考案している。
レスとを比較する回路を、メモセルアレイのデコーダに
比べて早いタイミングのアドレス信号により駆動するよ
うにすることにより、上記冗長構成を採用したことによ
るアクセス時間の増大を小さく抑えた改良型の半導体記
憶装置をすでに考案している。
第５図はこの改良型の半導体記憶装置の構成を示して
おり、この半導体記憶装置のメモリセルアレイは２ブロ
ック構成を採り、各ブロックごとに４列ずつの予備メモ
リセルアレイ列を備えている。
おり、この半導体記憶装置のメモリセルアレイは２ブロ
ック構成を採り、各ブロックごとに４列ずつの予備メモ
リセルアレイ列を備えている。
図において、１はビット線の情報を増幅するセンスア
ンプ列、２は予備メモリセルアレイ、３は本体側メモリ
セルアレイ、４は上記各メモリセルアレイ2,3のワード
線を活性化するワード線駆動回路、５は該ワード線駆動
回路４を駆動するロウデコーダ回路、11は増幅されたビ
ット線の情報をデータ入出力線14を介してデータ入出力
バッファ回路13へ出力するマルチプレクサ回路、12は本
体側メモリセルアレイ３のビット線を選択するコラムデ
コーダ回路、19は該コラムデコーダ回路12を活性化する
コラムデコーダ活性化信号発生回路である。また20は予
備メモリセルアレイ列つまり予備メモリセルアレイ２の
ビット線を選択する予備列選択回路、21は入力アドレス
と欠陥メモリセルのアドレスとを照合する照合回路、22
は外部からの外部入力アドレス信号eXA0〜eXA9を受け、
上記コラムデコーダ回路12を駆動するアドレスバッファ
で、その後段側の回路が高速動作するよう多段構成によ
り駆動能力を増大したものである。
ンプ列、２は予備メモリセルアレイ、３は本体側メモリ
セルアレイ、４は上記各メモリセルアレイ2,3のワード
線を活性化するワード線駆動回路、５は該ワード線駆動
回路４を駆動するロウデコーダ回路、11は増幅されたビ
ット線の情報をデータ入出力線14を介してデータ入出力
バッファ回路13へ出力するマルチプレクサ回路、12は本
体側メモリセルアレイ３のビット線を選択するコラムデ
コーダ回路、19は該コラムデコーダ回路12を活性化する
コラムデコーダ活性化信号発生回路である。また20は予
備メモリセルアレイ列つまり予備メモリセルアレイ２の
ビット線を選択する予備列選択回路、21は入力アドレス
と欠陥メモリセルのアドレスとを照合する照合回路、22
は外部からの外部入力アドレス信号eXA0〜eXA9を受け、
上記コラムデコーダ回路12を駆動するアドレスバッファ
で、その後段側の回路が高速動作するよう多段構成によ
り駆動能力を増大したものである。
exA0〜exA9は外部からの外部入力アドレス信号、 はコラムデコーダ回路12を駆動するアドレスバッファ22
の出力信号、 は上記アドレスバッファ22の途中段から取り出したアド
レス信号であり、このアドレス信号 は、アドレスバッファ出力 に比べて外部入力アドレス信号からの遅延が小さいもの
である。
の出力信号、 は上記アドレスバッファ22の途中段から取り出したアド
レス信号であり、このアドレス信号 は、アドレスバッファ出力 に比べて外部入力アドレス信号からの遅延が小さいもの
である。
第２図は入力アドレスと欠陥メモリセルのアドレスと
を照合する照合回路21の一構成例を示す回路図であり、
図においてF1〜F20はPROM素子、Q1〜Q3はｐ型MOSFET、Q
4はＮ型MOSFET、CYはセンス増幅動作時または列アドレ
スが変化した時に、一定期間“L"レベルとなり、本照合
回路21を初期化する信号である。
を照合する照合回路21の一構成例を示す回路図であり、
図においてF1〜F20はPROM素子、Q1〜Q3はｐ型MOSFET、Q
4はＮ型MOSFET、CYはセンス増幅動作時または列アドレ
スが変化した時に、一定期間“L"レベルとなり、本照合
回路21を初期化する信号である。
第３図は、上記予備列選択回路20の論理構成を示す図
であり、図において23は照合回路21の出力Ci、アドレス
信号RA9、信号CYDを入力するNAND回路、24は該NAND回路
23の出力を反転するインバータ回路、RA9は２分割され
たメモリセルアレイの一方を選択するアドレス信号、CY
Dは信号CYより一定期間遅れて“L"レベルから“H"レベ
ルに変化する信号である。
であり、図において23は照合回路21の出力Ci、アドレス
信号RA9、信号CYDを入力するNAND回路、24は該NAND回路
23の出力を反転するインバータ回路、RA9は２分割され
たメモリセルアレイの一方を選択するアドレス信号、CY
Dは信号CYより一定期間遅れて“L"レベルから“H"レベ
ルに変化する信号である。
第４図は、コラムデコーダ活性化信号発生回路19の論
理構成を示す図であり、図において25は照合回路21の出
力C1〜C4を入力とするNOR回路、26は該NOR回路25の出力
とアドレス信号RA9とを入力するNAND回路、27はNAND回
路26の出力を反転するインバータ回路である。
理構成を示す図であり、図において25は照合回路21の出
力C1〜C4を入力とするNOR回路、26は該NOR回路25の出力
とアドレス信号RA9とを入力するNAND回路、27はNAND回
路26の出力を反転するインバータ回路である。
次に動作について説明する。
コラムデコーダの動作準備期間、例えば、センス増幅
中、或いはコラムアドレスが変化した時、信号CYは、一
定期間“L"レベルとなり、照合回路21の出力信号Ciは高
電位となる。次に上記信号CYが“H"レベルとなると、ア
ドレス信号 がPROM素子に登録済みの番地と一致する場合には照合回
路21の出力信号Ciは高電位に保たれ、異なる場合には低
電位に放電される。欠陥メモリセルがないため照合回路
21のPROM素子をすべて導通状態にしておく場合には照合
回路21の出力信号は低電位に放電される。この照合回路
21の出力信号は、予備列選択回路20とコラムデコーダ活
性化信号発生回路19に入力する。予備列選択回路20は、
２分割されたメモリセルの一方のブロックを選択するア
ドレス信号RA9と、照合回路21の出力信号が共に“H"レ
ベルの時、照合回路21とコラムデコーダ活性化信号発生
回路19の出力信号レベルが定まると“L"レベルから“H"
レベルに変化する信号CYDが“H"レベルとなった時点で
信号RA9によって選択されたブロック内の予備メモリセ
ルアレイ列を選択する。
中、或いはコラムアドレスが変化した時、信号CYは、一
定期間“L"レベルとなり、照合回路21の出力信号Ciは高
電位となる。次に上記信号CYが“H"レベルとなると、ア
ドレス信号 がPROM素子に登録済みの番地と一致する場合には照合回
路21の出力信号Ciは高電位に保たれ、異なる場合には低
電位に放電される。欠陥メモリセルがないため照合回路
21のPROM素子をすべて導通状態にしておく場合には照合
回路21の出力信号は低電位に放電される。この照合回路
21の出力信号は、予備列選択回路20とコラムデコーダ活
性化信号発生回路19に入力する。予備列選択回路20は、
２分割されたメモリセルの一方のブロックを選択するア
ドレス信号RA9と、照合回路21の出力信号が共に“H"レ
ベルの時、照合回路21とコラムデコーダ活性化信号発生
回路19の出力信号レベルが定まると“L"レベルから“H"
レベルに変化する信号CYDが“H"レベルとなった時点で
信号RA9によって選択されたブロック内の予備メモリセ
ルアレイ列を選択する。
２分割されたメモリセルの１ブロック当り４例の予備
メモリセルアレイ列があるので、照合回路21は各ブロッ
ク当り４つずつある。コラムデコーダ活性化信号発生回
路19では、欠陥列アドレスが入力されると、４つの照合
回路21の出力信号のいずれかが“H"レベルとなるためコ
ラムデコーダ活性化信号NCEは“L"レベルに維持され、
コラムデコーダは本体側メモリセルの列を選択しない。
メモリセルアレイ列があるので、照合回路21は各ブロッ
ク当り４つずつある。コラムデコーダ活性化信号発生回
路19では、欠陥列アドレスが入力されると、４つの照合
回路21の出力信号のいずれかが“H"レベルとなるためコ
ラムデコーダ活性化信号NCEは“L"レベルに維持され、
コラムデコーダは本体側メモリセルの列を選択しない。
一方欠陥列アドレスが入力されない時は、信号CYが
“H"レベルとなり照合回路21の出力が、“L"レベルにな
るとRA9＝“H"の時選択されるブロック内のコラムデコ
ーダ活性化信号NCEが“L"レベルから“H"レベルに変化
し、このコラムデコーダ12が活性化し、本体側メモリセ
ルからの列が選択される。
“H"レベルとなり照合回路21の出力が、“L"レベルにな
るとRA9＝“H"の時選択されるブロック内のコラムデコ
ーダ活性化信号NCEが“L"レベルから“H"レベルに変化
し、このコラムデコーダ12が活性化し、本体側メモリセ
ルからの列が選択される。
以上のようにして、欠陥列アドレスが入力された時、
予備列が選択され、本体側の欠陥列が選択されないよう
にするために、本体側及び予備側の列の選択は照合回路
21での入力アドレスと欠陥アドレスとの照合後、コラム
デコーダ活性化信号NCEの出力が定まった後に行われる
こととなり、列の選択は冗長構成にしない場合に比べて
おくれる。
予備列が選択され、本体側の欠陥列が選択されないよう
にするために、本体側及び予備側の列の選択は照合回路
21での入力アドレスと欠陥アドレスとの照合後、コラム
デコーダ活性化信号NCEの出力が定まった後に行われる
こととなり、列の選択は冗長構成にしない場合に比べて
おくれる。
また、上述した第５図の半導体記憶装置では、照合回
路21の入力信号として、第６図に示す半導体記憶装置で
使用していたアドレスバッファ最終段出力より外部入力
アドレス信号からの遅延が小さなアドレスバッファ22の
中間出力を用いているので、コラムデコーダ活性化信号
NCEの出力が定まる時刻が早まるため冗長構成にしたこ
とによるアクセス時間の増加が軽減される。
路21の入力信号として、第６図に示す半導体記憶装置で
使用していたアドレスバッファ最終段出力より外部入力
アドレス信号からの遅延が小さなアドレスバッファ22の
中間出力を用いているので、コラムデコーダ活性化信号
NCEの出力が定まる時刻が早まるため冗長構成にしたこ
とによるアクセス時間の増加が軽減される。
ところが、第５図に説明した半導体記憶装置では、コ
ラムデコーダ回路12をアドレスアッファ22で直接駆動し
ているため、メモリの大容量化に伴って、コラムデコー
ダ回路12の回路規模が拡張した場合、このデコーダを構
成する論理回路の増設がアドレスバッファの負荷増大に
つながり、デコーダの動作速度が低下するという問題が
ある。
ラムデコーダ回路12をアドレスアッファ22で直接駆動し
ているため、メモリの大容量化に伴って、コラムデコー
ダ回路12の回路規模が拡張した場合、このデコーダを構
成する論理回路の増設がアドレスバッファの負荷増大に
つながり、デコーダの動作速度が低下するという問題が
ある。
また、特開昭61−120398号公報や特開昭61−123099号
公報には、メモリセルアレイに加えて冗長メモリセルア
レイを備え、不良回路部分のアドレスと入力アドレスデ
ータとを比較回路により比較し、その比較結果に応じ
て、メモリセルアレイの不良回路部分に代えて、冗長回
路部分との間でデータのアクセスを行うようにした半導
体記憶装置において、上記比較回路をアドレスバッファ
の入力側のアドレス信号により駆動するようにしている
ものが示されており、これらの装置では、欠陥ビットの
アドレスと入力アドレスとを比較する回路をメモリセル
アレイのデコーダに比べて早いタイミングのアドレス信
号により駆動するようになっている。
公報には、メモリセルアレイに加えて冗長メモリセルア
レイを備え、不良回路部分のアドレスと入力アドレスデ
ータとを比較回路により比較し、その比較結果に応じ
て、メモリセルアレイの不良回路部分に代えて、冗長回
路部分との間でデータのアクセスを行うようにした半導
体記憶装置において、上記比較回路をアドレスバッファ
の入力側のアドレス信号により駆動するようにしている
ものが示されており、これらの装置では、欠陥ビットの
アドレスと入力アドレスとを比較する回路をメモリセル
アレイのデコーダに比べて早いタイミングのアドレス信
号により駆動するようになっている。
ところが、上記公報記載の半導体記憶装置では、第５
図の半導体記憶装置と同様、デコーダをアドレスバッフ
ァの出力により直接駆動しているため、メモリを大容量
化した場合、デコード動作の速度が低下するという問題
に加えて、欠格ビットと入力アドレスとを照合する回路
が、アドレスバッファに入力されるアドレス信号を受け
て欠陥ビットと照合するため、欠陥ビットを記憶してお
く回路および記憶された欠陥ビットと入力アドレスを比
較する回路の身簿が大きく、レイアウト面積も大きくな
り、特にメモリセルアレイが複数ブロックに分割され、
各ブロックに対応して照合のための回路を設ける場合に
半導体記憶装置全体の面積が大きくなるという問題があ
る。
図の半導体記憶装置と同様、デコーダをアドレスバッフ
ァの出力により直接駆動しているため、メモリを大容量
化した場合、デコード動作の速度が低下するという問題
に加えて、欠格ビットと入力アドレスとを照合する回路
が、アドレスバッファに入力されるアドレス信号を受け
て欠陥ビットと照合するため、欠陥ビットを記憶してお
く回路および記憶された欠陥ビットと入力アドレスを比
較する回路の身簿が大きく、レイアウト面積も大きくな
り、特にメモリセルアレイが複数ブロックに分割され、
各ブロックに対応して照合のための回路を設ける場合に
半導体記憶装置全体の面積が大きくなるという問題があ
る。
この発明は上記のような問題点を解消するためになさ
れたもので、冗長構成の採用によるアクセス時間の増大
を低減できるだけでなく、アクセス時間の増大低減と回
路面積の増大抑制との間で適切なバランスをとり、アク
セス時間の増大低減と回路面積の増大抑制とを両立させ
た半導体記憶装置を得ることを目的とする。
れたもので、冗長構成の採用によるアクセス時間の増大
を低減できるだけでなく、アクセス時間の増大低減と回
路面積の増大抑制との間で適切なバランスをとり、アク
セス時間の増大低減と回路面積の増大抑制とを両立させ
た半導体記憶装置を得ることを目的とする。
この発明に係る半導体記憶装置は、複数の本体側メモ
リセルと、その欠陥ビットを救済する複数の予備メモリ
セルとを備えた冗長構成の半導体記憶装置において、外
部からのアドレス信号を受け、相補な内部アドレス信号
を出力するアドレスバッファと、所定ノードと接地電位
が与えられる接地電域ノードとの間に欠陥ビットの番地
に応じて導通が遮断されるPROM素子とゲートに上記内部
アドレス信号のうち一対の相補信号における一方の信号
を受けるMOSトランジスタとが直列に接続された第１の
照合素子および上記所定トードと接地電位ノードとの間
に欠陥ビットの番地に応じて導通が遮断されるPROM素子
とゲートに上記一対の相補信号における他方の信号を受
けるMOSトランジスタとが直列に接続された第２の照合
素子が並列に接続された一対の照合素子対を複数有する
とともに電源電位ノードと上記所定ノードとの間に接続
され、上記所定ノードをＨレベルに充電するためのMOS
トランジスタを有し、上記所定ノードの電位がＬレベル
の時は欠陥ビットの番地と内部アドレス信号との不一致
を示し、上記所定ノードの電位がＨレベルであるのに応
じて欠陥ビットの番地と内部アドレス信号との一致を示
す一致検出信号を出力する照合回路と、上記アドレスバ
ッファにより駆動され上記内部アドレス信号をデコード
したプリデコーダ信号を出力するプリデコーダと、上記
プリデコーダにより駆動され上記一致検出信号が不一致
を示すのに応じて活性化されるとともに上記プリデコー
ダ信号に応じて上記本体側メモリセルを選択し、上記一
致検出信号が一致を示すのに応じて非活性化されるデコ
ーダと、上記一致検出信号が一致を示すのに応じて予備
メモリセルを選択する予備メモリセル選択回路とを備え
るようにしたものである。
リセルと、その欠陥ビットを救済する複数の予備メモリ
セルとを備えた冗長構成の半導体記憶装置において、外
部からのアドレス信号を受け、相補な内部アドレス信号
を出力するアドレスバッファと、所定ノードと接地電位
が与えられる接地電域ノードとの間に欠陥ビットの番地
に応じて導通が遮断されるPROM素子とゲートに上記内部
アドレス信号のうち一対の相補信号における一方の信号
を受けるMOSトランジスタとが直列に接続された第１の
照合素子および上記所定トードと接地電位ノードとの間
に欠陥ビットの番地に応じて導通が遮断されるPROM素子
とゲートに上記一対の相補信号における他方の信号を受
けるMOSトランジスタとが直列に接続された第２の照合
素子が並列に接続された一対の照合素子対を複数有する
とともに電源電位ノードと上記所定ノードとの間に接続
され、上記所定ノードをＨレベルに充電するためのMOS
トランジスタを有し、上記所定ノードの電位がＬレベル
の時は欠陥ビットの番地と内部アドレス信号との不一致
を示し、上記所定ノードの電位がＨレベルであるのに応
じて欠陥ビットの番地と内部アドレス信号との一致を示
す一致検出信号を出力する照合回路と、上記アドレスバ
ッファにより駆動され上記内部アドレス信号をデコード
したプリデコーダ信号を出力するプリデコーダと、上記
プリデコーダにより駆動され上記一致検出信号が不一致
を示すのに応じて活性化されるとともに上記プリデコー
ダ信号に応じて上記本体側メモリセルを選択し、上記一
致検出信号が一致を示すのに応じて非活性化されるデコ
ーダと、上記一致検出信号が一致を示すのに応じて予備
メモリセルを選択する予備メモリセル選択回路とを備え
るようにしたものである。
この発明においては、上述のように構成したことによ
り、欠陥ビットのアドレスと入力アドレスとを照合する
回路がメモリセルアレイのデコーダに比べて早いタイミ
ングのアドレス信号により駆動されることとなり、欠陥
ビットの救済可能な構成を採用したことによるアクセス
時間の増大を小さく抑えることができる。
り、欠陥ビットのアドレスと入力アドレスとを照合する
回路がメモリセルアレイのデコーダに比べて早いタイミ
ングのアドレス信号により駆動されることとなり、欠陥
ビットの救済可能な構成を採用したことによるアクセス
時間の増大を小さく抑えることができる。
さらに、上記照合回路を、外部アドレス信号入力手段
の次段のアドレスバッファにより駆動しているため、ア
ドレスバッファのドライブ能力が外部アドレス信号入力
手段より高くなり、この高い駆動能力によって、照合回
路の増大による照合動作の遅れを小さく抑えることがで
きる。
の次段のアドレスバッファにより駆動しているため、ア
ドレスバッファのドライブ能力が外部アドレス信号入力
手段より高くなり、この高い駆動能力によって、照合回
路の増大による照合動作の遅れを小さく抑えることがで
きる。
またアドレスバッファによるデコーダの駆動を、プリ
デコーダを介して行っているため、メモリを大容量化し
た場合でもアドレスバッファの負荷増大による動作速度
の低下はなく、メモリの大容量化に伴うデコード動作の
遅延を小さく抑えることができ、これにより照合回路の
数が増大した場合やメモリの大容量化が進んだ場合で
も、照合動作やデコード動作の遅延等によるアクセス時
間の増大を抑えることができる。
デコーダを介して行っているため、メモリを大容量化し
た場合でもアドレスバッファの負荷増大による動作速度
の低下はなく、メモリの大容量化に伴うデコード動作の
遅延を小さく抑えることができ、これにより照合回路の
数が増大した場合やメモリの大容量化が進んだ場合で
も、照合動作やデコード動作の遅延等によるアクセス時
間の増大を抑えることができる。
以下、この発明の一実施例を第１図に基づき説明す
る。
る。
第１図は本発明の一実施例による半導体記憶装置の構
成を示す図であり、図において、第５図と同一符号は同
一または相当りのものを示し、ここでは、第５図に示す
半導体記憶装置の構成において、コラムデコーダ回路12
がプリデコーダ23の出力であるプリデコード信号ynで駆
動し、照合回路21がアドレスバッファ22の出力 で駆動する構成となっている。
成を示す図であり、図において、第５図と同一符号は同
一または相当りのものを示し、ここでは、第５図に示す
半導体記憶装置の構成において、コラムデコーダ回路12
がプリデコーダ23の出力であるプリデコード信号ynで駆
動し、照合回路21がアドレスバッファ22の出力 で駆動する構成となっている。
このような構成の本実施例の半導体記憶装置では、欠
陥ビットの番地と入力アドレスとの照合結果に応じて本
体側メモリセル及び予備メモリセルのいずれかを選択す
る動作は、第５図の半導体記憶装置と同様におこなわれ
る。
陥ビットの番地と入力アドレスとの照合結果に応じて本
体側メモリセル及び予備メモリセルのいずれかを選択す
る動作は、第５図の半導体記憶装置と同様におこなわれ
る。
そして本実施例では、欠陥ビットの番地と入力アドレ
スとの照合を行う照合回路21を、アドレスバッファ22に
より駆動し、アドレスバッファ22による本体側メモリセ
ルのデコーダ12の駆動を、プリデコーダ23を介して行う
ようにしているため、欠陥ビットのアドレスと入力アド
レスとを照合する照合回路21が本体側メモリセルアレイ
３のコラムデコーダ回路12が駆動されるプリデコード信
号ynに比べて早いタイミングのアドレス信号により駆動
されることとなり、欠陥ビットを救済可能な構成を採用
したことによるアクセス時間の増大を小さく抑えること
ができる。
スとの照合を行う照合回路21を、アドレスバッファ22に
より駆動し、アドレスバッファ22による本体側メモリセ
ルのデコーダ12の駆動を、プリデコーダ23を介して行う
ようにしているため、欠陥ビットのアドレスと入力アド
レスとを照合する照合回路21が本体側メモリセルアレイ
３のコラムデコーダ回路12が駆動されるプリデコード信
号ynに比べて早いタイミングのアドレス信号により駆動
されることとなり、欠陥ビットを救済可能な構成を採用
したことによるアクセス時間の増大を小さく抑えること
ができる。
さらに、コラムデコーダ12の駆動をプリデコーダ23に
より行い、照合回路21を駆動することでアドレスバッフ
ァ22の負荷が増大したぶん、コラムデコーダ回路12を直
接駆動しないことでアドレスバッファ22の負荷を減らせ
ているので、照合回路21を設けたことによるアドレスバ
ッファ22から出力される信号 の遅延増大が抑制され、本体側メモリセルアレイ３への
アクセスの遅延増大も抑制できる。
より行い、照合回路21を駆動することでアドレスバッフ
ァ22の負荷が増大したぶん、コラムデコーダ回路12を直
接駆動しないことでアドレスバッファ22の負荷を減らせ
ているので、照合回路21を設けたことによるアドレスバ
ッファ22から出力される信号 の遅延増大が抑制され、本体側メモリセルアレイ３への
アクセスの遅延増大も抑制できる。
また、照合回路21はアドレスバッファ22からの相補の
信号 を受けて欠陥ビットの番地と入力アドレスの照合を行な
うので、照合回路は第２図に示されたような素子数の少
ない回路で構成でき、回路面積の増大が抑制された半導
体記憶装置を得ることができる。
信号 を受けて欠陥ビットの番地と入力アドレスの照合を行な
うので、照合回路は第２図に示されたような素子数の少
ない回路で構成でき、回路面積の増大が抑制された半導
体記憶装置を得ることができる。
なお、上記実施例では不良のメモリセル列内を予備の
メモリセル列と置換する構成について説明したが、これ
は、不良のメモリセル行を予備のメモリセル行と置換す
る構成であってもよい。
メモリセル列と置換する構成について説明したが、これ
は、不良のメモリセル行を予備のメモリセル行と置換す
る構成であってもよい。
以上のように、この発明に係る半導体記憶装置によれ
ば、複数の本体側メモリセルと、その欠陥ビットを救済
する複数の予備メモリセルとを備えた冗長構成の半導体
記憶装置において、外部からのアドレス信号を受け、相
補な内部アドレス信号を出力するアドレスバッファと、
所定ノードと接地電位が与えられる接地電域ノードとの
間に欠陥ビットの番地に応じて導通が遮断されるPROM素
子とゲートに上記内部アドレス信号のうち一対の相補信
号における一方の信号を受けるMOSトランジスタとが直
列に接続された第１の照合素子および上記所定トードと
接地電位ノードとの間に欠陥ビットの番地に応じて導通
が遮断されるPROM素子とゲートに上記一対の相補信号に
おける他方の信号を受けるMOSトランジスタとが直列に
接続された第２の照合素子が並列に接続された一対の照
合素子対を複数有するとともに電源電位ノードと上記所
定ノードとの間に接続され、上記所定ノードをＨレベル
に充電するためのMOSトランジスタを有し、上記所定ノ
ードの電位がＬレベルの時は欠陥ビットの番地と内部ア
ドレス信号との不一致を示し、上記所定ノードの電位が
Ｈレベルであるのに応じて欠陥ビットの番地と内部アド
レス信号との一致を示す一致検出信号を出力する照合回
路と、上記アドレスバッファにより駆動され上記内部ア
ドレス信号をデコードしたプリデコーダ信号を出力する
プリデコーダと、上記プリデコーダにより駆動され上記
一致検出信号が不一致を示すのに応じて活性化されると
ともに上記プリデコーダ信号に応じて上記本体側メモリ
セルを選択し、上記一致検出信号が一致を示すのに応じ
て非活性化されるデコーダと、上記一致検出信号が一致
を示すのに応じて予備メモリセルを選択する予備メモリ
セル選択回路とを備えるようにしたので、上記照合回路
がデコーダより早いタイミングでアドレス信号を受ける
こととなり、欠陥ビットの救済が可能な冗長構成を採用
したことによるアクセス時間の増大を小さく抑えること
ができ、しかも照合回路をアドレスバッファにより駆動
し、デコーダをプリデコーダを介して駆動しているた
め、照合回路の増設やメモリの大容量化に伴うアクセス
時間の増大をも小さく抑えることができる効果がある。
ば、複数の本体側メモリセルと、その欠陥ビットを救済
する複数の予備メモリセルとを備えた冗長構成の半導体
記憶装置において、外部からのアドレス信号を受け、相
補な内部アドレス信号を出力するアドレスバッファと、
所定ノードと接地電位が与えられる接地電域ノードとの
間に欠陥ビットの番地に応じて導通が遮断されるPROM素
子とゲートに上記内部アドレス信号のうち一対の相補信
号における一方の信号を受けるMOSトランジスタとが直
列に接続された第１の照合素子および上記所定トードと
接地電位ノードとの間に欠陥ビットの番地に応じて導通
が遮断されるPROM素子とゲートに上記一対の相補信号に
おける他方の信号を受けるMOSトランジスタとが直列に
接続された第２の照合素子が並列に接続された一対の照
合素子対を複数有するとともに電源電位ノードと上記所
定ノードとの間に接続され、上記所定ノードをＨレベル
に充電するためのMOSトランジスタを有し、上記所定ノ
ードの電位がＬレベルの時は欠陥ビットの番地と内部ア
ドレス信号との不一致を示し、上記所定ノードの電位が
Ｈレベルであるのに応じて欠陥ビットの番地と内部アド
レス信号との一致を示す一致検出信号を出力する照合回
路と、上記アドレスバッファにより駆動され上記内部ア
ドレス信号をデコードしたプリデコーダ信号を出力する
プリデコーダと、上記プリデコーダにより駆動され上記
一致検出信号が不一致を示すのに応じて活性化されると
ともに上記プリデコーダ信号に応じて上記本体側メモリ
セルを選択し、上記一致検出信号が一致を示すのに応じ
て非活性化されるデコーダと、上記一致検出信号が一致
を示すのに応じて予備メモリセルを選択する予備メモリ
セル選択回路とを備えるようにしたので、上記照合回路
がデコーダより早いタイミングでアドレス信号を受ける
こととなり、欠陥ビットの救済が可能な冗長構成を採用
したことによるアクセス時間の増大を小さく抑えること
ができ、しかも照合回路をアドレスバッファにより駆動
し、デコーダをプリデコーダを介して駆動しているた
め、照合回路の増設やメモリの大容量化に伴うアクセス
時間の増大をも小さく抑えることができる効果がある。
第１図はこの発明の一実施例による半導体記憶装置の構
成を説明するブロック図、第２図は欠陥アドレスと入力
アドレスとを照合する回路の具体的な回路構成を示す
図、第３図は予備行を選択する回路の具体的な論理構成
を示す図、第４図は列デコーダ活性化信号発生回路の具
体的な論理構成を示す図、第５図は従来の改良型の半導
体記憶装置の構成を説明するブロック図、第６図は従来
の冗長構成の半導体記憶装置の構成を示すブロック図で
ある。 １はセンスアンプ列、２は予備メモリセルアレイ、３は
本体側メモリセルアレイ、４はワード線駆動回路、５は
ロウデコーダ回路、11はマルチプレクサ回路、12はコラ
ムデコーダ回路、13はデータ入出力バッファ回路、14は
データ入出力線、19はコラムデコーダ活性化信号発生回
路、20は予備列選択回路、21は照合回路、22はアドレス
バッファ、23はプリデコーダ、 はアドレスバッファ最終段出力信号、 はアドレスバッファの最終段より早い段から取ったアド
レス信号、ynはプリデコーダ信号である。 なお図中同一符号は同一または相当部分を示す。
成を説明するブロック図、第２図は欠陥アドレスと入力
アドレスとを照合する回路の具体的な回路構成を示す
図、第３図は予備行を選択する回路の具体的な論理構成
を示す図、第４図は列デコーダ活性化信号発生回路の具
体的な論理構成を示す図、第５図は従来の改良型の半導
体記憶装置の構成を説明するブロック図、第６図は従来
の冗長構成の半導体記憶装置の構成を示すブロック図で
ある。 １はセンスアンプ列、２は予備メモリセルアレイ、３は
本体側メモリセルアレイ、４はワード線駆動回路、５は
ロウデコーダ回路、11はマルチプレクサ回路、12はコラ
ムデコーダ回路、13はデータ入出力バッファ回路、14は
データ入出力線、19はコラムデコーダ活性化信号発生回
路、20は予備列選択回路、21は照合回路、22はアドレス
バッファ、23はプリデコーダ、 はアドレスバッファ最終段出力信号、 はアドレスバッファの最終段より早い段から取ったアド
レス信号、ynはプリデコーダ信号である。 なお図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松田 吉雄 伊丹市瑞原４丁目１番地 三菱電機株式 会社エル・エス・アイ研究所内 (72)発明者 有本 和民 伊丹市瑞原４丁目１番地 三菱電機株式 会社エル・エス・アイ研究所内 (72)発明者 松本 憲昌 伊丹市瑞原４丁目１番地 三菱電機株式 会社エル・エス・アイ研究所内 (56)参考文献 特開 昭61−120398（ＪＰ，Ａ) 特開 昭61−123099（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数の本体側メモリセルと、その欠陥ビッ
トを救済する複数の予備メモリセルとを備えた冗長構成
の半導体記憶装置において、 外部からのアドレス信号を受け、相補な内部アドレス信
号を出力するアドレスバッファと、 所定ノードと接地電位が与えられる接地電域ノードとの
間に欠陥ビットの番地に応じて導通が遮断されるPROM素
子とゲートに上記内部アドレス信号のうち一対の相補信
号における一方の信号を受けるMOSトランジスタとが直
列に接続された第１の照合素子および上記所定トードと
接地電位ノードとの間に欠陥ビットの番地に応じて導通
が遮断されるPROM素子とゲートに上記一対の相補信号に
おける他方の信号を受けるMOSトランジスタとが直列に
接続された第２の照合素子が並列に接続された一対の照
合素子対を複数有するとともに電源電位ノードと上記所
定ノードとの間に接続され、上記所定ノードをＨレベル
に充電するためのMOSトランジスタを有し、上記所定ノ
ードの電位がＬレベルの時は欠陥ビットの番地と内部ア
ドレス信号との不一致を示し、上記所定ノードの電位が
Ｈレベルであるのに応じて欠陥ビットの番地と内部アド
レス信号との一致を示す一致検出信号を出力する照合回
路と、 上記アドレスバッファにより駆動され上記内部アドレス
信号をデコードしたプリデコーダ信号を出力するプリデ
コーダと、 上記プリデコーダにより駆動され上記一致検出信号が不
一致を示すのに応じて活性化されるとともに上記プリデ
コーダ信号に応じて上記本体側メモリセルを選択し、上
記一致検出信号が一致を示すのに応じて非活性化される
デコーダと、 上記一致検出信号が一致を示すのに応じて予備メモリセ
ルを選択する予備メモリセル選択回路とを備えたことを
特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180600A JP2577724B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体記憶装置 |
| US07/076,401 US4849938A (en) | 1986-07-31 | 1987-07-22 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180600A JP2577724B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6337900A JPS6337900A (ja) | 1988-02-18 |
| JP2577724B2 true JP2577724B2 (ja) | 1997-02-05 |
Family
ID=16086090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61180600A Expired - Lifetime JP2577724B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4849938A (ja) |
| JP (1) | JP2577724B2 (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988001426A1 (en) * | 1986-08-11 | 1988-02-25 | N.V. Philips' Gloeilampenfabrieken | Integrated semiconductor memory and integrated signal processor having such a memory |
| EP0317666B1 (en) * | 1987-11-23 | 1992-02-19 | Koninklijke Philips Electronics N.V. | Fast operating static ram memory with high storage capacity |
| US5022006A (en) * | 1988-04-01 | 1991-06-04 | International Business Machines Corporation | Semiconductor memory having bit lines with isolation circuits connected between redundant and normal memory cells |
| US5617365A (en) * | 1988-10-07 | 1997-04-01 | Hitachi, Ltd. | Semiconductor device having redundancy circuit |
| JPH0793037B2 (ja) * | 1988-11-21 | 1995-10-09 | 三菱電機株式会社 | 半導体記憶装置 |
| KR910004262B1 (ko) * | 1988-12-23 | 1991-06-25 | 한국전기통신공사 | 어드레스 제어기능을 갖춘 메모리장치 |
| US7190617B1 (en) * | 1989-04-13 | 2007-03-13 | Sandisk Corporation | Flash EEprom system |
| US7447069B1 (en) | 1989-04-13 | 2008-11-04 | Sandisk Corporation | Flash EEprom system |
| DE69034191T2 (de) | 1989-04-13 | 2005-11-24 | Sandisk Corp., Sunnyvale | EEPROM-System mit aus mehreren Chips bestehender Blocklöschung |
| KR910005601B1 (ko) * | 1989-05-24 | 1991-07-31 | 삼성전자주식회사 | 리던던트 블럭을 가지는 반도체 메모리장치 |
| WO1991001023A1 (en) * | 1989-07-06 | 1991-01-24 | Mv Limited | A fault tolerant data storage system |
| JP2659436B2 (ja) * | 1989-08-25 | 1997-09-30 | 富士通株式会社 | 半導体記憶装置 |
| JP3112018B2 (ja) * | 1989-09-20 | 2000-11-27 | 株式会社日立製作所 | 冗長メモリを有する半導体記憶装置 |
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| US5161157A (en) * | 1990-03-12 | 1992-11-03 | Xicor, Inc. | Field-programmable redundancy apparatus for memory arrays |
| JP2632089B2 (ja) * | 1990-06-07 | 1997-07-16 | 三菱電機株式会社 | 半導体回路装置 |
| US5297086A (en) * | 1990-07-31 | 1994-03-22 | Texas Instruments Incorporated | Method for initializing redundant circuitry |
| JP2600018B2 (ja) * | 1990-09-29 | 1997-04-16 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH06111596A (ja) * | 1990-10-09 | 1994-04-22 | Texas Instr Inc <Ti> | メモリ |
| JP2781651B2 (ja) * | 1990-10-15 | 1998-07-30 | 日本電気アイシーマイコンシステム株式会社 | Ｉｃメモリ回路 |
| GB9023867D0 (en) * | 1990-11-02 | 1990-12-12 | Mv Ltd | Improvements relating to a fault tolerant storage system |
| US5295255A (en) * | 1991-02-22 | 1994-03-15 | Electronic Professional Services, Inc. | Method and apparatus for programming a solid state processor with overleaved array memory modules |
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| GB9305801D0 (en) * | 1993-03-19 | 1993-05-05 | Deans Alexander R | Semiconductor memory system |
| KR0172844B1 (ko) * | 1995-12-11 | 1999-03-30 | 문정환 | 반도체 메모리 소자의 리페어 회로 |
| DE69616747T2 (de) * | 1996-03-29 | 2002-08-08 | Stmicroelectronics S.R.L., Agrate Brianza | Redundanzverwaltungsverfahren und -architektur, insbesondere für nicht-flüchtige Speicher |
| EP0802483B1 (en) * | 1996-04-18 | 2002-01-30 | STMicroelectronics S.r.l. | Semiconductor memory device with row redundancy |
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| KR100287019B1 (ko) * | 1998-08-12 | 2001-04-16 | 윤종용 | 트루/컴플리먼트 리던던시 스킴을 가지는 반도체 메모리 장치 |
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| DE10026993B4 (de) * | 1999-06-03 | 2014-04-03 | Samsung Electronics Co., Ltd. | Flash-Speicherbauelement mit einer neuen Redundanzansteuerschaltung |
| KR100418522B1 (ko) * | 2001-06-11 | 2004-02-14 | 삼성전자주식회사 | 이동가능한 스페어 메모리 어레이 어드레스를 갖는 불휘발성 반도체 메모리 장치 및 그에 따른 리드방법 |
| JP2005285281A (ja) * | 2004-03-30 | 2005-10-13 | Nec Electronics Corp | 半導体記憶装置及び半導体記憶装置の製造方法 |
| KR20120122594A (ko) * | 2011-04-29 | 2012-11-07 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| KR20160043711A (ko) * | 2014-10-14 | 2016-04-22 | 에스케이하이닉스 주식회사 | 리페어 회로 및 이를 포함하는 반도체 메모리 장치 |
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|---|---|---|---|---|
| JPS59203299A (ja) * | 1983-05-06 | 1984-11-17 | Nec Corp | 冗長ビット付メモリ |
| JPS618520A (ja) * | 1984-06-25 | 1986-01-16 | Matsushita Electric Ind Co Ltd | 燃焼安全装置 |
| JPS61123099A (ja) * | 1984-11-20 | 1986-06-10 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61120398A (ja) * | 1984-11-14 | 1986-06-07 | Fujitsu Ltd | 半導体記憶装置 |
-
1986
- 1986-07-31 JP JP61180600A patent/JP2577724B2/ja not_active Expired - Lifetime
-
1987
- 1987-07-22 US US07/076,401 patent/US4849938A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6337900A (ja) | 1988-02-18 |
| US4849938A (en) | 1989-07-18 |
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