JP2569498B2 - Flip flop - Google Patents
Flip flopInfo
- Publication number
- JP2569498B2 JP2569498B2 JP61215128A JP21512886A JP2569498B2 JP 2569498 B2 JP2569498 B2 JP 2569498B2 JP 61215128 A JP61215128 A JP 61215128A JP 21512886 A JP21512886 A JP 21512886A JP 2569498 B2 JP2569498 B2 JP 2569498B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- serial
- control signal
- parallel
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、シリアル・パラレル変換およびパラレル・
シリアル変換が選択して行えるフリップフロップに関す
る。本発明のフリップフロップは集積回路に形成するに
適し、このフリップフロップを多段接続してシリアル・
パラレルまたはパラレル・シリアル変換回路を構成す
る。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a serial / parallel conversion and a parallel / parallel conversion.
The present invention relates to a flip-flop capable of selectively performing serial conversion. The flip-flop of the present invention is suitable for forming on an integrated circuit.
Construct a parallel or parallel-serial conversion circuit.
本発明は、大規模集積回路の入出力端子に接続され、
シリアル・パラレル変換とパラレル・シリアル変換とを
選択して行うフリップフロップにおいて、 セレクタゲートの代わりにトランスファゲートを用い
ることにより、 面積が縮小された集積回路で構成することができるよ
うにしたものである。The present invention is connected to input / output terminals of a large-scale integrated circuit,
A flip-flop that selectively performs serial-to-parallel conversion and parallel-to-serial conversion can use a transfer gate instead of a selector gate so that the flip-flop can be configured with an integrated circuit with a reduced area. .
第３図に従来の一例を示す。セレクタ33でシリアル入
力またはパラレル入力を選択してフリップフロップ31の
入力とし、フリップフロップ31の出力にフリップフロッ
プ32を接続してシリアル・パラレル、パラレル・シリア
ル変換用フリップフロップを形成している。FIG. 3 shows a conventional example. The selector 33 selects a serial input or a parallel input to be an input of the flip-flop 31, and the flip-flop 32 is connected to the output of the flip-flop 31 to form a serial-parallel, parallel-serial conversion flip-flop.
このような従来例回路は、セレクタを有するのでトラ
ンジスタ数が多くなり、面積が大きくなる欠点と、Ｄフ
リップフロップを動作させてＤフリップフロップにパラ
レル入力を保持する必要があるので制御が複雑になる欠
点がある。Such a conventional circuit has a disadvantage that the number of transistors is increased due to the presence of the selector and the area is increased, and the control becomes complicated because it is necessary to operate the D flip-flop and hold the parallel input to the D flip-flop. There are drawbacks.
本発明は、このような欠点を除去するもので、セレク
タに代わる簡単な構成の要素を用いたフリップフロップ
を提供することを目的とする。An object of the present invention is to eliminate such a drawback and to provide a flip-flop using a component having a simple configuration instead of a selector.
本発明は、一端が第一の入力に接続され、第一の制御
信号により制御される第一のトランスファゲートと、こ
の第一のトランスファゲートの他端が入力に接続された
第一のインバータと、この第一のインバータの出力が入
力に接続された第二のインバータと、上記第一のトラン
スファゲートの他端に一端が接続され、この第二のイン
バータの出力に他端が接続され、第一の制御信号の反転
信号により制御される第二のトランスファゲートと、上
記第一のインバータの出力に一端が接続され、第一の制
御信号の反転信号により制御される第三のトランスファ
ゲートと、この第三のトランスファゲートの他端に入力
が接続された第三のインバータと、この第三のインバー
タの出力が一端に接続され、他端が第一の出力に接続さ
れ、第二の制御信号により制御される第五のトランスフ
ァゲートと、一端が第二の入力に接続され、他端が第一
の出力に接続され、第二の制御信号の反転信号により制
御される第六のトランスファゲートと、上記第五のトラ
ンスファゲートの他端が入力に接続された第四のインバ
ータと、上記第三のトランスファゲートの他端が一端に
接続され、この第四のインバータの出力が他端に接続さ
れ、第一の制御信号により制御される第四のトランスフ
ァゲートと、上記第四のインバータの出力に一端が接続
され、第三の制御信号の反転信号により制御される第七
のトランスファゲートと、この第七のトランスファゲー
トの他端に入力が接続され、出力が第二の出力に接続さ
れた第五のインバータと、この第五のインバータの出力
が入力に接続された第六のインバータと、この第六のイ
ンバータの出力に一端が接続され、他端が上記第七のト
ランスファゲートの他端に接続され、第三の制御信号に
より制御される第八のトランスファゲートとを備えたこ
とを特徴とする。The present invention provides a first transfer gate having one end connected to a first input and controlled by a first control signal, and a first inverter having the other end of the first transfer gate connected to an input. A second inverter whose output is connected to the input of the first inverter, one end is connected to the other end of the first transfer gate, and the other end is connected to the output of the second inverter; A second transfer gate controlled by an inverted signal of one control signal, one end connected to the output of the first inverter, a third transfer gate controlled by an inverted signal of the first control signal, A third inverter having an input connected to the other end of the third transfer gate, an output of the third inverter connected to one end, the other end connected to the first output, and a second control signal A fifth transfer gate controlled by a sixth transfer gate having one end connected to the second input, the other end connected to the first output, and controlled by an inverted signal of the second control signal; A fourth inverter having the other end of the fifth transfer gate connected to the input, the other end of the third transfer gate connected to one end, and an output of the fourth inverter connected to the other end. A fourth transfer gate controlled by a first control signal, a seventh transfer gate having one end connected to the output of the fourth inverter, and controlled by an inverted signal of a third control signal, A fifth inverter whose input is connected to the other end of the seventh transfer gate and whose output is connected to the second output, and a sixth inverter whose output is connected to the input of this fifth inverter One end is connected to the output of the sixth inverter, the other end is connected to the other end of the seventh transfer gate, and an eighth transfer gate controlled by a third control signal is provided. Features.
シリアル・パラレル変換時は、シリアル用クロックに
よりシリアルデータを取り込んだ後に、シリアル・パラ
レル制御信号によりパラレル出力端子から出力する。ま
たパラレル・シリアル変換時は、パラレル・シリアル制
御信号により取り込んだ後に、シリアル用クロックより
シリアル出力端子から出力する。At the time of serial / parallel conversion, after serial data is taken in by a serial clock, it is output from a parallel output terminal by a serial / parallel control signal. At the time of parallel-to-serial conversion, the data is fetched by a parallel-serial control signal and then output from a serial output terminal from a serial clock.
以下、本発明の実施例回路を図面に基づいて説明す
る。Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第１図は第一実施例回路の構成を示す回路接続図であ
る。第２図は第二実施例回路の構成を示す回路接続図で
ある。FIG. 1 is a circuit connection diagram showing the configuration of the circuit of the first embodiment. FIG. 2 is a circuit connection diagram showing the configuration of the circuit of the second embodiment.
第一実施例回路は、インバータ１ないし６と、トラン
スファゲート７ないし14とを備え、第二実施例装置は、
第一実施例装置のインバータ２、３および５に代わりノ
アゲート２′、３′および５′を備える。The circuit of the first embodiment includes inverters 1 to 6 and transfer gates 7 to 14, and the device of the second embodiment includes:
NOR gates 2 ', 3' and 5 'are provided instead of the inverters 2, 3 and 5 of the first embodiment.
次に、第一および第二実施例装置の動作を説明する。
シリアル・パラレル変換は、第一制御信号端子20および
第一制御信号反転信号端子21からのシリアル用クロック
によりシリアルデータをシリアル入力端子15から取り込
んだ後に、第三制御信号端子24および第二制御信号反転
信号端子25からのシリアル・パラレル制御信号によりパ
ラレル出力端子18に出力することにより行われる。ま
た、パラレル・シリアル変換は、パラレル入力端子17の
パラレル信号を第二制御信号端子22および第二制御信号
反転信号端子23からのパラレル・シリアル制御信号によ
り取り込んだ後に、第一制御信号端子20および第一制御
信号反転信号端子21からのシリアル用クロックによりシ
リアル出力端子16に出力することにより行われる。Next, the operation of the first and second embodiments will be described.
The serial / parallel conversion is performed after the serial data is received from the serial input terminal 15 by the serial clock from the first control signal terminal 20 and the first control signal inverted signal terminal 21, and then the third control signal terminal 24 and the second control signal This is performed by outputting to the parallel output terminal 18 by a serial / parallel control signal from the inversion signal terminal 25. Further, after the parallel-serial conversion takes in the parallel signal of the parallel input terminal 17 with the parallel-serial control signal from the second control signal terminal 22 and the second control signal inversion signal terminal 23, the first control signal terminal 20 and This is performed by outputting to the serial output terminal 16 with the serial clock from the first control signal inversion signal terminal 21.
本発明実施例回路の応用例を第４図に示す。この図の
フリップフロップに付された番号は第１図および第２図
に付された番号と一致する。この応用例ではデータバス
とはパラレルデータが授受され、入出力端子とはシリア
ルデータが授受される。集積回路では、入出力端子の個
数に制約があり、シリアルデータとして入出力される。
この応用例では、フリップフロップが縦続接続されてシ
リアル入出力端子に接続され、それぞれのフリップフロ
ップにはパラレルデータの１ビットが入出力する。FIG. 4 shows an application example of the circuit according to the embodiment of the present invention. The numbers assigned to the flip-flops in this figure correspond to the numbers assigned to FIG. 1 and FIG. In this application example, parallel data is exchanged with the data bus, and serial data is exchanged with the input / output terminal. In an integrated circuit, the number of input / output terminals is limited, and input / output is performed as serial data.
In this application example, flip-flops are cascaded and connected to serial input / output terminals, and each flip-flop inputs and outputs one bit of parallel data.
本発明は、以上説明したように、少ないゲート数と小
さい面積の集積回路でシリアル・パラレル、パラレル・
シリアル変換用フリップフロップを実現することができ
る効果がある。As described above, the present invention provides a serial-parallel, parallel-parallel
There is an effect that a serial conversion flip-flop can be realized.
第１図は本発明第一実施例装置の構成を示すブロック構
成図。 第２図は本発明第二実施例装置の構成を示す回路接続
図。 第３図は従来例の構成を示す回路接続図。 第４図は応用例の構成を示すブロック構成図。 １〜６、34、35……インバータ、２′、３′、５′……
ノアゲート、７〜14……トランスファゲート、15……シ
リアル入力端子、16……シリアル出力端子、17……パラ
レル入力端子、18……パラレル出力端子、19……リセッ
ト信号端子、20……第一制御信号（シリアル用クロッ
ク）端子、21……第一制御信号反転信号端子、22……第
二制御信号（パラレル・シリアル制御信号）、23……第
二制御信号反転信号端子、24……第三制御信号（シリア
ル・パラレル制御信号）、25……第三制御信号反転信号
端子、31、32……フリップフロップ、33……セレクタ、
34、35……インバータ、36……パラレル・シリアル選択
信号端子、37……シリアル・パラレル制御信号端子、38
……クロック端子。FIG. 1 is a block diagram showing the configuration of the first embodiment of the present invention. FIG. 2 is a circuit connection diagram showing the configuration of the second embodiment of the present invention. FIG. 3 is a circuit connection diagram showing a configuration of a conventional example. FIG. 4 is a block diagram showing a configuration of an application example. 1 to 6, 34, 35 ... inverter, 2 ', 3', 5 '...
NOR gate, 7-14 Transfer gate, 15 Serial input terminal, 16 Serial output terminal, 17 Parallel input terminal, 18 Parallel output terminal, 19 Reset signal terminal, 20 First Control signal (serial clock) terminal, 21... First control signal inverted signal terminal, 22... Second control signal (parallel / serial control signal), 23... Second control signal inverted signal terminal, 24. Three control signals (serial / parallel control signals), 25: third control signal inversion signal terminal, 31, 32: flip-flop, 33: selector,
34, 35 ... inverter, 36 ... parallel / serial selection signal terminal, 37 ... serial / parallel control signal terminal, 38
... Clock terminal.
Claims (1)
の制御信号（Ｃ）により制御される第一のトランスファ
ゲート（７）と、 この第一のトランスファゲートの他端が入力に接続され
た第一のインバータ（１）と、 この第一のインバータの出力が入力に接続された第二の
インバータ（２）と、 上記第一のトランスファゲートの他端に一端が接続さ
れ、この第二のインバータの出力に他端が接続され、第
一の制御信号の反転信号（）により制御される第二の
トランスファゲート（８）と、 上記第一のインバータの出力に一端が接続され、第一の
制御信号の反転信号（）により制御される第三のトラ
ンスファゲート（９）と、 この第三のトランスファゲートの他端に入力が接続され
た第三のインバータ（３）と、 この第三のインバータの出力が一端に接続され、他端が
第一の出力に接続され、第二の制御信号（Ｐ）により制
御される第五のトランスファゲート（12）と、 一端が第二の入力（17）に接続され、他端が第一の出力
（16）に接続され、第二の制御信号の反転信号（）に
より制御される第六のトランスファゲート（11）と、 上記第五のトランスファゲートの他端が入力に接続され
た第四のインバータ（４）と、 上記第三のトランスファゲートの他端が一端に接続さ
れ、この第四のインバータの出力が他端に接続され、第
一の制御信号により制御される第四のトランスファゲー
ト（10）と、 上記第四のインバータの出力に一端が接続され、第三の
制御信号の反転信号（）により制御される第七のトラ
ンスファゲート（13）と、 この第七のトランスファゲートの他端に入力が接続さ
れ、出力が第二の出力（18）に接続された第五のインバ
ータ（５）と、 この第五のインバータの出力が入力に接続された第六の
インバータ（６）と、 この第六のインバータの出力に一端が接続され、他端が
上記第七のトランスファゲートの他端に接続され、第三
の制御信号（Ｌ）により制御される第八のトランスファ
ゲート（14）と を備えたフリップフロップ。1. A first transfer gate (7) having one end connected to a first input (15) and controlled by a first control signal (C); A first inverter (1) connected to the input, a second inverter (2) having the output of the first inverter connected to the input, and one end connected to the other end of the first transfer gate The other end is connected to the output of the second inverter, and the second transfer gate (8) is controlled by an inverted signal () of the first control signal; and one end is connected to the output of the first inverter. A third transfer gate (9) controlled by an inverted signal () of the first control signal; a third inverter (3) having an input connected to the other end of the third transfer gate; The output of this third inverter Is connected to one end, the other end is connected to the first output, a fifth transfer gate (12) controlled by a second control signal (P), and one end is connected to the second input (17). The other end is connected to the first output (16), the sixth transfer gate (11) controlled by the inverted signal () of the second control signal, and the other end of the fifth transfer gate is connected to the sixth transfer gate (11). A fourth inverter (4) connected to the input, the other end of the third transfer gate is connected to one end, the output of the fourth inverter is connected to the other end, and controlled by a first control signal. A fourth transfer gate (10) to be connected, a seventh transfer gate (13) having one end connected to the output of the fourth inverter, and controlled by an inverted signal () of a third control signal; The input is connected to the other end of the seventh transfer gate. A fifth inverter (5) having an output connected to the second output (18); a sixth inverter (6) having an output connected to the input of the fifth inverter; An eighth transfer gate (14) having one end connected to the output of the inverter, the other end connected to the other end of the seventh transfer gate, and controlled by a third control signal (L). H.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215128A JP2569498B2 (en) | 1986-09-12 | 1986-09-12 | Flip flop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215128A JP2569498B2 (en) | 1986-09-12 | 1986-09-12 | Flip flop |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6370620A JPS6370620A (en) | 1988-03-30 |
| JP2569498B2 true JP2569498B2 (en) | 1997-01-08 |
Family
ID=16667187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61215128A Expired - Lifetime JP2569498B2 (en) | 1986-09-12 | 1986-09-12 | Flip flop |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569498B2 (en) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5664599U (en) * | 1979-10-18 | 1981-05-30 | ||
| JPS57116424A (en) * | 1981-01-13 | 1982-07-20 | Toshiba Corp | Parallel-to-serial converting circuit |
| JPS616472A (en) * | 1984-06-20 | 1986-01-13 | Hitachi Ltd | Leak apparatus |
| JPS6120080A (en) * | 1984-07-09 | 1986-01-28 | Fuji Electric Co Ltd | Abnormality detecting device for electrophotographic sensitive body |
| JPS6143815A (en) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | Initial setting system |
-
1986
- 1986-09-12 JP JP61215128A patent/JP2569498B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6370620A (en) | 1988-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6347014B2 (en) | ||
| JP2569498B2 (en) | Flip flop | |
| JPH0326107A (en) | Logic circuit | |
| JP2917314B2 (en) | Synchronous semiconductor memory device | |
| JPS5920196B2 (en) | bidirectional shift register | |
| JPS63726A (en) | Converting circuit for data transfer rate | |
| JPS62233931A (en) | Parallel serial converter | |
| SU847492A1 (en) | Flip-flop with inhibiting couplings | |
| JPH0748664B2 (en) | Serial-parallel converter | |
| JPH0691432B2 (en) | Flip-flop circuit | |
| JPH02281817A (en) | Serial-parallel bidirectional communication circuit | |
| SU1316076A1 (en) | Jk-flip-flop | |
| SU525086A1 (en) | Device for performing arithmetic and logical operations | |
| JPH06103025A (en) | High-speed logic lsi | |
| KR0141803B1 (en) | Multiplex-latch | |
| SU826337A1 (en) | Homogeneous structure element | |
| KR930008038B1 (en) | Memory controller | |
| JPS59211317A (en) | Flip-flop | |
| JPH046913A (en) | Programmable logic element | |
| JPS63229922A (en) | Parity detector | |
| JPS6334953A (en) | Semiconductor integrated circuit | |
| JPH0126208B2 (en) | ||
| JPH02181950A (en) | System of setting operation mode of semiconductor integrated circuit | |
| JPS62283741A (en) | Communication equipment | |
| JPS59189723A (en) | Timing pulse generating circuit |