JP2567110B2 - Ｄ型フリップフロップ回路 - Google Patents
Ｄ型フリップフロップ回路Info
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- JP2567110B2 JP2567110B2 JP1254163A JP25416389A JP2567110B2 JP 2567110 B2 JP2567110 B2 JP 2567110B2 JP 1254163 A JP1254163 A JP 1254163A JP 25416389 A JP25416389 A JP 25416389A JP 2567110 B2 JP2567110 B2 JP 2567110B2
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- Japan
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- signal
- input
- latch
- latching
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＤ型フリップフロップ回路に係り、特にCMOS
型のフリップフロップ論理集積回路に関する。
型のフリップフロップ論理集積回路に関する。
Ｄ型フリップフロップ回路は、各種の論理処理をした
データ入力信号をサンプリングするために使われ現在一
般に使われるCMOS型論理集積回路の中に設けられている
ことが多い。
データ入力信号をサンプリングするために使われ現在一
般に使われるCMOS型論理集積回路の中に設けられている
ことが多い。
第３図の従来技術のＤ型フリップフロップには、NAND
ゲート5,6とトランスファーゲート1,2とで構成している
マスターラッチ31と、NANDゲート7,8とトランスファー
ゲート3,4とで構成しているスレーブラッチ30と、それ
らにラッチング信号を順次与えるインバータ16,17とか
ら構成されている。
ゲート5,6とトランスファーゲート1,2とで構成している
マスターラッチ31と、NANDゲート7,8とトランスファー
ゲート3,4とで構成しているスレーブラッチ30と、それ
らにラッチング信号を順次与えるインバータ16,17とか
ら構成されている。
入力ｄにデータ入力信号を入力ｃにサンプリング信号
として入力ラッチング信号を与え、また“ロウ”（lo
w）を与えることによりどんな状態であっても回路を安
定させ出力信号を“ハイ”（High）に固定することので
きるセット信号を“ハイ”として入力ａに、“ロウ”を
与えることによりどんな状態であっても回路を安定させ
出力信号を“ロウ”に固定するこのできるリセット信号
を“ハイ”として入力ｂに与えることにより、第４図に
示す通り、入力ｃが“ロウ”である時のマスターラッチ
31はクロック信号CKに“ハイ”の信号が与えられるた
め、トランスファーゲート１は入力信号を通す。このた
め、サンプリング状態となり、入力ｄのデータ入力信号
をサンプリングする。この時、スレーブラッチ30は、ク
ロック信号CKに“ロウ”の信号が与えられるため、トラ
ンスファゲット３は入力信号を止めてしまう。このた
め、ラッチング状態となる。
として入力ラッチング信号を与え、また“ロウ”（lo
w）を与えることによりどんな状態であっても回路を安
定させ出力信号を“ハイ”（High）に固定することので
きるセット信号を“ハイ”として入力ａに、“ロウ”を
与えることによりどんな状態であっても回路を安定させ
出力信号を“ロウ”に固定するこのできるリセット信号
を“ハイ”として入力ｂに与えることにより、第４図に
示す通り、入力ｃが“ロウ”である時のマスターラッチ
31はクロック信号CKに“ハイ”の信号が与えられるた
め、トランスファーゲート１は入力信号を通す。このた
め、サンプリング状態となり、入力ｄのデータ入力信号
をサンプリングする。この時、スレーブラッチ30は、ク
ロック信号CKに“ロウ”の信号が与えられるため、トラ
ンスファゲット３は入力信号を止めてしまう。このた
め、ラッチング状態となる。
次に、入力Ｃが“ハイ”に変化すると、クロック信号
CKは“ロウ”になるので、マスターラッチ31はラッチン
グ状態、スレーブラッチ30はクロック信号CKが“ハイ”
になるため、前記マスターラッチ31がサンプリングした
信号をサンプリングし、出力ｊは変化する。この時の出
力ｊの信号は、マスターラッチ31により反転した信号を
スレーブラッチ30で再度反転させるため、入力ｄと同一
レベルとなり、結果としてデータ入力信号をサンプリン
グした信号が出力されることになる。
CKは“ロウ”になるので、マスターラッチ31はラッチン
グ状態、スレーブラッチ30はクロック信号CKが“ハイ”
になるため、前記マスターラッチ31がサンプリングした
信号をサンプリングし、出力ｊは変化する。この時の出
力ｊの信号は、マスターラッチ31により反転した信号を
スレーブラッチ30で再度反転させるため、入力ｄと同一
レベルとなり、結果としてデータ入力信号をサンプリン
グした信号が出力されることになる。
前述した従来のＤ型フリップフロップ回路は、第５図
に示す通り、マスターラッチ31をサンプリングする信号
（入力ラッチング信号）のパルス幅が狭い場合、マスタ
ーラッチ31内にあるNANDゲート６にデータ信号が到達す
る前に、入力ラッチング信号Ｃが変化してしまい、クロ
ック信号CKが“ハイ”となり、トランスファーゲート２
がオンとなり、出力ｍでは変化前の信号が流れ、NANDゲ
ート５の手前で、データ入力信号と前記出力ｍの信号と
がショートするため、出力信号が不安定なものとなって
ゲート出力される。このため、次段の誤動作原因とな
る。このため、入力ラッチング信号（入力Ｃ）のパルス
幅をひろげることが考えられるが、その場合スレーブラ
ッチ30をサンプリングするタイミングが遅くなるため、
出力信号の変化も遅くなり、次段の動作速度が遅くなる
という欠点がある。
に示す通り、マスターラッチ31をサンプリングする信号
（入力ラッチング信号）のパルス幅が狭い場合、マスタ
ーラッチ31内にあるNANDゲート６にデータ信号が到達す
る前に、入力ラッチング信号Ｃが変化してしまい、クロ
ック信号CKが“ハイ”となり、トランスファーゲート２
がオンとなり、出力ｍでは変化前の信号が流れ、NANDゲ
ート５の手前で、データ入力信号と前記出力ｍの信号と
がショートするため、出力信号が不安定なものとなって
ゲート出力される。このため、次段の誤動作原因とな
る。このため、入力ラッチング信号（入力Ｃ）のパルス
幅をひろげることが考えられるが、その場合スレーブラ
ッチ30をサンプリングするタイミングが遅くなるため、
出力信号の変化も遅くなり、次段の動作速度が遅くなる
という欠点がある。
本発明の目的は、前記欠点が解決され、マスターラッ
チをサンプリングする信号のパルス幅を気にすることな
く正確なデータ入力信号をサンプリングし、出力信号の
変化も実際に変化して欲しいタイミングで変化させるこ
とができ、次段が誤動作することなく、動作速度も遅く
なることもないようにしたＤ型フリップフロップ回路を
提供することにある。
チをサンプリングする信号のパルス幅を気にすることな
く正確なデータ入力信号をサンプリングし、出力信号の
変化も実際に変化して欲しいタイミングで変化させるこ
とができ、次段が誤動作することなく、動作速度も遅く
なることもないようにしたＤ型フリップフロップ回路を
提供することにある。
本発明の構成は、ラッチング信号に同期してデータ入
力信号をサンプリングするマスターラッチと、前記マス
ターラッチの出力を前記ラッチング信号に同期させサン
プリングして出力するスレーブラッチとを備えたＤ型フ
リップフロップ回路において、前記データ入力信号と前
記マスターラッチが前記データ入力信号の変化を遅延さ
せて変化した信号との一方がハイレベルで他方がロウレ
ベルの時とそれ以外の時とを区別した論理レベルをもっ
た信号を出力する第１の論理ゲートと、この第１の論理
ゲートの出力信号をラッチするＲ−Ｓラッチと、前記マ
スターラッチ及び前記スレーブラッチをリセットするリ
セット信号と入力ラッチング信号と遅延した前記入力ラ
ッチング信号との３信号を入力し、出力がロウレベルと
なる時前記Ｒ−Ｓラッチの初期設定をすると共に前記入
力ラッチング信号の立ち下りの信号で前記Ｒ−Ｓラッチ
をリセットする第２の論理ゲートと、前記Ｒ−Ｓラッチ
の出力と前記入力ラッチング信号とを受け前記マスター
ラッチ及び前記スレーブラッチをラッチする前記ラッチ
ング信号を出力する第３の論理ゲートとを備えたことを
特徴とする。
力信号をサンプリングするマスターラッチと、前記マス
ターラッチの出力を前記ラッチング信号に同期させサン
プリングして出力するスレーブラッチとを備えたＤ型フ
リップフロップ回路において、前記データ入力信号と前
記マスターラッチが前記データ入力信号の変化を遅延さ
せて変化した信号との一方がハイレベルで他方がロウレ
ベルの時とそれ以外の時とを区別した論理レベルをもっ
た信号を出力する第１の論理ゲートと、この第１の論理
ゲートの出力信号をラッチするＲ−Ｓラッチと、前記マ
スターラッチ及び前記スレーブラッチをリセットするリ
セット信号と入力ラッチング信号と遅延した前記入力ラ
ッチング信号との３信号を入力し、出力がロウレベルと
なる時前記Ｒ−Ｓラッチの初期設定をすると共に前記入
力ラッチング信号の立ち下りの信号で前記Ｒ−Ｓラッチ
をリセットする第２の論理ゲートと、前記Ｒ−Ｓラッチ
の出力と前記入力ラッチング信号とを受け前記マスター
ラッチ及び前記スレーブラッチをラッチする前記ラッチ
ング信号を出力する第３の論理ゲートとを備えたことを
特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のＤ型フリップフロップ回
路を示すブロック図。第２図は第１図の動作を説明する
為のタイミング図である。
路を示すブロック図。第２図は第１図の動作を説明する
為のタイミング図である。
第１図において、本実施例のＤ型フリップフロップ回
路は、マスターラッチ31と、スレーブラッチ30と、２つ
の入力信号のうち一方がハイレベルで他方がロウレベル
の時とそれ以外の時とを区別した論理レベルをもった信
号を出力する第１の論理ゲートとしての排他的（EX）NO
Rゲート12と、Ｒ−ＳラッチとなるNANDゲート9,10と、
第２の論理ゲートとしての３入力ANDゲート13、第３の
論理ゲートとしてのNANDゲート11と、インバータ14と、
遅延回路15とを備えている。
路は、マスターラッチ31と、スレーブラッチ30と、２つ
の入力信号のうち一方がハイレベルで他方がロウレベル
の時とそれ以外の時とを区別した論理レベルをもった信
号を出力する第１の論理ゲートとしての排他的（EX）NO
Rゲート12と、Ｒ−ＳラッチとなるNANDゲート9,10と、
第２の論理ゲートとしての３入力ANDゲート13、第３の
論理ゲートとしてのNANDゲート11と、インバータ14と、
遅延回路15とを備えている。
ここで、マスターラッチ31はNANDゲート5,6とトラン
スファーゲート1,2とを有し、スレーブラッチ30は、NAN
Dゲート7,8とトランスファーゲート3,4とを有する。入
力ａにセット信号，入力ｂにリセット信号、出力ｊに出
力信号，出力ｊ′に反転出力信号，入力ｄにデータ入力
信号，入力Ｃに入力ラッチング信号が各々印加される。
スファーゲート1,2とを有し、スレーブラッチ30は、NAN
Dゲート7,8とトランスファーゲート3,4とを有する。入
力ａにセット信号，入力ｂにリセット信号、出力ｊに出
力信号，出力ｊ′に反転出力信号，入力ｄにデータ入力
信号，入力Ｃに入力ラッチング信号が各々印加される。
マスターラッチ31内のNANDゲート６の出力ｉと入力ｄ
のデータ入力信号とを入力するEXNORゲート12とでデー
タ変化を検出し、その出力と、前記マスターラッチ31と
スレーブラッチ30をリセットする入力ｂのリセット信号
と入力ラッチング信号と遅延回路15で遅延した入力ラッ
チング信号との３信号を入力とするANDゲート13の出力
とを入力としたNANDゲート9,10とで構成されているＲ−
Ｓラッチを設け、NANDゲート11は前記Ｒ−Ｓラッチの出
力と入力ラッチング信号とを入力とし、前記マスターラ
ッチ31,スレーブラッチ30のラッチング信号を制御して
いる。
のデータ入力信号とを入力するEXNORゲート12とでデー
タ変化を検出し、その出力と、前記マスターラッチ31と
スレーブラッチ30をリセットする入力ｂのリセット信号
と入力ラッチング信号と遅延回路15で遅延した入力ラッ
チング信号との３信号を入力とするANDゲート13の出力
とを入力としたNANDゲート9,10とで構成されているＲ−
Ｓラッチを設け、NANDゲート11は前記Ｒ−Ｓラッチの出
力と入力ラッチング信号とを入力とし、前記マスターラ
ッチ31,スレーブラッチ30のラッチング信号を制御して
いる。
入力ａはセット信号，入力ｂはリセット信号，入力ｃ
は外部から与える入力ラッチング信号，入力ｄはデータ
入力信号である。
は外部から与える入力ラッチング信号，入力ｄはデータ
入力信号である。
第１図の動作を第２図も用いて説明する。最初に、入
力ｂに“ロウ”を入力し、本回路を初期設定してやる。
データ入力信号が変化すると、出力ｅは“ロウ”とな
り、NANDゲート９は“ハイ”となる。出力ｆが“ハイ”
になることにより、出力ｇは“ロウ”となるため、NAND
ゲート11は“ハイ”に変化し、マスターラッチ31はサン
プリング状態、スレーブラッチ30はラッチング状態とな
る。出力ｅでは、出力ｉが入力ｄと同一信号になるため
“ハイ”となり、NANDゲート９は、NANDゲート10の変化
を待つことになる。
力ｂに“ロウ”を入力し、本回路を初期設定してやる。
データ入力信号が変化すると、出力ｅは“ロウ”とな
り、NANDゲート９は“ハイ”となる。出力ｆが“ハイ”
になることにより、出力ｇは“ロウ”となるため、NAND
ゲート11は“ハイ”に変化し、マスターラッチ31はサン
プリング状態、スレーブラッチ30はラッチング状態とな
る。出力ｅでは、出力ｉが入力ｄと同一信号になるため
“ハイ”となり、NANDゲート９は、NANDゲート10の変化
を待つことになる。
次に、入力ｃが“ハイ”から“ロウ”に変化すると、
出力ｈも同じ変化をし、出力ｇは“ハイ”となり、NAND
ゲート９はデータ入力信号の変化受け付け状態またNAND
ゲート11も入力ラッチング信号受け付け状態となる。こ
の時、入力ラッチング信号が“ロウ”であれば、前記状
態を維持し信号が“ハイ”であれば、NANDゲート11は出
力が“ロウ”になり、マスターラッチ31は、ラッチング
状態，スレーブラッチ30はサンプリングし、出力ｊは変
化する。尚、入力ｃのパルス幅が狭くても、出力ｈは遅
延回路15により遅れて、“ハイ”が出力されるので、出
力ｆが変化する前に、変化することはない。
出力ｈも同じ変化をし、出力ｇは“ハイ”となり、NAND
ゲート９はデータ入力信号の変化受け付け状態またNAND
ゲート11も入力ラッチング信号受け付け状態となる。こ
の時、入力ラッチング信号が“ロウ”であれば、前記状
態を維持し信号が“ハイ”であれば、NANDゲート11は出
力が“ロウ”になり、マスターラッチ31は、ラッチング
状態，スレーブラッチ30はサンプリングし、出力ｊは変
化する。尚、入力ｃのパルス幅が狭くても、出力ｈは遅
延回路15により遅れて、“ハイ”が出力されるので、出
力ｆが変化する前に、変化することはない。
従って、データ入力信号が変化することにより、マス
ターラッチ31はサンプリング状態となるため、入力ラッ
チング信号のマスターラッチ31をサンプリングするため
のパルス幅が狭くても、データ入力信号をサンプリング
することができ、また本来使用したい入力ラッチング信
号の立ち上りをそのまま使用するため、次段の動作が遅
くなることがない。
ターラッチ31はサンプリング状態となるため、入力ラッ
チング信号のマスターラッチ31をサンプリングするため
のパルス幅が狭くても、データ入力信号をサンプリング
することができ、また本来使用したい入力ラッチング信
号の立ち上りをそのまま使用するため、次段の動作が遅
くなることがない。
以上説明したように、本発明は、データ入力信号が変
化するとマスターラッチがサンプリング状態になるの
で、入力ラッチング信号のマスターラッチをサンプリン
グする信号のパルス幅を気にすることなく、データ入力
信号を正確にサンプリングし、次段の動作への遅くれを
なくすことが出来る効果がある。
化するとマスターラッチがサンプリング状態になるの
で、入力ラッチング信号のマスターラッチをサンプリン
グする信号のパルス幅を気にすることなく、データ入力
信号を正確にサンプリングし、次段の動作への遅くれを
なくすことが出来る効果がある。
第１図は本発明の一実施例のＤ型フリップフロップ回路
を示す回路、第２図は第１図における動作を示すタイミ
ング図、第３図は従来のＤ型フリップフロップ回路を示
す回路図、第４図、第５図はいずれも第３図における動
作を示すタイミング図である。 1,2,3,4……トランスファーゲート、5,6,7,8,9,10,11…
…NANDゲート、12……EXNORゲート、13……ANDゲート、
14,16,17……インバータ、15……遅延回路。
を示す回路、第２図は第１図における動作を示すタイミ
ング図、第３図は従来のＤ型フリップフロップ回路を示
す回路図、第４図、第５図はいずれも第３図における動
作を示すタイミング図である。 1,2,3,4……トランスファーゲート、5,6,7,8,9,10,11…
…NANDゲート、12……EXNORゲート、13……ANDゲート、
14,16,17……インバータ、15……遅延回路。
Claims (1)
- 【請求項１】ラッチング信号に同期してデータ入力信号
をサンプリングするマスターラッチと、前記マスターラ
ッチの出力を前記ラッチング信号に同期させサンプリン
グして出力するスレーブラッチとを備えたＤ型フリップ
フロップ回路において、前記データ入力信号と前記マス
ターラッチが前記データ入力信号の変化に遅延して変化
した信号との一方がハイレベルで他方がロウレベルの時
とそれ以外の時とを区別した論理レベルをもった信号を
出力する第１の論理ゲートと、この第１の論理ゲートの
出力信号をラッチするＲ−Ｓラッチと、前記マスターラ
ッチ及び前記スレーブラッチをリセットするリセット信
号と入力ラッチング信号と遅延した前記入力ラッチング
信号との３信号を入力し、出力がロウレベルとなる時前
記Ｒ−Ｓラッチの初期設定をすると共に前記入力ラッチ
ング信号の立ち下りの信号で前記Ｒ−Ｓラッチをリセッ
トする第２の論理ゲートと、前記Ｒ−Ｓラッチの出力と
前記入力ラッチング信号とを受け前記マスターラッチ及
び前記スレーブラッチをラッチする前記ラッチング信号
を出力する第３の論理ゲートとを備えたことを特徴とす
るＤ型フリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254163A JP2567110B2 (ja) | 1989-09-28 | 1989-09-28 | Ｄ型フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254163A JP2567110B2 (ja) | 1989-09-28 | 1989-09-28 | Ｄ型フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03117014A JPH03117014A (ja) | 1991-05-17 |
| JP2567110B2 true JP2567110B2 (ja) | 1996-12-25 |
Family
ID=17261109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1254163A Expired - Lifetime JP2567110B2 (ja) | 1989-09-28 | 1989-09-28 | Ｄ型フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2567110B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0760558B1 (en) * | 1995-08-31 | 2000-02-02 | STMicroelectronics S.r.l. | D flip-flop having asynchronous data loading |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62258515A (ja) * | 1986-05-02 | 1987-11-11 | Nec Corp | ラツチ回路 |
| JPH01114112A (ja) * | 1987-10-27 | 1989-05-02 | Nec Ic Microcomput Syst Ltd | 消費電力低減回路 |
-
1989
- 1989-09-28 JP JP1254163A patent/JP2567110B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03117014A (ja) | 1991-05-17 |
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