[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2565652B2 - インターネットワーキング・パケット経路指定装置 - Google Patents

インターネットワーキング・パケット経路指定装置

Info

Publication number
JP2565652B2
JP2565652B2 JP5308196A JP30819693A JP2565652B2 JP 2565652 B2 JP2565652 B2 JP 2565652B2 JP 5308196 A JP5308196 A JP 5308196A JP 30819693 A JP30819693 A JP 30819693A JP 2565652 B2 JP2565652 B2 JP 2565652B2
Authority
JP
Japan
Prior art keywords
packet
control means
packets
network
queue
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP5308196A
Other languages
English (en)
Other versions
JPH06237270A (ja
Inventor
マイケル・シー・ヤン
イ・ジ＝シル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH06237270A publication Critical patent/JPH06237270A/ja
Application granted granted Critical
Publication of JP2565652B2 publication Critical patent/JP2565652B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/66—Arrangements for connecting between networks having differing types of switching systems, e.g. gateways
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/46—Interconnection of networks
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/15—Interconnection of switching modules
    • H04L49/1515—Non-blocking multistage, e.g. Clos
    • H04L49/1523—Parallel switch fabric planes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/40—Network security protocols
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L2212/00—Encapsulation of packets
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/901—Buffering arrangements using storage descriptor, e.g. read or write pointers

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer Security & Cryptography (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Computer And Data Communications (AREA)
  • Small-Scale Networks (AREA)
  • Communication Control (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、全般的にはインターネ
ットワーキング・ユニット・アーキテクチャに関し、具
体的には、コマンドおよびデータのトラフィック処理、
パケット処理およびバッファの管理というタスクを並列
に処理するように設計されたスケーラブル並列インター
ネットワーキング・ユニット・アーキテクチャに関す
る。
【０００２】本発明では、ネットワークのネットワーク
化、すなわちネットワーク相互接続またはインターネッ
ト化と称する手順の概念を用いる。
【０００３】
【従来の技術】インターネット化は、１９７０年代初期
にＤＡＲＰＡ（米国防衛先進研究計画局）で最初に開発
された。同局は、異なるパケット・ネットワークを相互
接続して、それを使用するコンピュータが、その相互接
続を構成するネットワークの種類やその数を顧慮せずに
通信できるようにする方法を探していた。２つ以上のネ
ットワークを接続し、あるネットワークから次のネット
ワークにパケット・トラフィックをパスする、ゲートウ
ェイ（またはインターネットワーキング・ユニット）と
称する特殊プロセッサが開発された。
【０００４】情報を送るため、プロセッサは、原始アド
レスと宛先アドレスを含むパケットを作成し、その局所
ネットワークが必要とするフォーマットでパケットをカ
プセル化する。その後、コンピュータは、その後の処理
および伝送のために、適当なインターネットワーキング
・ユニット（ＩＷＵ）にパケットを経路指定する。
【０００５】
【発明が解決しようとする課題】ＩＷＵの２つの重要な
タスクは、パケットの緩衝および交換である。緩衝作業
には、主バッファ中でパケットを受け取ること、および
主バッファ・メモリからこれらのパケットを送出するこ
とが含まれる。交換作業は、送出の宛先を決定するこ
と、および隣接ネットワーク・プロトコルの要求に応じ
てパケットのフォーマットを修正することである。
【０００６】パケット交換環境では、媒体速度、動作プ
ロトコル、ネットワーク・トラフィックなどのネットワ
ークの相違があるため、一般に蓄積交換と称する緩衝お
よび交換が必要である。
【０００７】
【課題を解決するための手段】本発明の１態様では、あ
るネットワークからパケットを受け取って記憶し、その
パケットを処理し、別のネットワークにそのパケットを
転送するためのインターネットワーキング・ユニット
（ＩＷＵ）を提供する。このＩＷＵは、パケット記憶用
のパケット・メモリと、パケット・メモリに結合され
た、パケットを編成しパケット・メモリ内に維持するた
めの背景バッファ制御機構手段とを含む。また、前景バ
ッファ制御機構も含まれ、背景バッファ制御機構は、前
記背景バッファ制御機構との間でパケットを転送するた
めに、前景バッファ制御機構とパケット・メモリの間に
結合される。各ネットワークはそれぞれ、ネットワーク
制御機構を有し、各ネットワーク制御機構は、ネットワ
ークから前景バッファ制御機構へのパケットの送出と前
景バッファ制御機構からネットワークへのパケットの受
取を制御するように、前景バッファ制御機構に結合され
る。
【０００８】本発明のもう１つの態様では、あるネット
ワークからパケットを受け取って記憶し、そのパケット
を処理し、別のネットワークにそのパケットを転送する
ためのインターネットワーキング・ユニット（ＩＷＵ）
を提供する。このＩＷＵは、パケット・メモリ用の複数
のパケット・メモリと、それぞれ個々のパケット・メモ
リに結合された、パケットを編成し維持するための複数
の背景バッファ制御機構とを含む。また、複数の前景バ
ッファ制御機構も含まれる。接続交換機が、前景バッフ
ァ制御機構のうちのどれかと背景バッファ制御機構のう
ちのどれかの間でパケットを転送するように、複数の背
景バッファ制御機構と複数の前景バッファ制御機構の間
に結合される。
【０００９】
【実施例】
I．概観 本発明は、コマンドおよびデータのトラフィック処理、
パケット処理およびバッファ管理の間の様々な並列性を
使用することによって、パケットの蓄積交換を効率的に
する、インターネットワーキング・ユニット（ＩＷＵ）
を提供する。インターネットワーキング・ユニット・ア
ーキテクチャの例は、係属中の米国特許出願第０７／６
５１８９４号明細書に出ている。
【００１０】様々な並列性を使用することによって、Ｉ
ＷＵは、１）高速非ブロッキング・データ経路、２）パ
ケットの同時受信および送信のための分散バッファ管理
制御、および３）パケット・ヘッダ用とペイロード用の
別々の記憶域とアクセス経路を提供する。
【００１１】図１に、本発明と共に使用するのに適し
た、スケーラブルなローエンド・インターネットワーキ
ング・ユニット（ＩＷＵ）１００を示す。
【００１２】ローエンドＩＷＵ１００は、汎用アダプタ
・バス（ＧＡＢ）１０４に接続された複数の専用ネット
ワーク制御機構（ＰＭＩ）１０２ａおよび１０２ｂを含
む。ＰＭＩ１０２ａおよび１０２ｂは、ネットワークと
ローエンドＩＷＵ１００の間でデータのパケットを送信
し受信するための専用インターフェースを提供する。各
ＰＭＩ１０２ａおよび１０２ｂは、それぞれ当該のネッ
トワーク・プロトコルを使用してそのネットワークと通
信し、ＧＡＢ１０４プロトコルを使用して他のローエン
ドＩＷＵ１００と通信する。
【００１３】前景バッファ制御機構（ＦＧＡＭ）１０６
も、ＧＡＢ１０４に接続されている。ＦＧＡＭ１０６
は、フロントエンド・バッファ制御プロセッサとして動
作し、ＧＡＢ１０４プロトコルを使用してＰＭＩとイン
ターフェースし、データ読み書き動作を処理する責任を
負う。
【００１４】ＦＧＡＭ１０６はまた、待ち行列メモリ
（ＱＭ）１０８内に、受け取ったパケットの状況を示す
（すなわち、次に処理すべきパケットまたは次に送出す
べきパケットを示す）待ち行列を維持する。しかし、Ｆ
ＧＡＭ１０６は、パケットが、パケット・メモリ（Ｐ
Ｍ）１１２内のどこにどのような形で記憶されるかにつ
いては何も知らない。
【００１５】パケットがどこにどのような形で記憶され
るかを知らないフロントエンド・バッファ制御機構を作
成すると、バッファの全体制御が有効に分散されること
に留意されたい。この制御の分散により、より並列性の
高いデータ転送および制御の処理、ならびにより高いス
ケーラビリティが可能になる。
【００１６】ＦＧＡＭ１０６には、ＰＭ１１２内でのパ
ケットの記憶を維持する背景バッファ制御機構（ＢＧＡ
Ｍ）１１０が接続される。ＢＧＡＭ１１０は、パケット
をそのそれぞれの部分、すなわちペイロードとヘッダに
分割する責任を負う。したがって、ＰＭ１１２は、２つ
の別々のメモリ、すなわち、受け取ったパケットのペイ
ロード情報を記憶するように指定されたＰＭ／ｐ１１２
ａと、受け取ったパケットのヘッダ情報を記憶するよう
に指定されたＰＭ／ｈ１１２ｂに分割される。
【００１７】ＢＧＡＭ１１０は、バックエンド・プロセ
ッサとして動作し、ＰＭ１１２内のどのバッファが空い
ているかを示す空きバッファ・リスト、ならびに現在バ
ッファのどのリンク・リストがパケットを含んでいるか
を示す使用中バッファ・リストを管理する。パケットと
バッファ域に関連する制御情報は、パケット・バッファ
・メモリ（ＰＢＭ）１１４内で維持される。
【００１８】しかし、ＢＧＡＭ１１０は、ＧＡＢ１０４
への直接アクセス権を有しないことに留意されたい。し
たがって、ＢＧＡＭ１１０を使用するパケット移動は、
着信であれ発信であれ、ＦＧＡＭ１０６を経由する。し
たがって、ＢＧＡＭ１１０によって実行されるバッファ
管理機能は、ＧＡＢ１０４から分離される。
【００１９】ＲＳＣバス１２０を介してＦＧＡＭ１０６
とＢＧＡＭ１１０の両方にノード・プロセッサ（ＮＰ）
１１６が接続されている。ＮＰ１１６は、ＲＳＣバス１
２０を使用して、パケット・ヘッダ情報にアクセスし、
それを処理する。
【００２０】ローエンドＩＷＵ１００は、ＰＭＩ１０
２、ＦＧＡＭ１０６およびＢＧＡＭ１１０の間のデータ
・トラフィックを、ＮＰ１１６によるヘッダ処理と同時
に行えるようにするアーキテクチャを提供する。という
のは、ＮＰ１１６は、ＧＡＢ１０４を拘束せずにＰＭ１
１２内のパケットにアクセスできるからである。さら
に、ＢＧＡＭ１１０は、ＧＡＢ１０４の活動を妨害せず
に、メモリ管理機能（たとえば、バッファの編成および
維持）を実行できる。
【００２１】上で述べたように、ローエンドＩＷＵ１０
０はローエンドであり、スケーラブルである。ＦＧＡＭ
とＢＧＡＭを互いに別々に作成することによって、バッ
ファの制御が分散されているので、複数のローエンドＩ
ＷＵ１００を効率的に接続することが可能である。この
相互接続によって、ローエンドＩＷＵより高いスループ
ットを処理できるハイエンドＩＷＵがもたらされる。
【００２２】ハイエンドＩＷＵを構成するためには、複
数のローエンドＩＷＵ１００を、接続マトリックス（Ｃ
Ｍ）を用いて戦略的に相互接続する。このＣＭについ
て、図４を参照して簡単に説明する。
【００２３】ＣＭ４０２は、ＢＧＡＭ１１０ａ〜ｎを用
いてＦＧＡＭ１０６ａ〜ｎとＮＰ１１６ａ〜ｎを戦略的
に動的に相互接続して、ハイエンドＩＷＵ４００を作成
する。この構成を用いると、（１）ＦＧＡＭ１０６ａ〜
ｎが、対応するＢＧＡＭ１１０ａ〜ｎを介してどのＰＭ
１１２ａ〜ｎ内にもパケットを記憶できるようになり、
（２）どのＮＰ１１６ａ〜ｎも、どのＢＧＡＭ１１０ａ
〜ｎが維持するヘッダにもアクセスして、それを処理で
きるようになり、（３）どのＦＧＡＭ１０６ａ〜ｎも、
転送のためにどのＢＧＡＭ１１０ａ〜ｎが維持する情報
にもアクセスできるようになる。
【００２４】II．例示的実施例の詳細 Ａ．ローエンド・インターネットワーキング・ユニット
（ＩＷＵ）１００ 本発明は、コマンドおよびデータのトラフィック処理、
パケット・ヘッダ処理およびバッファ管理の間の様々な
並列性を利用することによって、パケットの蓄積交換を
効率的にする、インターネットワーキング・ユニット・
アーキテクチャを提供する。
【００２５】１．ネットワーク制御機構（ＰＭＩ）１０
２ 図１に戻ると、ＰＭＩ１０２ａおよび１０２ｂが、ネッ
トワークとローエンドＩＷＵ１００の間の専用インター
フェースを提供する。
【００２６】各ＰＭＩ１０２ａおよび１０２ｂは、その
関連ネットワークのプロトコルを使用してそのネットワ
ークと通信できると同時に、ＧＡＢ１０４プロトコルを
使用してＦＧＡＭ１０６とも通信できる。ＰＭＩ１０２
ａおよび１０２ｂがインターフェースできるネットワー
クの例には、ＦＤＤＩ、イーサネット、トークン・リン
グおよびマイクロチャネルが含まれる。
【００２７】さらに、各ＰＭＩ１０２ａおよび１０２ｂ
は、ステージング・バッファ・メモリ（図示せず）を含
む。このステージング・バッファ・メモリは、ネットワ
ーク媒体速度とローエンドＩＷＵ１００の内部バス速度
の潜在的不一致を解決するために、着信データまたは発
信データを一時的に記憶するのに使用される。ステージ
ング・バッファは、粒度が小さく、したがって受信また
は送信をできるだけ速やかに開始できる。このようにし
て、受信または送信の場合に、ＰＭＩ１０２ａまたは１
０２ｂによってネットワーク・ポートとＰＭ１１２の間
に導入される待ち時間遅延が最小になる。
【００２８】さらに、各ＰＭＩ１０２ａおよび１０２ｂ
は、受信の開始、未使用バッファの割振り、受信パケッ
トの待ち行列化、送信すべきパケットの検索、パケット
送信成功後のバッファ域の解放、および他の様々な待合
せ状況検査動作に関する命令を、ＦＧＡＭ１０６に発行
する能力を有する。
【００２９】本発明の例示的実施例では、ＰＭＩ１０２
ａおよび１０２ｂが、図２に示したアーキテクチャを用
いて実施される。
【００３０】２つの２重ポート・メモリ２０２および２
０４が、ＦＧＡＭとの間を流れるパケット・データ（図
２）のための弾力性とステージング・バッファ・メモリ
を提供する。これらのデータ・バッファはそれぞれ、そ
の入力にバイト境界合せ論理機構２０６および２０８を
有する。このデータ・バッファ・メモリの一方または両
方の出力に、専用データ・フィルタ２１０および２１２
が存在し得る。
【００３１】アウトバウンド・データ・バッファ・メモ
リの入力にあるバイト境界合せ論理機構２０６は、ＰＭ
内の任意のバイトに対して境界合せされたパケットの転
送を可能にする（図２）。インバウンド・データ・バッ
ファ・メモリの入力にあるバイト境界合せ論理機構２０
８は、ネットワーク・インターフェースまたは局所バス
・インターフェースからのワード内のバイトの任意の境
界合せを可能にする。
【００３２】レジスタおよびカウンタ機能ブロック２１
４は、ＰＭに対するアドレスを生成し、ＦＧＡＭ要求を
構築し処理するのに使用される。
【００３３】２．汎用アダプタ・バス（ＧＡＢ）１０４ 図４を参照すると、ＧＡＢ１０４ａおよび１０４ｂは、
ＰＭＩ１０２ａ〜ｎとＦＧＡＭ１０６ａ〜ｎがそれを介
して通信するバスである。本発明の例示的実施例では、
ハイエンドＩＷＵ４００は、それぞれ異なる速度を有す
る複数のＧＡＢすなわちＧＡＢ１０４ａおよび１０４ｂ
をサポートできる。ＧＡＢ１０４ａは、８０ナノ秒のサ
イクルで動作するように設計され、ＧＡＢ１０４ｂは、
４０ナノ秒のサイクルで動作するように設計される。こ
の能力は、既存のＰＭＩならびに新技術を用いて設計さ
れた新型ＰＭＩと互換性を有するように、どちらの速度
でも動作できるＦＧＡＭによって提供される。
【００３４】３．前景バッファ制御機構（ＦＧＡＭ）１
０６ 図２および図４を参照すると、ＦＧＡＭ１０６は、フロ
ントエンド・プロセッサとして、ＧＡＢ１０４プロトコ
ルを使用してＰＭＩ１０２とインターフェースし、デー
タ読み書き動作を処理する責任を負う。
【００３５】ＦＧＡＭ１０６はまた、着信待ち行列と発
信待ち行列を維持し、待合せ情報（または待ち行列テー
ブル項目（ＱＴＥ））を、待ち行列メモリ（ＱＭ）１０
８内にパケット用のリンク・リストの形で維持する。
【００３６】図５に、ＱＴＥのフォーマットを示す。Ｑ
ＴＥは、２つの１６ビット・ワードを含む。ワード０で
は、ビット１５ないし１４がパケット・タイプを示し、
ビット１３ないし０が正方向リンクを示す。ワード１で
は、ビット１５ないし１４がトラフィック・タイプを示
し、ビット１３ないし０が逆方向リンクを示す。ＱＴＥ
には、パケット検索情報が含まれず、したがって、ＦＧ
ＡＭは、ＢＧＡＭと通信している時には、ＱＴＥ ＩＤ
を使用する。
【００３７】４．待ち行列メモリ（ＱＭ）１０８ 各ＦＧＡＭ１０６には、１つの待ち行列メモリ（ＱＭ）
１０８が関連する。ＱＭ１０８は、上述のＱＴＥを記憶
するのに使用される。
【００３８】５．背景バッファ制御機構（ＢＧＡＭ）１
１０ ＢＧＡＭ１１０は、ＦＧＡＭ１０６に接続される。ＢＧ
ＡＭ１１０は、背景プロセッサとして、空きバッファ・
リストを管理し、記憶されたパケットを、バッファ域の
リンク・リストとして管理する。
【００３９】パケットに関する制御情報（パケット・テ
ーブル項目（ＰＴＥ））とバッファに関する制御情報
（バッファ・テーブル項目（ＢＴＥ））は、ＰＢＭ１１
４内で維持される。
【００４０】図６に、空きリスト内のＰＴＥのフォーマ
ットを示し、図７に、使用中のＰＴＥのフォーマットを
示す。図６には、２つの３２ビット・ワードが示されて
いる。ワード０のビット１４ないし０は次の空きＰＴＥ
ポインタを示し、ワード０の残りのビットとワード１は
未使用である。
【００４１】図７にも、２つの３２ビット・ワードが示
されている。ワード０のビット３１ないし２９はパケッ
ト状態を示し、ビット２８ないし２４は予約済みであ
り、ビット２４はこのＰＴＥがそのパケットを記憶する
バッファ・グループの最初のバッファ用であるかどうか
を示し、ビット２３ないし１６はそのパケットを記憶す
るのに使用されるバッファの数を示し、ビット１４ない
し０は現ＢＴＥ ＩＤを示す。ワード１のビット３０な
いし１６はこのパケットの第１ＢＴＥのＩＤを示し、ビ
ット１４ないし０はこのパケットの最終ＢＴＥのＩＤを
示す。
【００４２】図８に、ＢＴＥのフォーマットを示す。各
ＢＴＥは、１つの３２ビット・ワードであり、ビット３
１ないし２４はバッファ・オフセットを示し、ビット２
３ないし１６はバイト数を示し、ビット１５は０バイト
・バッファを示し、ビット１４ないし０は次バッファ・
ポインタを示す。
【００４３】図９に、ＱＴＥ、ＰＴＥおよびＢＴＥの間
の関係を概略的に表す。図９からわかるように、ＱＴＥ
５００ａのワード０はＱＴＥ５００ｂを指し、そのＱＴ
Ｅ５００ｂのワード０はＱＴＥ５００ｃを指し、ＱＴＥ
５００ｃのワード１はＱＴＥ５００ｂを指し、そのＱＴ
Ｅ５００ｂのワード１はＱＴＥ５００ａを指す。
【００４４】各ＱＴＥは、ＰＴＥに直接マッピングされ
る。たとえば、ＱＴＥ５００ａは、ＰＴＥ６００ａに直
接マッピングされ、ＰＴＥ６００ａのワード１は、第１
ＢＴＥ７００ａ1と最終ＢＴＥ７００ａ3へのポインタを
含む。
【００４５】図２を参照して、データ構造全体の動作と
その関係を示す以下の例について説明する。ＰＭＩ１０
２ａは、パケットを送信しようとする時、ＦＧＡＭ１０
６に受信要求（Ｒｅｑｕｅｓｔ−Ｒｅｃｅｐｔｉｏｎ）
（ＲＲｘ）プリミティブを発行する。ＦＧＡＭ１０６
は、擬似バッファ・ポインタであるＱＴＥ ＩＤでＰＭ
Ｉ１０２ａに応答する。ＰＭＩ１０２ａは、ＱＴＥ Ｉ
Ｄを、擬似ＰＭ内のあるバッファの開始アドレスとして
解釈するが、ＰＭＩ１０２ａからのデータは、ＦＧＡＭ
１０６に書き込まれる。
【００４６】ＱＴＥ ＩＤを得るために、ＦＧＡＭ１０
６は、ＢＧＡＭ１１０にパケット受信の開始を知らせ、
ＢＧＡＭ１１０は、空きＰＴＥと初期ＢＴＥを割り振
る。ＢＴＥ ＩＤは、バッファ空間の開始アドレスに直
接マッピングされるので、ＢＧＡＭ１１０は、パケット
・データを受け入れる用意ができている。その後、ＢＧ
ＡＭ１１０からの応答として、ＰＴＥ ＩＤをＦＧＡＭ
１０６に返す。その後、ＦＧＡＭ１０６は、このＰＴＥ
ＩＤを使用して、必要なＱＴＥを割り振る（ハイエン
ドＩＷＵ内の場合、ＢＧＡＭ ＩＤも必要）。ＦＧＡＭ
１０６がＧＡＢ１０４上のＰＭＩ１０２ａからデータを
受け取ったならば、ＦＧＡＭは、ＢＧＡＭ１１０が正し
い内容を保持できるようにするために、ＢＧＡＭ１１０
にＱＴＥＩＤを与える。
【００４７】ＦＧＡＭ１０６はまた、データ移動が開始
されるたびに、ＰＭＩ１０２ａから供給されるオフセッ
トを使用して、データ転送を再開する点をＢＧＡＭ１１
０に知らせる。ＢＧＡＭ１１０は、望ましくは、そのオ
フセットに関係する現バッファ（ＢＴＥ）を追跡するこ
とに留意されたい。受信の進行につれてより多くのバッ
ファが必要になる場合、ＰＭＩ１０２ａは、より多くの
バッファを得るためにバッファ要求（Ｒｅｑｕｅｓｔ−
Ｂｕｆｆｅｒ）（ＲＢ）プリミティブを発行する。しか
し、ＦＧＡＭ１０６は、擬似バッファ・ポインタとし
て、必ず同じＱＴＥ ＩＤで応答する。すなわち、ＦＧ
ＡＭ１０６は、データ転送の進行を追跡しない。ＢＧＡ
Ｍ１１０は、ＦＧＡＭ１０６から０のオフセットが渡さ
れるのを検出した時に、自動的に新しい空のＢＴＥを割
り振る。
【００４８】パケット・データ移動はすべて、接続指向
プロトコルを介してＢＧＡＭ１１０によってサービスさ
れるので、ＢＧＡＭ１１０とＦＧＡＭ１０６の間にアド
レス・バスが存在する必要はない。
【００４９】６．パケット・メモリ（ＰＭ）１１２ 各ＢＧＡＭ１１０には、１つのパケット・メモリ（Ｐ
Ｍ）１１２が関連付けられる。ＰＭ１１２は、２つの別
々のメモリ、すなわち、パケットのペイロード情報を記
憶するためのＰＭ／ｐ１１２ａと、パケットのヘッダを
記憶するためのＰＭ／ｈ１１２ｂに分割される。
【００５０】ＰＭ／ｐ１１２ａは、メモリのバッファと
して編成される。例示的実施例では、各バッファは２５
６個の連続したバイトである。同様に、ＰＭ／ｈ１１２
ｂは、メモリのバッファとして編成され、その各バッフ
ァは３２個の連続したバイトである。
【００５１】７．パケット・バッファ・メモリ（ＰＢ
Ｍ）１１４ 各ＢＧＡＭ１１０には、パケット・バッファ・メモリ
（ＰＢＭ）１１４も関連付けられる。ＰＢＭ１１４は、
上述のようにＰＴＥとＢＴＥを記憶するのに使用され
る。
【００５２】８．ノード・プロセッサ（ＮＰ）１１６ ＮＰ１１６は、ＲＳＣバスを介してＦＧＡＭ１０６とＢ
ＧＡＭ１１０の両方に接続される。ＮＰ１１６は、受け
取られ、ＰＭ／ｈ１１２ｂに記憶されたパケット・ヘッ
ダを処理する。
【００５３】図３の流れ図を参照すると、この処理ステ
ップは、基本的に、ＦＧＡＭ１０６と通信して、次に処
理すべきパケットを決定するステップ３００を含む。Ｎ
Ｐ１１６は、次に処理すべきパケットのＩＤを含む、Ｆ
ＧＡＭ１０６のプロセッサ待ち行列にアクセスするた
め、ＲＳＣバス１２０を介してＦＧＡＭ１０６と通信す
る。
【００５４】ＮＰ１１６は、次のパケットがどれかわか
ると、バッファ管理を制御するＢＧＡＭ１１０を介して
そのパケットのヘッダにアクセスする（ステップ３０
２）。ＮＰ１１６は、パケットＩＤを使用して、ＲＳＣ
バス１２０を介してＢＧＡＭ１１０に、ＰＭ／ｈ１１２
ｂから対応するヘッダを検索するよう要求する。
【００５５】次に、ＮＰ１１６は、元のヘッダを、その
パケットの宛先のネットワークと互換性を有するヘッダ
に変換する（ステップ３０４）。ＮＰ１１６の変換能力
の範囲は、応用例に依存することに留意されたい。下記
の応用例の節で説明するように、ＮＰ１１６が、データ
・リンク層、ネットワーク層またはその両方のどれでフ
ォーマットを変換するのかは、ハイエンドＩＷＵ４００
が相互接続するネットワークのタイプによって決まる。
【００５６】ＮＰ１１６は、ＢＧＡＭ１１０を介して、
元のヘッダを、そのパケットの新しいヘッダで置換する
（ステップ３０６）。処理の後、ＮＰ１１６は、ＲＳＣ
バス１２０を介してＢＧＡＭ１１０に、ＰＭ／ｈ１１２
ｂ内の元のヘッダを、新しい変換済みのヘッダで置換す
るようさらに要求する。
【００５７】最後に、ＮＰ１１６は、ＲＳＣバス１２０
を介してＦＧＡＭ１０６にその特定のパケットを待ち行
列に入れるよう要求する。言い換えると、ＮＰ１１６
は、この特定のパケットが送信の用意ができていること
をＦＧＡＭ１０６に知らせる（ステップ３０８）。
【００５８】ＮＰ１１６は、ある既知のネットワーク・
フォーマットから別の既知のネットワーク・フォーマッ
トへの変換を実行するので、ＮＰ１１６の実施態様は当
業者には周知である。ネットワーク・アーキテクチャ層
および関連プロトコルの詳細な議論は、共に参照によっ
て本明細書に組み込まれる、Ｇ．Ｅ．カイザー（Keise
r），"Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋｓ"，１
９８９ ＭｃＧｒａｗ−ＨｉｌｌおよびＲ．Ｊ．シプサ
ー（Cypser），"Ｃｏｍｍｕｎｉｃａｔｉｏｎｓｆｏｒ
Ｃｏｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍｓ"，１９９１
Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙに出ている。
【００５９】Ｂ．ハイエンドＩＷＵ４００ 図４に戻って、ハイエンドＩＷＵを構成するには、複数
のローエンドＩＷＵ１００を、ＣＭ４０２を用いて戦略
的に相互接続する。
【００６０】ＣＭ４０２は、ＢＧＡＭ１１０ａ〜ｎを用
いてＦＧＡＭ１０６ａ〜ｎとＮＰ１１６ａ〜ｎを戦略的
かつ動的に相互接続して、ハイエンドＩＷＵ４００を作
成する。基本的なバッファ制御の責任をＦＧＡＭ１０６
ａとＢＧＡＭ１１０ａに分割すると、ハイエンドＩＷＵ
にとって特に有利である。というのは、これによって、
並行して（１）どのＦＧＡＭ１０６ａ〜ｎも、対応する
ＢＧＡＭ１１０ａ〜ｎを介してどのＰＭ１１２ａ〜ｎ内
にもパケットを記憶することができ、（２）どのＮＰ１
１６ａ〜ｎも、どのＢＧＡＭ１１０ａ〜ｎが維持するヘ
ッダにもアクセスし、それを処理することができ、
（３）どのＦＧＡＭ１０６ａ〜ｎも、転送のためにどの
ＢＧＡＭ１１０ａ〜ｎが維持する情報にもアクセスする
ことができる構成が可能になるからである。
【００６１】１．接続マトリックス（ＣＭ）４０２ ＣＭ４０２とその動作を、例を用いて説明する。
【００６２】受信要求コマンド（ＲＲｘ）をＦＧＡＭ
ｉが受け取ると、ＦＧＡＭ ｉは、ＣＭ４０２に対し
て、その時点でどのＦＧＡＭにも割り当てられていない
任意のＢＧＡＭに関する接続要求を行う。この場合、Ｃ
Ｍ４０２が、その接続要求とＲＲｘコマンドをＢＧＡＭ
ｊに転送するものと仮定する。ＢＧＡＭ ｊが接続要
求を許可すると、接続が確立される。ＣＭ４０２は、Ｆ
ＧＡＭ ｉがその要求を取り下げるまで接続を保持す
る。パケットを記憶する前に、ＢＧＡＭ ｊは、ＦＧＡ
Ｍ ｉの要求にその番号ｊとＰＴＥ ＩＤで応答し、後
でそのパケットを突き止められるようにする。
【００６３】ＣＭ４０２はまた、送信およびヘッダ処理
を行う時に特定のＢＧＡＭに接続することを求めるＦＧ
ＡＭ１０６ａ〜ｎからの要求を受け入れる。同じＢＧＡ
Ｍ１１０ａを待っているＦＧＡＭ１０６ａ〜ｎが複数存
在する時には、特定のＢＧＡＭ １１０ａを最も最近に
使用したものまたは最も重要性の低いものが最も低い優
先順位を有する、優先順位付け方式を実施することがで
きる。
【００６４】図１０に、ＣＭ４０２の機能ブロック図を
示す。突合せ方針は、中央スケジュール機構（ＳＣＨＥ
Ｄ）９０２によって実施される。ＦＧＡＭ１０６ａ〜ｎ
（ＮＰ１１６ａ〜ｎ）からの要求とＢＧＡＭ１１０ａ〜
ｎからの状況情報を集めることによって、ＳＣＨＥＤ９
０２は、分離機構９０４を個別に制御する信号を生成す
る。同じＢＧＡＭ１１０ａ〜ｎにアクセスするＦＧＡＭ
１０６ａ〜ｎまたはＮＰ１１６ａ〜ｎが２つ存在するこ
とはできない。ＦＧＡＭ１０６ａ〜ｎは、ＦＧＡＭ１０
６ａ〜ｎと同数のＢＧＡＭ１１０ａ〜ｎが存在する限
り、空きＢＧＡＭ１１０ａ〜ｎからバッファを問題なく
取得できるはずである。
【００６５】２．待合せおよびサービス・バス（ＱＳ
Ｂ）４０４ 図４に戻って、ＣＭ４０２に関する上記の説明は、受信
側のＦＧＡＭ１０６ａ〜ｎが、ＰＭ１１２ａ〜ｎ内にパ
ケットを記憶する方式を提示したものである。しかし、
ＦＧＡＭ１０６ａ〜ｎは、待合せおよびサービス・バス
（ＱＳＢ）４０４によって送信を処理する別のＦＧＡＭ
１０６に、パケット検索情報を転送することができる。
【００６６】たとえば、パケットの宛先が、関連ＮＰ１
１６ａからの助けによってＦＧＡＭ１０６ａにわかるよ
うになると、ＦＧＡＭ１０６ａは、ＱＳＢ４０４を使用
して、パケット宛先と検索情報の両方を同報通信する。
すべてのＦＧＡＭ１０６ｂ〜ｎは、他のＦＧＡＭが同報
通信している間、それを聴取する必要がある。その送信
を処理するＦＧＡＭ１０６ｂ〜ｎだけが、このバスから
パケット検索情報を取り、その情報を当該の発信待ち行
列に付加する。ＱＳＢ４０４は、初期設定中の他のタイ
プのＦＧＡＭ調整にも有用である。
【００６７】III．動作 Ａ．プリミティブ 以下に、ＦＧＡＭ１０６ａ〜ｎ、ＢＧＡＭ１１０ａ〜ｎ
およびＣＭ４０２の間での相互作用と機能性を定義する
プリミティブのリストを示す。プリミティブを、ＦＧＡ
Ｍ１０６とそれに接続されたＢＧＡＭ１１０とによって
実行される処置に関連して説明する。接続が要求され、
ＳＣＨＥＤ９０２を介して許可された後は、ＣＭ４０２
は、ＦＧＡＭ１０６とＢＧＡＭ１１０の間で透過的とみ
なされる。
【００６８】受諾（ａｃｃｅｐｔ）：各ＦＧＡＭに、シ
ステム初期設定時に１組の待ち行列が割り当てられる。
これらの待ち行列は、ＮＰまたはＰＭＩと関連付けられ
る。
【００６９】作成（ｃｒｅａｔｅ）：ＦＧＡＭは、ＰＭ
Ｉからパケットを受け取るまたは作成することを求める
要求を受け取った時、このプリミティブを発行する。Ｆ
ＧＡＭは、ＳＣＨＥＤに接続要求を送り、ＣＭを介して
このプリミティブを送る。接続されたＢＧＡＭは、その
ＩＤと空きパケットのＩＤ番号（ＰＩＤ）で応答する。
ＦＧＡＭは、ＱＭ内でＱＴＥを一義的に識別する（ＢＧ
ＡＭ ＩＤ、パケットＩＤ）対を記録する。ＢＧＡＭ
は、空きＰＴＥプールの先頭からＰＴＥを割り振る。割
り振られたＰＴＥは、単一のバッファ・パケットに設定
される。その後、ＢＧＡＭは、それ自体のＩＤの後にこ
のＰＴＥ ＩＤを付加して、一義的なＱＴＥ ＩＤとＦ
ＧＡＭへの応答を形成する。ＢＧＡＭはまた、空きＢＴ
Ｅプールから空きＢＴＥを事前割り振りする。
【００７０】書込（ｗｒｉｔｅ）：ＦＧＡＭは、パケッ
ト・データをＰＭに転送する時、このプリミティブを発
行する。これを行うには、まず、パケットのＱＴＥ Ｉ
Ｄによって指定されるＢＧＡＭに接続を要求する。接続
されたならば、ＰＩＤをＢＧＡＭに送り、その後にパケ
ット・データを送る。最初のプリミティブに続いて、パ
ケット・データを、１サイクルに１ワードずつ、ＢＧＡ
Ｍにストリーム転送する。このプリミティブを受け取っ
た後、ＢＧＡＭは、ＰＩＤを使用してＰＴＥを検索し、
データをＰＭに書き込む。カウンタを使用して、受け取
ったデータのバイト数を累計する。現バッファがある閾
値まで満たされた時、空きＢＴＥプールから新規バッフ
ァを割り振る。新規バッファを使用したならば、ＰＴＥ
に対して下記の動作を実行する。 （１）ＰＴＥの最終ＢＴＥ ＩＤを、パケットの成長を
反映するように更新する （２）ＰＴＥのバッファの数を１つ増分する （３）前の完了したバッファのバイト数とオフセットを
記録する （４）カウンタ・レジスタの値だけパケット長を増加
し、カウンタを０にリセットする
【００７１】書込プリミティブは、ＦＧＡＭ−ＢＧＡＭ
接続のスケジューリングに応じて、パケット生成中に何
回でも発行できる。現ポインタは、データ・ストリーミ
ングが停止する時だけ更新される。また、パケット長
は、カウンタ値によって更新される。パケットがパケッ
ト生成段階にない場合には、カウンタは使用されないこ
とに留意されたい。
【００７２】オープン（ｏｐｅｎ）：ＦＧＡＭは、待ち
行列の先頭にあるパケットにサービスするため、このプ
リミティブを発行する。パケットのＱＴＥ ＩＥに応じ
て、ＦＧＡＭは、指定されたＢＧＡＭへの接続を要求
し、「パケットをオープンする」要求をそのＢＧＡＭに
渡す。ＢＧＡＭは、このプリミティブを受け取ると、パ
ケットのＰＴＥを検索する。その後、ＢＧＡＭは、現ポ
インタをパケットの先頭にリセットして、それに続く読
取プリミティブに備える。ＰＳはまた、必要ならパケッ
トの新しい状況を反映するように修正される。
【００７３】読取（ｒｅａｄ）：ＦＧＡＭは、パケット
・データを読み取る時、このプリミティブを発行する。
指定されたパケットの残りのパケット長が、どのデータ
よりも前にＢＧＡＭから来ることが期待される。パケッ
ト末尾標識に出会った時、ＦＧＡＭは、読取りを停止
し、接続要求を取り下げる。このプリミティブを受け取
った後、ＢＧＡＭは、受け取ったＰＩＤを使用してＰＴ
Ｅを検索し、ＰＭから読取り中のデータの現ポインタを
得る。ＢＧＡＭはまず、第１ＢＴＥ ＩＤ、最終ＢＴＥ
ＩＤおよび現ポインタに応じて、残りのパケット長を
計算する。残りの長さは、最初の応答としてＦＧＡＭに
返される。その後、ＢＧＡＭは、一時に１サイクルずつ
データ・ワードを供給し始める。現バッファを使い果た
す前に、ＢＴＥ連鎖を追跡することによって、次のバッ
ファを突き止める。現ポインタは、次に読み取るべきデ
ータを指す。書込プリミティブと同様に、読取プリミテ
ィブも、通常はパケット消費期間中に複数回発行され
る。
【００７４】除去（ｐｕｒｇｅ）：媒体からの着信デー
タによってＰＭＩがオーバーランしているなど、何らか
の例外条件のために、生成中または処理中のパケットが
脱落する可能性がある。ＱＴＥ ＩＤに従って、接続要
求を所期のＢＧＡＭに発行する。このプリミティブを受
け取ると、ＢＧＡＭは、指定されたＰＴＥを空きＰＴＥ
プールに解放し、割り振られたすべてのＢＴＥを空きＢ
ＴＥプールに返す。
【００７５】クローズ（ｃｌｏｓｅ）：ＦＧＡＭは、あ
るパケットで作業を終えた時、そのパケットをＮＰまた
はＰＭＩに対して待ち行列化する。指定された待ち行列
が、ＦＧＡＭにとって局所的なものである場合、そのＦ
ＧＡＭは、ＱＴＥを局所待ち行列の二重リンク・リスト
にリンクする。そうでない場合、ＦＧＡＭは、ＱＳＢバ
スの所有権を要求する。許可されたならば、ＦＧＡＭ
は、宛先待ち行列ＩＤとそれに続いてＱＴＥ ＩＤをそ
のバス上で同報通信する。すべてのＦＧＡＭは、常時Ｑ
ＳＢバスを監視している。同報通信された待ち行列が局
所的なものとわかった場合、そのＱＴＥ ＩＤをコピー
し、指定された待ち行列にリンクする。ＢＧＡＭは使用
されない。
【００７６】消去（ｅｒａｓｅ）：このプリミティブに
は、パケットの先頭からの削除と末尾からの削除の２種
類がある。パケット・データは、パケット・ヘッダが収
縮している場合には先頭から削除され、データを削除す
べき場合、たとえばフレーム検査シーケンス（ＦＣＳ）
の場合には、末尾から削除される。ＦＣＳは、通常はＰ
ＭＩによって剥ぎ取られることに留意されたい。受け取
ったＰＩＤに応じて、所与のバイト数だけパケット長を
減らす。ＢＴＥを、この減少の結果を反映するように更
新する。この縮小の結果、空のバッファが生じる場合、
第１ＢＴＥ ＩＤまたは最終ＢＴＥ ＩＤが変更され
る。
【００７７】ｌｓｅｅｋ：ＦＧＡＭは、ＢＧＡＭ内のＰ
ＴＥの現ポインタを、現在の現ポインタ位置に対する相
対的なオフセットにセットするため、このプリミティブ
を発行する。正負どちらのオフセットも許容されること
に留意されたい。ＱＴＥ ＩＤに応じて、ＦＧＡＭは、
そのパケットを監視するＢＧＡＭに接続を要求する。許
可されたならば、オフセット値とタイプをＢＧＡＭに送
る。ＢＧＡＭは、現ポインタにオフセットを加算するこ
とによって、パケットの現ポインタ値を更新する。その
結果得られる現ポインタが負になる場合、このプリミテ
ィブは、ＢＴＥ連鎖の先頭に余分のバッファを追加す
る。このプリミティブは、パケット空間を増加させるだ
けであることに留意されたい。書込プリミティブを発行
することによって、有効なデータを書き込むことができ
る。
【００７８】Ｂ．例 図１１に、ハイエンドＩＷＵ４００の機能的構成要素間
の相互作用を例示するため、ＰＭＩから１６バイト・パ
ケットを受け取るステップを、マシン・サイクル単位で
示す。
【００７９】まず、ＰＭＩは、ＧＡＢバス要求（ＢＲ）
信号から開始し、ＦＧＡＭからのバス許可（ＢＧ）信号
を待つ。ＢＧを検出したならば、ＰＭＩは、バス・ビジ
ー（ＢＳＹ）信号を活動化することによって、次サイク
ルにバス所有権を保持し、ＲＲｘ信号を発行する。ＲＲ
ｘの検出後、ＦＧＡＭは、ＣＭに、空きＢＧＡＭを要求
する接続要求（ＣＲ）信号を発行し、ＲＲｘを転送す
る。接続の確立は、接続許可（ＣＧ）信号によってＦＧ
ＡＭに示される。それと同時に、ＲＲｘ信号が、ＢＧＡ
Ｍに転送される。その後、ＢＧＡＭ ＩＤとパケットＩ
Ｄからなる応答（ｒｅｓ）が、ＦＧＡＭとＰＭＩに２サ
イクルかけて伝播される。応答を生成した後、ＢＧＡＭ
は、次のＰＴＥとＢＴＥを用意し、ＰＴＥ情報の最初の
２ワードを記録するなど、何らかのハウスキーピング作
業を開始する。
【００８０】応答がＰＭＩに返されると、ＰＭＩは、最
初の４バイト・ワード（ｄ１）をＦＧＡＭに書き込む。
その後、ＦＧＡＭは、ＣＲ信号と書込要求（Ｗｒｑ）信
号をＣＭに発行する。その後、ＣＧ信号がＣＭからＦＧ
ＡＭへ生成されるのと同時に、Ｗｒｑ信号がＢＧＡＭに
転送される。ＦＧＡＭがＣＧ信号を検出した後に、応答
（ｒ１）がＰＭＩに送り返され、データ・ワードがＢＧ
ＡＭに転送される。ＦＧＡＭとＢＧＡＭの間のデータ・
ワードはＤ＃、応答はＲ＃によって示される（ただし、
＃は１ないし４である）。
【００８１】最後に、ＰＭＩは、待機（ＥＮＱ）信号を
発行し、それが、ＢＧＡＭに伝播され、その結果、ＰＴ
Ｅ情報の最後の部分が記録される。伝播経路内のＦＧＡ
Ｍは、ＣＭからの確認のＣＧ信号の後に、ＱＳＢバス要
求（ＱＢＲ）信号を活動化する。ＦＧＡＭは、ＱＳＢ許
可（ＱＢＧ）信号を受け取った後に、待合せ制御（ＱＢ
Ｃ）信号を発行する。このＱＢＣ信号は、パケットのア
ドレスと送信待ち行列のアドレスを含む。すべてのＦＧ
ＡＭがＱＢＣ信号を聴取し、送信待ち行列を管理するＦ
ＧＡＭが、バスからこの情報を取って、そのパケットを
ＱＴＥフォーマットで待機させる。この動作は、空きＱ
ＴＥの準備によって完了し、ＦＧＡＭは、次の待機動作
の用意ができる。
【００８２】Ｃ．応用例 図４を参照すると、ハイエンドＩＷＵ４００は、異なる
応用例で異なる使い方をすることができる。
【００８３】たとえば、ハイエンドＩＷＵ４００をルー
タとして使用することができる。ハイエンドＩＷＵ４０
０を、共通のネットワーク層プロトコルを有する２つの
光ファイバ分散データ・インターフェース（ＦＤＤＩ）
間のネットワーク・ルータとして使用する場合、フォー
マットが異ならないので、ＮＰ１１６は、パケットを転
送する前にパケット・ヘッダ内の宛先アドレスを修正す
るだけでよい。
【００８４】もう１つの例が、ゲートウェイとして使用
されるハイエンドＩＷＵ４００である。ハイエンドＩＷ
Ｕ４００は、ＴＣＰ／ＩＰを使用するＦＤＤＩネットワ
ークとＸＮＳ／ＩＤＰを使用するイーサネット・ネット
ワークの間のゲートウェイとして使用できる。この場
合、ネットワーク層を含めて、この層までのフォーマッ
トが異なる。動作に当たっては、イーサネット・フレー
ムが、その関連ＰＭＩに到着し、そのイーサネット・フ
レームのカプセル化フォーマットが、ＰＭＩによって剥
ぎ取られ、データ・パケットが、ＩＤＰフォーマットで
記憶される。次に、ＮＰ１１６が、パケットのフォーマ
ットをＩＤＰからＴＣＰ／ＩＰに変換し、宛先アドレス
に適当な修正を加える。最後に、ＴＣＰ／ＩＰパケット
を、その宛先に転送し、そこで、中間ＰＭＩがそれをＦ
ＤＤＩフォーマットにカプセル化する。
【００８５】上記の例では、ＰＭＩは、ＩＷＵに入るデ
ータのデータ・リンク層に関連するカプセル化フォーマ
ットを剥ぎ取り、あるいはＩＷＵから出るデータのデー
タ・リンク層に関連するカプセル化フォーマットを追加
するように設計される。ただし、この剥ぎ取り機能と追
加機能をＮＰ内で実施して、ＮＰが様々な層（たとえば
データ・リンク層、ネットワーク層、トランスポート
層）のそれぞれのフォーマット変換を実行するようにす
ることもできる。
【００８６】IV．性能 光ファイバ分散データ・インターフェース（ＦＤＤＩ）
ネットワークをターゲット接続機構として使用して、こ
のアーキテクチャに対する試験を行った。
【００８７】平均パケット到着時間と対数分布の平均パ
ケット・データ長の様々な組合せを使用して、ネットワ
ーク・トラフィックを生成する。すべてのＰＭＩからの
総合パケット受信によってスループットを測定して、こ
のアーキテクチャの性能を判定する。
【００８８】図１２および図１３に、ＩＷＵのＭｂｐｓ
（メガビット毎秒）単位とＫｐｐｓ（千パケット毎秒）
単位の総合スループットを示す。この結果から、ＩＷＵ
が、ボトルネックとならずにすべてのＦＤＤＩトラフィ
ック・タイプを処理できることが示される。
【００８９】
【発明の効果】本発明によって、コマンドおよびデータ
のトラフィック処理、パケット処理およびバッファ管理
の間の様々な並列性を使用することによって、パケット
の蓄積交換を効率的にする、インターネットワーキング
・ユニット（ＩＷＵ）が提供される。
【図面の簡単な説明】
【図１】本発明と共に使用するのに適したローエンド・
スケーラブルＩＷＵシステムの機能ブロック図である。
【図２】本発明と共に使用するのに適したＰＭＩの高水
準機能ブロック図である。
【図３】図１のＩＷＵ内で使用するのに適したノード・
プロセッサの処理ステップを示す流れ図である。
【図４】図１のローエンドＩＷＵを複数使用するハイエ
ンドＩＷＵシステムの機能ブロック図である。
【図５】図１および図４のシステムで使用するのに適し
た待ち行列テーブル項目（ＱＴＥ）のフォーマットを示
す図である。
【図６】図１および図４のシステムで使用するのに適し
たパケット・テーブル項目（ＰＴＥ）のフォーマットを
示す図である。
【図７】図１および図４のシステムで使用するのに適し
たパケット・テーブル項目（ＰＴＥ）のフォーマットを
示す図である。
【図８】図１および図４のシステムで使用するのに適し
たバッファ・テーブル項目（ＢＴＥ）のフォーマットを
示す図である。
【図９】図５に示したＱＴＥと、図６および図７に示し
たＰＴＥと、図８に示したＢＴＥの間の関係を概略的に
表す図である。
【図１０】図４の接続マトリックスの詳細を示す図であ
る。
【図１１】図４のハイエンドＩＷＵの動作のタイミング
の例を示す図である。
【図１２】２つの光ファイバ分散データ・インターフェ
ース（ＦＤＤＩ）を備える場合の図４のＩＷＵのスルー
プットを、メガビット毎秒（Ｍｂｐｓ）単位で示す図で
ある。
【図１３】２つのＦＤＤＩを備える場合の図４のＩＷＵ
のスループットを、キロパケット毎秒（Ｋｐｐｓ）単位
で分析して示す図である。
【符号の説明】
１００ ローエンド・インターネットワーキング・ユニ
ット（ＩＷＵ） １０２ ネットワーク制御機構（ＰＭＩ） １０４ 汎用アダプタ・バス（ＧＡＢ） １０６ 前景バッファ制御機構（ＦＧＡＭ） １０８ 待ち行列メモリ（ＱＭ） １１０ 背景バッファ制御機構（ＢＧＡＭ） １１２ パケット・メモリ（ＰＭ） １１４ パケット・バッファ・メモリ（ＰＢＭ） １１６ ノード・プロセッサ（ＮＰ） １２０ ＲＳＣバス ４０２ 接続マトリックス（ＣＭ） ４０４ 待合せおよびサービス・バス（ＱＳＢ） ５００ ＱＴＥ ７００ａ1 第１ＢＴＥ ７００ａ3 最終ＢＴＥ ９０２ 中央スケジュール機構（ＳＣＨＥＤ）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 13/08 9466−5Ｋ Ｈ０４Ｌ 11/20 Ｂ 13/10 (72)発明者 イ・ジ＝シル アメリカ合衆国10598、ニューヨーク州 ヨークタウン・ハイツ、トレローン・ス トリート 2474 (56)参考文献 特開 昭62−230134（ＪＰ，Ａ) 特開 平４−316247（ＪＰ，Ａ) 特開 昭58−171154（ＪＰ，Ａ) 特開 昭62−181551（ＪＰ，Ａ) 特開 昭62−185427（ＪＰ，Ａ) 特開 昭63−5641（ＪＰ，Ａ) 特開 昭63−50137（ＪＰ，Ａ) 特開 昭63−287231（ＪＰ，Ａ) 特開 昭64−7745（ＪＰ，Ａ)

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】パケットを用いて通信する複数のネットワ
    ークを有するシステムにおいて、複数のネットワークの
    １つからのパケットを受信しかつ記憶し、前記パケット
    を処理し、及び複数のネットワークの他のものにパケッ
    トを転送するための、並列で、スケーラブルなインター
    ネットワーキング・パケット経路指定装置であって、 そのそれぞれが、複数のネットワークのいずれかからの
    パケットを受信し、受信したパケットの待ち行列の状況
    を維持し、パケットを転送するための複数の第１の制御
    手段と、 前記複数の第１の制御手段によって受信され転送された
    パケットを記憶するための複数のパケット・メモリ手段
    と、 そのそれぞれが、前記複数のパケット・メモリ手段の別
    々の１つに結合され、前記第１の制御手段から転送され
    たパケットを受信し、及びそれぞれのパケット・メモリ
    手段内のパケットを編成し維持するための、前記第１の
    制御手段とは別の、複数の第２の制御手段であって、前
    記複数の第２の制御手段は前記複数の第１の制御手段と
    同時にかつ独立して動作するものと、 前記複数の第１の制御手段のいずれか１つと前記複数の
    第２の制御手段のいずれか１つとの間でパケットを転送
    するための、前記複数の第１の制御手段と前記複数の第
    ２の制御手段との間を結合する接続スイッチ手段と、 第１の制御手段のそれぞれと前記接続スイッチ手段とを
    結合する複数のノード・プロセッサ手段であって、各ノ
    ード・プロセッサ手段は、（１）前記各第１の制御手段
    のからの記憶されたパケットの状況を獲得し、（２）前
    記接続スイッチ手段と第２の制御手段を通ってパケット
    ・メモリ手段からのパケットにアクセスし、（３）パケ
    ットをそれらの発信元及び宛先に基づいて処理し、
    （４）前記接続スイッチ手段と第２の制御手段を通って
    処理されたパケットを前記パケット・メモリ手段内に戻
    して記憶し、（５）第１の制御手段を通って前記パケッ
    トの待ち行列の状況を更新するために、前記複数のノー
    ド・プロセッサは前記第１及び第２の制御手段と同時に
    かつ独立に動作するものである、 インターネットワーキング・パケット経路指定装置。
  2. 【請求項２】さらに、前記複数のネットワークがそれぞ
    れネットワーク制御機構手段を有し、各ネットワーク制
    御機構手段が前記複数の第１の制御手段の１つに結合さ
    れ、各前記ネットワーク制御機構手段がそのそれぞれの
    ネットワークから前記第１の制御手段へのパケットの送
    信と、前記第１の制御手段からそのそれぞれのネットワ
    ークへのパケットの受信とを制御するものである請求項
    １記載のインターネットワーキング・パケット経路指定
    装置。
  3. 【請求項３】さらに、そのぞれぞれが前記複数の第１の
    制御手段の１つに結合された複数の待ち行列記憶機構を
    備え、前記待ち行列記憶機構が、どのパケットが前記ノ
    ード・プロセッサ手段による処理の用意ができているか
    と、どのパケットが前記パケット・メモリ手段から前記
    複数のネットワーク制御機構手段のうちの１つへの転送
    の用意ができているかとを示す、待ち行列テーブル項目
    （ＱＴＥ）を含む請求項１記載のインターネットワーキ
    ング・パケット経路指定装置。
  4. 【請求項４】パケットを用いて通信する複数のネットワ
    ークを有するシステムにおいて、複数のネットワークの
    １つからのパケットを受信しかつ記憶し、前記パケット
    を処理し、及び複数のネットワークの他のものにパケッ
    トを転送するための、並列で、スケーラブルなインター
    ネットワーキング・パケット経路指定装置であって、 前記複数のネットワークのいずれか１つからのパケット
    を受信し、受信したパケットの待ち行列の状況を維持
    し、パケットを転送するための第１の制御手段と、 前記第１の制御手段によって受信され転送されたパケッ
    トを記憶するためのパケット・メモリ手段と、 前記第１の制御手段と前記パケット・メモリ手段の間を
    結合し、前記第１の制御手段から転送されたパケットを
    受信し、及び前記パケット・メモリ手段内のパケットを
    編成し維持するための、前記第１の制御手段とは別の、
    第２の制御手段であって、前記第２の制御手段は前記第
    １の制御手段と同時にかつ独立して動作するものと、 前記第１及び第２の制御手段とは別の、前記第１及び第
    ２の制御手段との間を結合するノード・プロセッサ手段
    であって、前記ノード・プロセッサ手段は、（１）前記
    第１の制御手段のからの記憶されたパケットの状況を獲
    得し、（２）前記第２の制御手段への要求によってパケ
    ット・メモリ手段からのパケットにアクセスし、（３）
    パケットをそれらの発信元及び宛先に基づいて処理し、
    （４）前記第２の制御手段を通って処理されたパケット
    を前記パケット・メモリ手段内に戻して記憶し、（５）
    前記第１の制御手段を通って前記パケットの待ち行列の
    状況を更新するために、前記複数のノード・プロセッサ
    は前記第１及び第２の制御手段と同時にかつ独立に動作
    するものであり、 それによって前記第１の制御手段、前記第２の制御手段
    及びノード・プロセッサ手段が分離され、並列動作及び
    スケーラビリティを提供するように制御されるインター
    ネットワーキング・パケット経路指定装置。
  5. 【請求項５】前記ノード・プロセッサ手段は前記第１の
    制御手段及び前記第２の制御手段に直接結合する請求項
    ４記載のインターネットワーキング・パケット経路指定
    装置。
  6. 【請求項６】さらに、前記複数のネットワークがそれぞ
    れネットワーク制御機構手段を有し、各ネットワーク制
    御機構手段が、前記第１の制御手段に結合され、前記複
    数のネットワークの１つから前記第１の制御手段へのパ
    ケットの送信と、前記第１の制御手段から前記複数のネ
    ットワークの１つへのパケットの受信とを制御するもの
    である請求項４記載のインターネットワーキング・パケ
    ット経路指定装置。
  7. 【請求項７】さらに、前記第１の制御手段に結合された
    待ち行列記憶機構を備え、前記複数の待ち行列記憶機構
    が、どのパケットが当該のノード・プロセッサ手段によ
    る処理の用意ができているかと、どのパケットが当該の
    パケット・メモリ手段から前記複数のネットワーク制御
    機構手段のうちの１つへの転送の用意ができているかと
    を示す、待ち行列テーブル項目（ＱＴＥ）を含む請求項
    ４記載のインターネットワーキング・パケット経路指定
    装置。
JP5308196A 1992-12-23 1993-12-08 インターネットワーキング・パケット経路指定装置 Expired - Lifetime JP2565652B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US996384 1992-12-23
US07/996,384 US5465331A (en) 1992-12-23 1992-12-23 Apparatus having three separated and decentralized processors for concurrently and independently processing packets in a communication network

Publications (2)

Publication Number Publication Date
JPH06237270A JPH06237270A (ja) 1994-08-23
JP2565652B2 true JP2565652B2 (ja) 1996-12-18

Family

ID=25542849

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5308196A Expired - Lifetime JP2565652B2 (ja) 1992-12-23 1993-12-08 インターネットワーキング・パケット経路指定装置

Country Status (3)

Country Link
US (1) US5465331A (ja)
EP (1) EP0604341A3 (ja)
JP (1) JP2565652B2 (ja)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0654740A1 (de) * 1993-11-22 1995-05-24 Siemens Aktiengesellschaft Bussteuerung
US6701370B1 (en) * 1994-06-08 2004-03-02 Hughes Electronics Corporation Network system with TCP/IP protocol spoofing
JP3649769B2 (ja) * 1995-03-17 2005-05-18 富士通株式会社 情報処理システムの切替え装置
US5541920A (en) * 1995-06-15 1996-07-30 Bay Networks, Inc. Method and apparatus for a delayed replace mechanism for a streaming packet modification engine
US6067407A (en) * 1995-06-30 2000-05-23 Canon Information Systems, Inc. Remote diagnosis of network device over a local area network
US5748633A (en) * 1995-07-12 1998-05-05 3Com Corporation Method and apparatus for the concurrent reception and transmission of packets in a communications internetworking device
US5651002A (en) * 1995-07-12 1997-07-22 3Com Corporation Internetworking device with enhanced packet header translation and memory
AU6503696A (en) * 1995-07-19 1997-02-18 Ascom Nexion Inc. Controlling bandwidth allocation using a pace counter
US6236655B1 (en) 1995-07-19 2001-05-22 Fujitsu Network Communications, Inc. Port and link identification
JPH11512583A (ja) 1995-09-14 1999-10-26 フジツウ ネットワーク コミュニケーションズ，インコーポレイテッド 広域ａｔｍ網内のバッファ割付用送信側制御式フロー制御
US5991298A (en) 1996-01-16 1999-11-23 Fujitsu Network Communications, Inc. Reliable and flexible multicast mechanism for ATM networks
US5748905A (en) 1996-08-30 1998-05-05 Fujitsu Network Communications, Inc. Frame classification using classification keys
US6233243B1 (en) 1997-11-24 2001-05-15 Ascend Communications, Inc. Method and apparatus for performing cut-through virtual circuit merging
US6219352B1 (en) * 1997-11-24 2001-04-17 Cabletron Systems, Inc. Queue management with support for multicasts in an asynchronous transfer mode (ATM) switch
JPH11261649A (ja) * 1998-03-12 1999-09-24 Hitachi Ltd データ処理装置及びそれを適用したルータ・ブリッジ
US6275508B1 (en) * 1998-04-21 2001-08-14 Nexabit Networks, Llc Method of and system for processing datagram headers for high speed computer network interfaces at low clock speeds, utilizing scalable algorithms for performing such network header adaptation (SAPNA)
US7058065B2 (en) * 2000-02-08 2006-06-06 Mips Tech Inc Method and apparatus for preventing undesirable packet download with pending read/write operations in data packet processing
US7502876B1 (en) 2000-06-23 2009-03-10 Mips Technologies, Inc. Background memory manager that determines if data structures fits in memory with memory state transactions map
US7649901B2 (en) 2000-02-08 2010-01-19 Mips Technologies, Inc. Method and apparatus for optimizing selection of available contexts for packet processing in multi-stream packet processing
US7042887B2 (en) 2000-02-08 2006-05-09 Mips Technologies, Inc. Method and apparatus for non-speculative pre-fetch operation in data packet processing
US7065096B2 (en) 2000-06-23 2006-06-20 Mips Technologies, Inc. Method for allocating memory space for limited packet head and/or tail growth
US7082552B2 (en) 2000-02-08 2006-07-25 Mips Tech Inc Functional validation of a packet management unit
US7032226B1 (en) 2000-06-30 2006-04-18 Mips Technologies, Inc. Methods and apparatus for managing a buffer of events in the background
US7058064B2 (en) * 2000-02-08 2006-06-06 Mips Technologies, Inc. Queueing system for processors in packet routing operations
US7165257B2 (en) * 2000-02-08 2007-01-16 Mips Technologies, Inc. Context selection and activation mechanism for activating one of a group of inactive contexts in a processor core for servicing interrupts
US7155516B2 (en) 2000-02-08 2006-12-26 Mips Technologies, Inc. Method and apparatus for overflowing data packets to a software-controlled memory when they do not fit into a hardware-controlled memory
US20010052053A1 (en) * 2000-02-08 2001-12-13 Mario Nemirovsky Stream processing unit for a multi-streaming processor
US7139901B2 (en) * 2000-02-08 2006-11-21 Mips Technologies, Inc. Extended instruction set for packet processing applications
US7076630B2 (en) * 2000-02-08 2006-07-11 Mips Tech Inc Method and apparatus for allocating and de-allocating consecutive blocks of memory in background memo management
US7437428B1 (en) * 2000-02-16 2008-10-14 Microsoft Corporation System and method for transferring data over a network
US6920110B2 (en) * 2001-02-14 2005-07-19 Microsoft Corporation System and method for transferring data over a network
US7640171B2 (en) * 2000-07-25 2009-12-29 Acuo Technologies, Llc Asset communication format within a computer network
US7272156B2 (en) * 2002-06-11 2007-09-18 Texas Instruments Incorporated Phased transmit architecture
DE60225703T2 (de) * 2002-12-16 2008-07-17 Alcatel Lucent Mehrkanaliges Netzknoten und Verfahren zur Vermittlung/Leitweglenkung den Daten
BRPI0709704A2 (pt) * 2006-03-31 2011-05-10 Qualcomm Inc gerenciamento de memària para controle de acesso À mÍdia de alta velocidade
KR101625986B1 (ko) * 2015-03-11 2016-06-13 주식회사 은광이노텍 편심형 디스크가 구비된 제수밸브
US10853314B1 (en) * 2017-10-06 2020-12-01 EMC IP Holding Company LLC Overlay snaps
US10620851B1 (en) * 2017-10-06 2020-04-14 EMC IP Holding Company LLC Dynamic memory buffering using containers

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4493021A (en) * 1981-04-03 1985-01-08 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Multicomputer communication system
US4777595A (en) * 1982-05-07 1988-10-11 Digital Equipment Corporation Apparatus for transferring blocks of information from one node to a second node in a computer network
US4654654A (en) * 1983-02-07 1987-03-31 At&T Bell Laboratories Data network acknowledgement arrangement
JPH0681141B2 (ja) * 1986-03-31 1994-10-12 株式会社東芝 ゲ−トウエイ
US4788679A (en) * 1986-09-02 1988-11-29 Nippon Telegraph And Telephone Corporation Packet switch with variable data transfer rate links
IT1196791B (it) * 1986-11-18 1988-11-25 Cselt Centro Studi Lab Telecom Elemento di commutazione per reti di interconnessione multistadio autoinstradanti a commutazione di pacchetto
ZA883232B (en) * 1987-05-06 1989-07-26 Dowd Research Pty Ltd O Packet switches,switching methods,protocols and networks
US5101402A (en) * 1988-05-24 1992-03-31 Digital Equipment Corporation Apparatus and method for realtime monitoring of network sessions in a local area network
US4862454A (en) * 1988-07-15 1989-08-29 International Business Machines Corporation Switching method for multistage interconnection networks with hot spot traffic
US5249292A (en) * 1989-03-31 1993-09-28 Chiappa J Noel Data packet switch using a primary processing unit to designate one of a plurality of data stream control circuits to selectively handle the header processing of incoming packets in one data packet stream
CA2015514C (en) * 1989-08-22 1996-08-06 Mitsuru Tsuboi Packet switching system having bus matrix switch
EP0422910A3 (en) * 1989-10-10 1991-11-06 American Telephone And Telegraph Company High capacity memory based packet switches
JPH03182140A (ja) * 1989-12-11 1991-08-08 Mitsubishi Electric Corp 共通バッファ形交換装置
JPH04316247A (ja) * 1991-04-16 1992-11-06 Fuji Xerox Co Ltd ネットワーク接続装置
US5303302A (en) * 1992-06-18 1994-04-12 Digital Equipment Corporation Network packet receiver with buffer logic for reassembling interleaved data packets

Also Published As

Publication number Publication date
JPH06237270A (ja) 1994-08-23
EP0604341A3 (en) 1996-02-07
EP0604341A2 (en) 1994-06-29
US5465331A (en) 1995-11-07

Similar Documents

Publication Publication Date Title
JP2565652B2 (ja) インターネットワーキング・パケット経路指定装置
JP2682561B2 (ja) プログラマブル回線アダプタ
JP3110968B2 (ja) 回線アダプタ
JP3448067B2 (ja) ネットワークアダプタのためのネットワークコントローラ
JP2504377B2 (ja) デ―タ・パケットを貯蔵する方法及び装置
US4991172A (en) Design of a high speed packet switching node
EP1002397B1 (en) A highly integrated multi-layer switch element architecture
JP4624110B2 (ja) ２つまたはそれ以上の機械の間でデータベース動作を行なうための直接メモリアクセスの用法
US5528584A (en) High performance path allocation system and method with fairness insurance mechanism for a fiber optic switch
US8397233B2 (en) Systems and methods for preserving the order of data
JP2000503828A (ja) データネットワーク上でデータパケットをスイッチングする方法および装置
JPH0619785A (ja) 分散共有仮想メモリーとその構成方法
US20020174316A1 (en) Dynamic resource management and allocation in a distributed processing device
JPH0844675A (ja) 処理エレメント間の制御メッセージ分散のための装置及び方法
US7643477B2 (en) Buffering data packets according to multiple flow control schemes
JPH076107A (ja) インターフェース装置および方法並びに通信アダプタ
US7162551B2 (en) Memory management system having a linked list processor
US7159049B2 (en) Memory management system including on access flow regulator for a data processing system
US7120706B2 (en) Contention resolution in a memory management system
US6980545B1 (en) Apparatus for routing asynchronous traffic in a circuit switched network
JP2810297B2 (ja) 交換システム
JP2596098B2 (ja) 通信回線の選択方式
JP2718411B2 (ja) 固定長パケットの構成方法
WO1996005558A1 (en) A network switch
JPH10276216A (ja) パケットデータ転送制御装置

Legal Events

Date Code Title Description
A02 Decision of refusal

Effective date: 20040120

Free format text: JAPANESE INTERMEDIATE CODE: A02