[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2558904B2 - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JP2558904B2
JP2558904B2 JP957490A JP957490A JP2558904B2 JP 2558904 B2 JP2558904 B2 JP 2558904B2 JP 957490 A JP957490 A JP 957490A JP 957490 A JP957490 A JP 957490A JP 2558904 B2 JP2558904 B2 JP 2558904B2
Authority
JP
Japan
Prior art keywords
integrated circuit
load
control voltage
semiconductor integrated
voltage input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP957490A
Other languages
English (en)
Other versions
JPH03214497A (ja
Inventor
修 松本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP957490A priority Critical patent/JP2558904B2/ja
Priority to KR1019910000694A priority patent/KR950007420B1/ko
Priority to US07/642,526 priority patent/US5179537A/en
Priority to DE69111252T priority patent/DE69111252T2/de
Priority to EP91100589A priority patent/EP0438172B1/en
Publication of JPH03214497A publication Critical patent/JPH03214497A/ja
Application granted granted Critical
Publication of JP2558904B2 publication Critical patent/JP2558904B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention

Landscapes

  • Read Only Memory (AREA)
  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路に係り、特に半導体集積回
路内の半導体素子の特性を外部から測定するためのモニ
ター回路に関する。
（従来の技術） 電気的消去・再書込み可能な読出し専用メモリセル
（EEPROMセル）のアレイを有するEEPROM、あるいは、紫
外線消去・再書込み可能な読出し専用メモリセル（EPRO
Mセル）のアレイを有するEPROMなどのLSI（大規模集積
回路）化された不揮発性半導体メモリにおいては、不揮
発性メモリセルの特性を外部から測定するためのモニタ
ー回路が内蔵されている。
第７図は、EEPROMに設けられた従来のモニター回路を
示しており、集積回路チップ内部に形成されたメモリセ
ルアレイとは別のある部分にモニター用のEEPROMセル71
（メモリセル用の浮遊ゲート型MOSトランジスタ72とメ
モリセル選択用のMOSトランジスタ73とが直列に接続さ
れてなる。）が設けられており、このメモリセル選択用
トランジスタ73のドレインおよびゲート、浮遊ゲート型
MOSトランジスタ72の制御ゲートおよびソースが集積回
路チップ上の測定用パッド（端子）74〜77に各対応して
接続されている。
これにより、測定用パッド74〜77にチップ外部から直
接に測定用針などを接触させ、モニター用のEEPROMセル
の特性を測定するようにしている。
しかし、上記した従来のモニター回路には、以下に述
べるような問題がある。
被測定素子の特性測定に際して、集積回路チップ上
の測定用パッドに直接に測定用針などを接触させて測定
するので、集積回路チップをモールドした製品化状態で
は測定が不可能になる。
集積回路チップ上に、面積が比較的大きい測定用パ
ッドを多く設ける必要があるので、チップ面積の増大を
招く。
不揮発性半導体メモリにモニター回路が設けられた
場合には、メモリセルアレイとは別の部分に設けられた
単体のセルを測定するので、メモリセルアレイのセルを
直接に測定することができず、メモリセルアレイ全体に
わたるLSIレベルでのセルの検査および評価を行うこと
ができない。
（発明が解決しようとする課題） 上記したように従来の半導体集積回路におけるモニタ
ー回路は、集積回路チップをモールドした製品化状態で
は測定が不可能になり、面積が比較的大きい測定用パッ
ドを多く設ける必要があるのでチップ面積の増大を招く
という問題がある。また、不揮発性半導体メモリにモニ
ター回路を設ける場合には、メモリセルアレイのセルを
直接に測定することができず、メモリセルアレイ全体に
わたる集積回路レベルでのメモリセルの検査および評価
を行うことができないという問題がある。
本発明は、上記問題点を解決すべくなされたもので、
その目的は、集積回路チップをモールドした製品化状態
でも被測定素子の特性測定が可能になり、集積回路チッ
プ面積の増大を最小限に抑制でき、モニター回路を不揮
発性半導体メモリに設けた場合にはメモリセルアレイの
セルを直接に測定することができ、メモリセルアレイ全
体にわたるLSIレベルでのメモリセルの検査および評価
を行うことができ、信頼性の高い半導体集積回路を提供
することにある。
［発明の構成］ （課題を解決するための手段） 本発明の半導体集積回路は、同一チップ上に、制御電
圧入力パッドと、被測定素子に接続され、上記制御電圧
入力パッドを介して集積回路チップ外部から供給される
制御電圧に応じて電流供給能力の制御が可能な負荷素子
と、上記被測定素子と負荷素子との接続点の電位を検知
する電位検知回路とを具備し、この電位検知回路の検知
出力を集積回路チップ外部に取り出すようにしてなるこ
とを特徴とする。
（作用） 集積回路チップ外部から負荷素子の電流を制御し、被
測定素子と負荷素子との接続点の電位を電位検知回路に
よって検知して集積回路チップ外部に取り出すことによ
り、被測定素子の特性をモニターすることが可能にな
る。従って、集積回路チップをモールドした製品化状態
でも被測定素子の特性測定が可能になり、面積が比較的
大きいパッドの使用数が少ないので、集積回路チップ面
積の増大を最小限に抑制できる。また、モニター回路を
不揮発性半導体メモリに使用した場合には、メモリセル
アレイのセルを直接に測定することができ、メモリセル
アレイ全体にわたるLSIレベルでのメモリセルの検査お
よび評価を行うことができ、信頼性の高い半導体集積回
路を実現できる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
第１図は、１つの集積回路チップ上に形成された被測
定素子（例えば一端が接地電位に接続されたEEPROM素
子）１およびモニター回路10を示している。このモニタ
ー回路10は、制御電圧入力パッド（端子）11と、上記EE
PROM素子１の他端とVcc電源電位との間に接続され、制
御電圧に応じて電流供給能力の制御が可能な負荷素子12
と、上記制御電圧入力パッド11を介して集積回路チップ
外部から供給される制御電圧に応じて負荷素子12の電流
供給能力を制御する負荷制御回路13と、上記EEPROM素子
１と負荷素子12との接続点の電位を検知する電位検知回
路14とを具備しており、この電位検知回路14の検知出力
を集積回路チップ外部に取り出すようにしている。
第２図は、第１図の回路がEEPROMに設けられた場合の
一具体例を示しており、集積回路チップ内部に形成され
たメモリセルアレイとは別のある部分にモニター用のＮ
チャネルのEEPROM素子１は、メモリセル用の浮遊ゲート
型MOSトランジスタ２とメモリセル選択用のMOSトランジ
スタ３とが直列に接続されてなり、メモリセル用トラン
ジスタ２のソースが接地電位に接続され、メモリセル選
択用トランジスタ３のドレインが負荷素子12に接続され
ている。この負荷素子12は、ＰチャネルMOSトランジス
タP1からなり、ソースがVcc電位に接続され、ドレイン
が前記メモリセル選択用トランジスタ３のドレインに接
続されている。前記負荷制御回路13は、ゲート・ドレイ
ン相互が接続されたＰチャネルMOSトランジスタP2から
なり、そのドレインが前記制御電圧入力パッド11に接続
されている。上記負荷制御用トランジスタP2および負荷
素子用トランジスタP1は、それぞれのディメンジョン
（チャネル幅W/チャネル長Ｌ比）が同一に設定されてお
り、ゲート同士が接続されると共にソース同士が接続さ
れてカレントミラー回路CMを形成しており、このソース
同士がVcc電位に接続されている。また、前記電位検知
回路14は例えばCMOSインバータIVからなり、その入力端
が前記メモリセル選択用トランジスタ３のドレインに接
続されている。
次に、第２図のモニター回路の動作を説明する。チッ
プ外部から制御電圧入力パッド11にある制御電圧を印加
すると、この制御電圧がゲートに印加される負荷素子用
トランジスタP1のオン抵抗（負荷抵抗）が制御電圧入力
に応じて制御される。一方、EEPROM素子１のオン抵抗は
書込み量が多いほど小さくなる。いま、EEPROM素子１が
書込み状態（オン状態、電流が流れる状態）であるとす
ると、EEPROM素子１のオン抵抗が負荷抵抗（負荷素子用
トランジスタP1のオン抵抗）よりも小さければ、EEPROM
素子１と負荷素子用トランジスタP1との接続点Ａの電位
は“L"（低）レベルになり、インバータIVの出力は“H"
（高）レベルになる。これとは逆に、EEPROM素子１のオ
ン抵抗が負荷素子用トランジスタP1のオン抵抗よりも大
きければ、接続点Ａの電位は“H"レベルになり、インバ
ータIVの出力は“L"レベルになる。
そこで、制御電圧入力パッド11に印加する制御電圧に
より負荷抵抗（負荷素子用トランジスタP1のオン抵抗）
を制御すると共に前記インバータIVの出力に応じてチッ
プ外部に流れる電流をチップ外部でモニターすれば、制
御電圧入力によって接続点Ａの電位を変化させ、インバ
ータIVの出力が“H"から“L"、あるいは“L"から“H"に
変化する時の制御電圧入力とモニター出力電流とを測定
することができる。この場合、負荷制御用トランジスタ
P2および負荷素子用トランジスタP1はミラー比が1:1の
カレントミラー回路CMを形成しているので、制御電圧入
力とモニター出力電流とは、EEPROM素子１のドレイン電
圧とセル電流に等しくなるので、EEPROM素子１の書込み
量を間接的に測定することができる。
従って、前記制御電圧入力パッド11を他のパッドと共
用すると共に前記インバータIVをメモリセルデータ読出
し用のセンスアンプと共用すれば、集積回路チップをモ
ールドした製品化状態でも、通常の集積回路動作モード
の時にも使用される集積回路外部端子（ピン）から上記
共用のパッドに制御電圧を入力し、上記センスアンプの
センスデータが出力する通常のデータ出力ピンの電流を
モニターすることによってEEPROM素子１の特性測定が可
能になり、面積が比較的大きいパッドの使用数が少なく
なるので、集積回路チップ面積の増大を最小限に抑制す
ることができる。
なお、第２図に示したようなモニター回路を不揮発性
半導体メモリに設ける場合には、第３図あるいは第４図
に示すように構成すれば、メモリセルアレイの不揮発性
メモリセルの特性を直接に測定することができ、メモリ
セルアレイ全体にわたるLSIレベルでのメモリセルの検
査および評価を行うことができ、信頼性の高い半導体集
積回路を実現できる。
即ち、第３図に示す不揮発性半導体メモリにおいて
は、メモリセルアレイの各ビット線BLにそれぞれ負荷素
子用トランジスタP1…を接続し、この負荷素子用トラン
ジスタP1…の各ゲートに負荷制御用トランジスタP2のゲ
ート・ドレインを接続し、この負荷制御用トランジスタ
P2のドレインを制御電圧入力パッド11に接続し、メモリ
セルデータ読出し用のセンスアンプSAを前記電位検知回
路用のインバータIVと共用している。なお、上記第３図
中に示したモニター回路において、負荷制御用トランジ
スタP2を各ビット線BL…に接続されている負荷素子用ト
ランジスタP1…に共通に１個だけ制御電圧入力パッド11
の近傍に設けることにより、パターン面積の増加を最小
限にとどめることができる。
また、第４図に示す不揮発性半導体メモリにおいて
は、メモリセルアレイの各ビット線BL…にそれぞれカラ
ムセレクタ用MOSトランジスタCS…を介して複数カラム
に１個の負荷素子用トランジスタP1を共通に接続し、各
負荷素子用トランジスタP1…のゲートに負荷制御用トラ
ンジスタP2のゲート・ドレインを共通に接続し、この負
荷制御用トランジスタP2のドレインをカラムセレクタ用
MOSトランジスタCS…と同一ディメンジョンのMOSトラン
ジスタCS′を介して制御電圧入力パッド11に接続し、こ
のトランジスタCS′のゲートをVcc電位に接続し、メモ
リセルデータ読出し用のセンスアンプSAを前記電位検知
回路用のインバータIVと共用している。なお、第４図中
に示したモニター回路においても、負荷制御用トランジ
スタP2を各ビット線BL…に接続されている負荷素子用ト
ランジスタP1…に共通に１個だけ制御電圧入力パッド11
の近傍に設けることにより、パターン面積の増加を最小
限にとどめることができる。
第５図は、本発明の半導体集積回路に設けられたモニ
ター回路の他の実施例を示しており、第２図を参照して
前述したモニター回路と比べて、テストモード選択用の
ＮチャネルMOSトランジスタN1およびN2が付加されてい
る点が異なり、その他は同じであるので第２図中と同一
符号を付している。即ち、上記テストモード選択用トラ
ンジスタN1およびN2は、それぞれのディメンジョンが同
一に設定されており、前記負荷素子用トランジスタP1と
メモリセル選択用トランジスタ３のドレインとの間およ
び負荷制御用トランジスタP1と制御電圧入力パッド11と
の間にそれぞれ対応して挿入され、このトランジスタN1
およびN2の各ゲートにテストモード制御信号TESTが印加
されるようになっており、上記テストモード選択用トラ
ンジスタN1とメモリセル選択用トランジスタ３のドレイ
ンとの接続点Ａに前記インバータIVが接続されている。
このような構成によれば、テストモード制御信号TEST
が活性状態（本例では“H"レベル）になると、トランジ
スタN1およびN2がオン状態になって前記したようなテス
トが可能になるが、テストモード制御信号TESTが非活性
状態（本例では“L"レベル）になると、トランジスタN1
およびN2がオフ状態になる。従って、制御電圧入力パッ
ド11を他のパッドと共用する場合でも、通常の動作状態
の時にはテストモード制御信号TESTを非活性状態にして
モニター回路をオフ状態に制御し、負荷制御用トランジ
スタP2、負荷素子用トランジスタP1およびEEPROM素子１
の電流を遮断し、モニター回路の消費電力を低減するこ
とが可能になっている。
なお、テストモード時にモニター回路の消費電力を低
減する構成は、第５図の回路に限らず、例えばテストモ
ード制御信号TESTに応じてモニター回路の電源系統をア
ン／オフ制御するようにしてもよい。
また、第５図に示したようなモニター回路を不揮発性
半導体メモリに設ける場合には、例えば第６図に示すよ
うに使用することができる。即ち、第６図に示す不揮発
性半導体メモリにおいては、第３図に示した不揮発性半
導体メモリと比べて、各ビット線BL…にテストモード選
択用のＮチャネルMOSトランジスタN1…が挿入され、負
荷制御用トランジスタP1と制御電圧入力パッド11との間
にテストモード選択用のＮチャネルMOSトランジスタN2
が挿入されている点が異なり、その他は同じであるので
第３図中と同一符号を付している。
このような構成により、メモリセルアレイの付揮発性
メモリセルの特性を直接に測定することができ、メモリ
セルアレイ全体にわたるLSIレベルでのメモリセルの検
査および評価を行うことができ、信頼性の高い半導体集
積回路を実現できる。しかも、第６図の不揮発性半導体
メモリがスタンバイモードを有する場合には、スタンバ
イモード時にテストモード制御信号TESTによりモニター
回路をオフ状態に制御すれば、モニター回路の消費電力
を低減することが可能になる。
［発明の効果］ 上述したように本発明によれば、集積回路チップをモ
ールドした製品化状態でも非測定素子の特性測定が可能
になり、集積回路チップ面積の増大を最小限に抑制し得
るモニター回路を内蔵するの半導体集積回路を実現する
ことができる。
従って、上記モニター回路をEEPROM、EPROM素子など
の不揮発性メモリ集積回路に内蔵すれば、EEPROM、EPRO
M素子の単体のみならず、メモリセルアレイ全体にわた
る素子検査および評価を行うことができる。
【図面の簡単な説明】
第１図は本発明の半導体集積回路に設けられたモニター
回路の一実施例を示すブロック図、第２図は第１図中の
モニター回路の一具体例を示す回路図、第３図および第
４図はそれぞれ第２図のモニター回路を使用した不揮発
性半導体メモリの一部を示す回路図、第５図は本発明の
半導体集積回路に設けられたモニター回路の他の実施例
を示す回路図、第６図は第５図のモニター回路を使用し
た不揮発性半導体メモリの一部を示す回路図、第７図は
EEPROMに設けられた従来のモニター回路を示す回路図で
ある。 １……被測定素子（EEPROM素子）、10……モニター回
路、11……制御電圧入力パッド、12、P1……負荷素子、
13、P2……負荷制御回路、14、IV……電位検知回路、CM
……カレントミラー回路、BL……ビット線、SA……メモ
リセルデータ読出し用のセンスアンプ、N1およびN2……
テストモード選択用MOSトランジスタ。

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】同一チップ上に、制御電圧入力パッドと、
    被測定素子に接続され、上記制御電圧入力パッドを介し
    て集積回路チップ外部から供給される制御電圧に応じて
    電流供給能力の制御が可能な負荷素子と、上記被測定素
    子と負荷素子との接続点の電位を検知する電位検知回路
    とを具備し、 この電位検知回路の検知出力を集積回路チップ外部に取
    り出すようにしてなるなることを特徴とする半導体集積
    回路。
  2. 【請求項２】前記被測定素子は不揮発性メモリ素子であ
    ることを特徴とする請求項１記載の半導体集積回路。
  3. 【請求項３】前記制御電圧入力パッドに供給される制御
    電圧に応じて前記負荷素子の電流供給能力を制御する負
    荷制御素子がさらに設けられ、前記負荷素子および上記
    負荷制御素子はカレントミラー回路を構成していること
    を特徴とする請求項１記載の半導体集積回路。
  4. 【請求項４】前記負荷素子及びその電流供給能力を制御
    する負荷制御素子はMOSトランジスタからなることを特
    徴とする請求項３記載の半導体集積回路。
  5. 【請求項５】テストモードの時にのみ前記負荷素子の電
    流供給能力を制御するようにしてなることを特徴とする
    請求項１記載の半導体集積回路。
  6. 【請求項６】前記制御電圧入力パッドは、集積回路の通
    常動作モードの時にも用いられる他のパッドと共用され
    ていることを特徴とする請求項１記載の半導体集積回
    路。
  7. 【請求項７】前記電位検知回路は、前記不揮発性メモリ
    素子のデータを読み出すための電位検知回路と共用され
    ていることを特徴とする請求項１、２、５、６のいずれ
    か１項記載の半導体集積回路。
JP957490A 1990-01-19 1990-01-19 半導体集積回路 Expired - Fee Related JP2558904B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP957490A JP2558904B2 (ja) 1990-01-19 1990-01-19 半導体集積回路
KR1019910000694A KR950007420B1 (ko) 1990-01-19 1991-01-17 모니터기능을 갖춘 반도체 기억장치
US07/642,526 US5179537A (en) 1990-01-19 1991-01-17 Semiconductor memory device having monitoring function
DE69111252T DE69111252T2 (de) 1990-01-19 1991-01-18 Halbleiter-Speichereinrichtung mit Monitor-Funktion.
EP91100589A EP0438172B1 (en) 1990-01-19 1991-01-18 Semiconductor memory device having monitoring function

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP957490A JP2558904B2 (ja) 1990-01-19 1990-01-19 半導体集積回路

Publications (2)

Publication Number Publication Date
JPH03214497A JPH03214497A (ja) 1991-09-19
JP2558904B2 true JP2558904B2 (ja) 1996-11-27

Family

ID=11724082

Family Applications (1)

Application Number Title Priority Date Filing Date
JP957490A Expired - Fee Related JP2558904B2 (ja) 1990-01-19 1990-01-19 半導体集積回路

Country Status (5)

Country Link
US (1) US5179537A (ja)
EP (1) EP0438172B1 (ja)
JP (1) JP2558904B2 (ja)
KR (1) KR950007420B1 (ja)
DE (1) DE69111252T2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2859483B2 (ja) 1992-02-14 1999-02-17 シャープ株式会社 ｐｎ接合リーク電流の評価装置及び評価方法
JP2009181619A (ja) * 2008-01-30 2009-08-13 Seiko Instruments Inc 半導体記憶装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0453096A (ja) * 1990-06-19 1992-02-20 Toshiba Corp アナログ記憶装置
US5224070A (en) * 1991-12-11 1993-06-29 Intel Corporation Apparatus for determining the conditions of programming circuitry used with flash EEPROM memory
EP0575686B1 (en) * 1992-05-27 2001-10-31 Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno CMOS logic circuit
KR0145382B1 (ko) * 1995-03-21 1998-08-17 김주용 플래쉬 이이피롬셀의 문턱전압 자동 검증회로
GB2337619B (en) * 1995-03-21 2000-03-01 Hyundai Electronics Ind Threshold voltage verification circuit of a non-volatile memory cell and program and erasure verification method using the same
KR100512159B1 (ko) * 1997-11-25 2006-05-16 삼성전자주식회사 반도체 메모리 장치의 패드 레이 아웃
US6295618B1 (en) 1998-08-25 2001-09-25 Micron Technology, Inc. Method and apparatus for data compression in memory devices
US6584589B1 (en) * 2000-02-04 2003-06-24 Hewlett-Packard Development Company, L.P. Self-testing of magneto-resistive memory arrays
JP2002237191A (ja) * 2001-02-13 2002-08-23 Seiko Instruments Inc 相補型不揮発性記憶回路
JP2008234780A (ja) * 2007-03-22 2008-10-02 Toshiba Microelectronics Corp 半導体記憶装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE790527A (fr) * 1971-10-25 1973-04-25 Siemens Ag Memoire d'informations a fonctionnement controle, et notamment memoire integree a semi-conducteurs
US4253059A (en) * 1979-05-14 1981-02-24 Fairchild Camera & Instrument Corp. EPROM Reliability test circuit
GB2070372B (en) * 1980-01-31 1983-09-28 Tokyo Shibaura Electric Co Semiconductor memory device
US4393475A (en) * 1981-01-27 1983-07-12 Texas Instruments Incorporated Non-volatile semiconductor memory and the testing method for the same
DE3215671C2 (de) * 1982-04-27 1984-05-03 Siemens AG, 1000 Berlin und 8000 München Programmierbare Logikanordnung
JPS59107493A (ja) * 1982-12-09 1984-06-21 Ricoh Co Ltd テスト回路付きｅｐｒｏｍメモリ装置
JPS61172300A (ja) * 1985-01-26 1986-08-02 Toshiba Corp 半導体記憶装置
JPS62114200A (ja) * 1985-11-13 1987-05-25 Mitsubishi Electric Corp 半導体メモリ装置
JPS62231500A (ja) * 1986-03-31 1987-10-12 Toshiba Corp 半導体記憶装置
US4819212A (en) * 1986-05-31 1989-04-04 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with readout test circuitry
US4943948A (en) * 1986-06-05 1990-07-24 Motorola, Inc. Program check for a non-volatile memory
JPS63244400A (ja) * 1987-03-16 1988-10-11 シーメンス・アクチエンゲゼルシヤフト メモリセルの検査回路装置および方法
JPS6478500A (en) * 1987-05-08 1989-03-23 Mitsubishi Electric Corp Test circuit for nonvolatile semiconductor memory element
JPH0642318B2 (ja) * 1988-01-18 1994-06-01 株式会社東芝 半導体メモリ
IT1221780B (it) * 1988-01-29 1990-07-12 Sgs Thomson Microelectronics Circuito di rilevamento dello stato di celle di matrice in memorie eprom in tecnologia mos
JPH03241594A (ja) * 1990-02-19 1991-10-28 Fujitsu Ltd 半導体メモリのセンス回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2859483B2 (ja) 1992-02-14 1999-02-17 シャープ株式会社 ｐｎ接合リーク電流の評価装置及び評価方法
JP2009181619A (ja) * 2008-01-30 2009-08-13 Seiko Instruments Inc 半導体記憶装置
TWI470636B (zh) * 2008-01-30 2015-01-21 Seiko Instr Inc Semiconductor memory device

Also Published As

Publication number Publication date
KR910015057A (ko) 1991-08-31
KR950007420B1 (ko) 1995-07-10
DE69111252T2 (de) 1996-01-25
EP0438172A1 (en) 1991-07-24
JPH03214497A (ja) 1991-09-19
US5179537A (en) 1993-01-12
EP0438172B1 (en) 1995-07-19
DE69111252D1 (de) 1995-08-24

Similar Documents

Publication Publication Date Title
KR100215489B1 (ko) 음의전압을 인가하지않고 0보다작은vt를 측정하는방법
KR100226597B1 (ko) 셀임계치분포 검지회로 및 셀임계치 분포 검지방법
US5875142A (en) Integrated circuit with temperature detector
US5142495A (en) Variable load for margin mode
KR900006164B1 (ko) 불휘발성 반도체 기억장치
US6434068B1 (en) Nonvolatile semiconductor memory with testing circuit
JP2558904B2 (ja) 半導体集積回路
US20110261617A1 (en) Semiconductor memory device having memory block configuration
KR960003965B1 (ko) 변화할 수 있는 전원전압하에 데이타를 정확하게 판독할 수 있는 반도체 메모리장치
US6201747B1 (en) Method and apparatus for measuring subthreshold current in a memory array
KR20140008988A (ko) 메모리장치 및 메모리 셀의 저항 측정 방법
KR950010312B1 (ko) 진단 모드 동작용 판별기를 갖는 반도체 메모리 장치
US6785163B2 (en) Trim circuit and method for tuning a current level of a reference cell in a flash memory
US6337819B1 (en) Semiconductor device having on-chip terminal with voltage to be measured in test
US5444659A (en) Semiconductor memory device having means for monitoring bias voltage
JPH0444360B2 (ja)
US6751139B2 (en) Integrated circuit reset circuitry
KR100729819B1 (ko) 메모리 셀 전류를 측정하는 방법 및 디바이스
US6535441B2 (en) Static semiconductor memory device capable of accurately detecting failure in standby mode
JP2513623B2 (ja) スタティック型メモリ
KR100239729B1 (ko) 플래쉬 이이피롬의 셀 커런트 측정회로
JP3889161B2 (ja) 半導体集積回路装置
JPH1153890A (ja) フラッシュメモリ
JPS62128100A (ja) 不揮発性半導体メモリ用テスト回路
JPH02285596A (ja) 半導体不揮発性記憶装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees