JP2549029B2 - 映像信号表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号表示装置に係
るものであり、例えば液晶プロジェクタや液晶ＴＶ受像
機などのようなマトリクス方式の映像信号表示装置に関
するものである。

【０００２】

【従来の技術】マトリクス方式の表示装置としては、例
えば液晶プロジェクタがある。従来のＮＴＳＣ方式のテ
レビジョン映像信号（以下ＮＴＳＣ信号という）を表示
する液晶プロジェクタとしては、図７乃至図１０に示す
ものがある。図７にはその光学系が示されており、図８
には信号処理系、図９にはその要部の信号処理系、図１
０には図９のタイムチャートが示されている。

【０００３】まず光学系から説明すると、図７に示すよ
うに、ハロゲンランプなどの光源１１０から放射出力さ
れた光は、まず、青色（Ｂ）ダイクロイックミラー１１
２に入射し、ここで青色光が分離される。分離された青
色信号は反射ミラー１１４によって反射されて青色用液
晶ライトバルブＬＢに入射する。この青色液晶用ライト
バルブＬＢには後述する信号処理系から青色のビデオ信
号が入力されており、これに基づいて液晶の駆動が行な
われてＢの映像が形成される。

【０００４】次に、青色ダイクロイックミラー１１２を
透過した光は、緑色（Ｇ）ダイクロイックミラー１１６
に入射し、ここで緑色光が分離される。分離された緑色
光は、緑色用液晶ライトバルブＬＧに入射する。そし
て、ここで、上述したＢの場合と同様にして、Ｇの画像
が形成される。更に、緑色ダイクロイックミラー１１６
を透過した赤色（Ｒ）光は、反射ミラー１１８，１２０
によって順に反射され、赤色用ライトバルブＬＲ入射す
る。そして、ここで同様にしてＲの映像が形成される。
以上のようにして形成されたＲ，Ｇ，Ｂの各映像は、色
合成用ダイクロイックプリズム１２２によって合成さ
れ、合成されたカラー映像が投写光学系１２４によって
スクリーン１２６に映し出される。

【０００５】次に、信号処理系について説明すると、図
８に示すように、端子１０に入力されたＮＴＳＣ信号
は、まずＮＴＳＣ用Ｙ／Ｃ分離回路１２に入力されて輝
度信号（以下、「Ｙ信号」という）とカラー信号（以
下、「Ｃ信号」という）に分離される。これらのうち、
Ｃ信号は更にＮＴＳＣデコーダ１６でＲ−ＹとＢ−Ｙの
色差信号にデコードされ、Ｙ信号とともに走査変換器１
４に供給される。走査変換器１４では、入力されたＹ，
Ｒ−Ｙ，Ｂ−Ｙ信号に基づいて走査線補間が行なわれ、
走査線数が２倍のノンインターレース化されたＹ，Ｒ−
Ｙ，Ｂ−Ｙ信号が得られる。これらのノンインターレー
ス化された信号は、マトリクス回路１８に供給されて
Ｒ，Ｇ，Ｂの映像信号に変換された後、液晶ライトバル
ブＬＲ，ＬＧ，ＬＢに対するそれぞれの信号供給回路２
４に入力される。

【０００６】他方、ＮＴＳＣ信号は、同期分離回路２０
にも入力され、ここで水平，垂直の各同期信号ＨＤ，Ｖ
Ｄが各々分離される。分離された水平，垂直同期信号Ｈ
Ｄ，ＶＤは、タイミングジェネレータ２２に入力され
る。このタイミングジェネレータ２２では、各同期信号
ＨＤ，ＶＤに基づいて、リードクロックＲCK，ライトク
ロックＷCK，垂直走査クロックＨckが各々生成される。
これらのうち、リードクロックＲCKは、１ライン分の
Ｒ，Ｇ，Ｂ信号を信号供給回路２４に取り込むためにも
使用される。垂直同期信号ＶＤは１枚の画面の表示スタ
ートを示す信号としても使用される。また、垂直走査ク
ロックＨckは、液晶ライトバルブＬＲ，ＬＧ，ＬＢにお
ける垂直方向の走査を行なうためにも使用される信号で
あって、水平同期信号ＨＤの周波数の２倍の周波数の信
号である。

【０００７】各液晶ライトバルブＬＲ，ＬＧ，ＬＢで
は、リードクロックＲCKのタイミングで信号供給回路２
４に取り込まれたＲ，Ｇ，Ｂの各信号が、垂直走査クロ
ックＨckの入力によって走査回路２６で指示された横方
向ラインに転送される。この動作が順次繰り返し行なわ
れて、各液晶ライトバルブＬＲ，ＬＧ，ＬＢにＲ，Ｇ，
Ｂの映像が形成される。これらの映像は、更に合成され
てスクリーン１２６に投写される。

【０００８】走査変換については図９及び図１０に示す
ように行なわれる。図８に示した走査変換器１４の入力
端子３９に入力された映像信号は図９に示すＡ／Ｄ変換
器４０にてデジタル信号（以下、映像信号ともいう）に
変換され、ラインメモリ１，１ライン遅延回路１３０，
１フィールド遅延回路１３２，加算器１３４の一方の入
力端子及び動き検出回路１４０に供給される。ラインメ
モリ１にはＡ／Ｄ変換器４０よりの映像信号が図１０
（Ｇ）に示すように順次書き込まれる。加算器１３４の
他方の入力端子には１ライン遅延回路１３０によって１
走査線（以下、ラインともいう）期間だけ遅延された映
像信号が入力され、その出力は減衰器１３６で１／２に
レベルが減衰されてスイッチＳＷ４の一方の固定端子に
供給される（図１０（Ｉ））。ＳＷ４の他方の固定端子
には１フィールド遅延回路１３２により１フィールド期
間だけ遅延された映像信号が供給される（図１０
（Ｊ））。１フィールド遅延回路１３２の出力は１フィ
ールド遅延回路１３８を経て動き検出回路１４０にも供
給されて映像信号の動きを検出する。動き検出回路１４
０からスイッチ切換制御信号が供給されるＳＷ４は、動
き検出回路１４０が動き有りと判断したときには、減衰
器１３６の出力をラインメモリ２に供給し、動き検出回
路１４０が動き無しと判断したときは、１フィールド遅
延回路１３２の出力をラインメモリ２に供給するように
切換制御される。従って、ラインメモリ２には映像信号
の動きに応じて図１０（Ｌ）に示すように書き込まれ
る。

【０００９】水平同期信号ＨＤの周波数を逓倍器（×９
１０）３２で９１０逓倍して発生したライトクロックＷ
CKのレートでラインメモリ１及びラインメモリ２に書き
込まれた映像信号は、それぞれ、水平同期信号ＨＤの周
波数を逓倍器（×１８２０）１４２で１８２０逓倍して
発生したリードクロックＲCKのレートでラインメモリ１
及びラインメモリ２から図１０（Ｈ）及び図１０（Ｍ）
に示すように読み出される。これらの信号が合成され
て、結局図１０（Ｐ）に示すノンインターレース化され
た映像信号が出力端子４２より出力され、マトリクス１
８及び信号供給回路２４を経て液晶パネルＬＲ，ＬＧ，
ＬＢに表示される。なお、液晶プロジェクタとしては、
例えば特開昭６２−１２５７９１号公報に開示されたも
のなどがある。

【００１０】ところで、ＮＴＳＣ信号のライン数を２倍
にしてノンインターレース化信号に変換すると、１フィ
ールドのライン数は５２５本となり、そのうち画面表示
に有効なライン数は約４８０本である。ＮＴＳＣ用の液
晶パネルの表示ライン数は、この値に設定されている。
しかし、ＰＡＬまたはＳＥＣＡＭ方式の映像信号（以下
ＰＡＬ信号，ＳＥＣＡＭ信号という）は、ライン数を２
倍にしてノンインターレース変換すると、１フィールド
当りのライン数は６２５本であり、その有効ライン数は
約５７５本となる。この信号をそのままＮＴＳＣ用の液
晶パネルに表示すると、約４８０本の表示部しかないた
め、画面が縦方向に間延びして表示され、１フィールド
の画面のうち下端部の部分が表示されない。

【００１１】このため、以上のようなノンインターレー
ス化されたＮＴＳＣ信号に対応した液晶パネルに、ＮＴ
ＳＣ信号の代わりにＰＡＬ信号やＳＥＣＡＭ信号を表示
するような場合には、ＮＴＳＣ信号への方式変換を行な
う必要がある。すなわち、ＰＡＬまたはＳＥＣＡＭ方式
は、ＮＴＳＣ信号とフィールド周波数や走査線数が異な
るため、一般に標準方式変換装置によってＮＴＳＣ信号
へ変換される。この変換されたＮＴＳＣ信号を液晶パネ
ルに表示していた。

【００１２】

【発明が解決しようとする課題】以上のように、従来技
術では、図７乃至図１０に示すＮＴＳＣ信号用の液晶プ
ロジェクタのようなマトリクス方式の表示装置に、異な
る標準方式、例えばＰＡＬ信号に基づく映像表示を行な
うときは、大規模で複雑な標準方式変換装置を必要と
し、コスト的にも不利であるという不都合がある。ま
た、標準方式変換に於て、表示の横方向にぎざぎざの不
自然な画像パターンが生じたり、横方向に伸びた細い線
が上下に搖れるなどの不都合もある。

【００１３】更に、本出願人は、この問題を解決するた
めにＰＡＬ信号またはＳＥＣＡＭ信号の走査線数を２倍
にし、垂直走査クロックＨckのみを間引くようにした映
像信号表示装置を提案したが、間引いた部分の垂直走査
クロックＨck間隔が他の部分の垂直走査クロックＨck間
隔の２倍となるため、表示の対象とされている映像信号
の画像内容によっては上記した問題やフリッカの発生が
起こることがあり、完全には問題が解決されていなかっ
た。本発明は、かかる点に鑑みてなされたもので、異な
る標準方式の映像に対しても、高価な標準方式変換装置
を使用するとこなく、簡便で安価な構成で画面の縦方向
を圧縮して自然で良好な映像表示を行なうことが出来る
映像表示装置を提供することを、その目的とするもので
ある。

【００１４】

【課題を解決するための手段】上述した問題を解決する
ために、本発明は、入力映像信号に走査線補間を行なっ
てノンインターレース化された映像信号を生成して表示
する映像信号表示装置において、前記入力映像信号の一
定期間の走査線数に対して補間した走査線数が少なくな
るように時間圧縮してノンインターレース化された映像
信号を生成する走査線変換手段と、前記ノンインターレ
ース化された映像信号を表示するためのマトリクス表示
手段とを備えたことを特徴とする映像信号表示装置と、
第１の映像信号または第１の映像信号よりも１フレーム
当りの走査線数が多い第２の映像信号に走査線補間を行
なってノンインターレース化された映像信号を生成し、
これに基づく映像を表示する映像信号表示装置であっ
て、前記第１の映像信号及び第２の映像信号のいずれか
一方の映像信号が入力されたかを判別する入力信号判別
手段と、前記入力判別手段が前記第１の映像信号が入力
されたと判別したときは、前記第１の映像信号の一定期
間の走査線数に対して補間した走査線数が等しくなるよ
うに時間圧縮してノンインターレース化された映像信号
を生成し、前記入力判別手段が前記第２の映像信号が入
力されたと判別したときは、前記第２の映像信号の一定
期間の走査線数に対して補間走査線数が少なくなるよう
に時間圧縮してノンインターレース化された映像信号を
生成する走査線変換手段と、前記ノンインターレース化
された映像信号を表示するためのマトリックス表示手段
とを備えたことを特徴とする映像信号表示装置とを提供
するものである。

【００１５】

【実施例】以下、本発明の映像信号表示装置の第１の実
施例について図面を用いて説明する。図１は第１の実施
例のブロック系統図である。同図において、１０はＰＡ
Ｌ信号が入力される入力端子、１２ａはＰＡＬ用Ｙ／Ｃ
分離回路、１４ａは走査変換器、１６ａは色信号復調の
ためのＰＡＬデコーダ、１８はＲ，Ｇ，Ｂ信号を生成す
るためのマトリクス回路、２０ａは同期分離回路、２２
ａはタイミングジェネレータ、２４は信号供給回路、２
６は走査回路、ＬＲ，ＬＧ，ＬＢは液晶パネルである。
信号供給回路２４，走査回路２６及び液晶パネルＬＲ，
ＬＧ，ＬＢは本発明のマトリクス表示手段を構成してい
る。

【００１６】入力端子１０に入力されたＰＡＬ信号の一
方は、ＰＡＬ用Ｙ／Ｃ分離回路１２ａで輝度信号（Ｙ信
号）と搬送色信号（Ｃ信号）とに分離される。分離され
たＹ信号及びＣ信号は走査変換器１４ａ及びＰＡＬデコ
ーダ１６ａに供給される。ＰＡＬデコーダ１６ａは周知
の技術によりＣ信号をデコードしてふたつの色差信号
（Ｒ−Ｙ信号及びＢ−Ｙ信号）を走査変換器１４ａに供
給する。走査変換器１４ａは、入力されたＹ信号，Ｒ−
Ｙ信号及びＢ−Ｙ信号の各々について時間圧縮及びライ
ン補間によって１フィールド当りのライン数を変換す
る。図８に示す従来の走査変換器１４においてはＮＴＳ
Ｃ信号の１フィールド当りのライン数を２倍にして走査
変換していたが、本実施例の走査変換器１４ａでは、１
フィールド当り３１２．５ラインを有するＹ信号，Ｒ−
Ｙ信号及びＢ−Ｙ信号を、それぞれ１フィールド当り５
２０ラインとなるように走査変換される。この走査変換
は後述するように走査変換器１４ａ内に設けられたデジ
タルメモリのライト・リード制御により行なわれる。走
査変換器１４ａより出力される信号は、１フィールド当
りのライン数がＮＴＳＣ信号を２倍のライン数に変換し
たときのライン数に近似しているので，ＮＴＳＣ信号用
の液晶パネルＬＲ，ＬＧ，ＬＢで表示が可能となる。

【００１７】一方、入力端子１０に入力されたＰＡＬ信
号の他方は同期分離回路２０ａにも供給され、ここで水
平同期信号ＨＤ及び垂直同期信号ＶＤが分離されてタイ
ミングジェネレータ２２ａへ供給される。タイミングジ
ェネレータ２２ａはデジタルメモリのためのライトクロ
ックＷCK、リードクロックＲCK、垂直走査クロックＨck
及び垂直同期信号ＶＤを走査変換器１４ａに供給し、垂
直走査クロックＨck及び垂直同期信号ＶＤを走査回路２
６に供給する。ライトクロックＷCK及びリードクロック
ＲCKはそれぞれ水平同期信号ＨＤの周波数を後述のよう
に逓倍することにより発生され、垂直走査クロックＨck
はライトクロックＷCKを後述のように分周する事によ
り、その周波数が水平同期信号ＨＤの５／３倍となるよ
うに発生される。従って、垂直走査クロックＨckの周波
数は、走査変換器１４ａによってノンインターレース化
された映像信号のライン周波数と同じになる。走査変換
器１４ａでは、タイミングジェネレータ２２ａから供給
されたライトクロックＷCK、リードクロックＲCK、垂直
走査クロックＨck及び垂直同期信号ＶＤに基づいて、映
像信号の１フィールド当りのライン数が変換されて、そ
れが液晶パネルＬＲ，ＬＧ，ＬＢに表示される。

【００１８】次に、図１の要部であるタイミングジェネ
レータ２２ａ及び走査変換器１４ａは、入力ＰＡＬ信号
をノンインターレース化するとともに、１フィールド当
りのライン数をノンインターレース化ＮＴＳＣ信号の１
フィールド当りのライン数に近似させる働きをする。タ
イミングジェネレータ２２ａ及び走査変換器１４ａの構
成及び動作について図２及び図３を用いて説明する。

【００１９】図２において、ＶＤ及びＨＤは、図１に示
した同期分離回路２０ａによりＰＡＬ信号から分離され
た垂直同期信号ＶＤ及び水平同期信号ＨＤである。ま
た、入力端子３９には図１で示したＹ／Ｃ分離回路１２
ａよりＹ信号が入力される。水平同期信号ＨＤは図２に
示す逓倍器（×１５１７）３０及び逓倍器（×９１０）
３２に供給され、水平同期信号ＨＤの周波数を１５１７
逓倍したリードクロックＲCK及び９１０逓倍したライト
クロックＷCKが発生される。リードクロックＲCK及びラ
イトクロックＷCKはラインメモリ１及びラインメモリ２
に供給される。またライトクロックＷCKが分周器３４
（１／５４６）で１／５４６に分周されることにより、
垂直走査クロックＨckが生成される。これら１５１７と
いう逓倍比及び１／５４６という分周比は、ライトクロ
ックＷCKが水平同期信号ＨＤの周波数を９１０逓倍して
発生される場合の設定値である。３７は、各分周回路３
４，３６，３８を垂直同期信号ＶＤに同期してリセット
するパルスを発生するためのパルス発生器である。

【００２０】次に、ラインメモリ１及びラインメモリ２
の書き込み制御について説明する。同期分離回路２０ａ
より供給される水平同期信号ＨＤは分周器（１／２）３
８で分周され、正転出力及び反転出力を出力する。正転
出力はライトイネーブルパルスＷＥ２（図３（Ｄ））と
してラインメモリ２のライトイネーブル端子ＲＥ２’
に、反転出力はライトイネーブルパルスＷＥ１（図３
（Ｅ））としてラインメモリ１のライトイネーブル端子
ＲＥ１’に供給される。そして、Ａ／Ｄ変換器４０でデ
ジタル信号に変換されたＹ信号が、ライトイネーブルパ
ルスＷＥ１がＬレベルとなっているときにラインメモリ
１に書き込まれ、ライトイネーブルパルスＷＥ２がＬレ
ベルとなっているときにラインメモリ２に書き込まれ
る。

【００２１】ラインメモリ１及びラインメモリ２のデー
タ書き込みアドレスのスタート制御は次のように行なわ
れる。遅延回路４２及びＮＡＮＤ回路４４ａによって、
分周器３８の反転出力（図３（Ｅ））の立ち下がり直後
にライトリセットパルスＲＲ１（図３（Ｐ））が発生さ
れ、これがラインメモリ１のライトリセット端子ＷＲ
１’に供給される。こうして、ラインメモリ１はＹ信号
データをゼロ番地から１ライン分書き込む書き込み制御
を行なうことができる。ラインメモリ２についても同様
に、遅延回路４２及びＮＡＮＤ回路４４ａによって、分
周器３８の正転出力（図３（Ｄ））の立ち下がり直後に
ライトイリセットパルスＷＲ２（図３（Ｔ））が発生さ
れ、これがラインメモリ２のライトリセット端子ＷＲ
２’に供給される。こうして、ラインメモリ２はＹ信号
データをゼロ番地から１ライン分書き込む書き込み制御
を行なうことができる。

【００２２】次に、ラインメモリ１及びラインメモリ２
の読み出し制御について説明する。前述した分周器３４
よりの垂直走査クロックＨckは分周器（１／５）３６に
よって１／５分周される。これによりラインメモリ１及
びラインメモリ２の読み出しの５ラインシーケンスを形
成する。即ち、分周器３６の出力の一方は遅延回路４６
で３垂直走査クロックＨck分遅延されて図３（Ｇ）に示
すパルスとなり、また、分周器３６の出力の他方は分周
器４８で１／２分周されて図３（Ｆ）に示すパルスとな
る。これらのパルスがＥＸ−ＯＲ回路５０を経て図３
（Ｈ）に示すパルスとなる。ＥＸ−ＯＲ回路５０の出力
の一方は遅延回路５２で１垂直走査クロックＨck分だけ
遅延され、その正転出力がリードイネーブルパルスＲＥ
２（図３（Ｉ））としてラインメモリ２のリードイネー
ブル端子ＲＥ２’に、反転出力がリードイネーブルパル
スＲＥ１（図３（Ｊ））としてラインメモリ１のリード
イネーブル端子ＲＥ１’に供給される。そして、リード
イネーブルパルスＲＥ１がＬレベルとなっているときに
ラインメモリ１からリードクロックＲCKのレートでデー
タが圧縮されて読み出され、リードイネーブルパルスＲ
Ｅ２がＬレベルとなっているときにラインメモリ２から
リードクロックＲCKのレートでデータが圧縮されて読み
出される。

【００２３】ラインメモリ１及びラインメモリ２の読み
出しアドレスのスタート制御は次のように行なわれる。
遅延回路５４及びＮＡＮＤ回路５６ａによって、分周器
３４よりの垂直走査クロックＨckとＥＸ−ＯＲ回路５０
の出力の他方とから、リードリセットパルスＲＲ１（図
３（Ｑ））が、ライトイネーブルパルスＲＥ１（図３
（Ｊ））のＬレベル期間の垂直走査クロックＨckに対応
する位置に発生される。これがラインメモリ１のリード
リセット端子ＲＲ１’に供給されることにより、ライン
メモリ１はゼロ番地からＹ信号を読み出す。ラインメモ
リ２についても同様に、遅延回路５４及びＮＡＮＤ回路
５６ｂにより図３（Ｕ）に示すリードリセットパルスＲ
Ｒ２を生成し、これがラインメモリ２のリードリセット
端子ＲＲ２’に供給されることにより、ラインメモリ２
はゼロ番地からＹ信号を読み出す。

【００２４】図２に示す逓倍器３０より出力されるリー
ドクロックＲCKは図１の信号供給回路２４にも供給され
て、マトリックス１８より供給されるノンインターレー
ス化された映像信号（Ｒ，Ｇ，Ｂ）を取り込む。また、
垂直同期信号ＶＤ及び分周器３４の出力である垂直走査
クロックＨckは走査回路２６に供給されて、信号供給回
路２４に取り込まれた映像信号（Ｒ，Ｇ，Ｂ）を液晶パ
ネルＬＲ，ＬＧ，ＬＢの対応するラインに転送する。

【００２５】以上説明したことから、インターレース化
されている図３（Ｋ）に示す映像信号（Ｙ信号）のうち
図３（Ｍ）に示すように奇数番目のラインがラインメモ
リ１に書き込まれ、図３（Ｒ）に示すように偶数番目の
ラインがラインメモリ２に書き込まれる。そして、１番
目のラインはその水平期間が３／５に時間圧縮されてか
つ２回連続してラインメモリ１より読み出され（図３
（Ｎ）の５８）、次に、２番目のラインは同様にライン
メモリ２より２回連続して読み出され（図３（Ｓ）の６
０）、更に、３番目のラインはラインメモリ１より１回
だけ読み出される（図３（Ｎ）の６２）。以下、同様の
周期でＹ信号の書き込み及び読み出しが行なわれて、入
力ＰＡＬ信号の３ラインに対して５ラインのノンインタ
ーレース化された図３（Ｌ）に示すＹ信号が走査変換器
の出力端子４１より取り出される。これがマトリックス
回路１８を経て、信号供給回路２４，走査回路２６及び
液晶パネルＬＲ，ＬＧ，ＬＢから成るマトリクス表示手
段で表示される。

【００２６】以上説明した第１の実施例の走査変換器に
おいては、３ライン分のＹ信号を５ライン分のノンイン
ターレース化Ｙ信号に変換するときに、補間ラインにつ
いては前のラインを繰り返して表示するようにしてい
る。このような構成は簡単であり、十分に実用的である
が、表示する画像によっては斜めの線が階段状に表示さ
れて不自然な表示となることがある。

【００２７】そこで、第２の実施例においては、前後の
ラインの平均を取って補間ラインを生成することで、よ
り自然な表示を可能とする。以下に第２の実施例におけ
るタイミングジェネレータ及び走査変換器の構成及び動
作について、図４のブロック系統図及び図５のタイムチ
ャートを用いて説明する。図２及び図３と同一部分につ
いては説明を省略する。また、他の部分の構成について
は図１と同一であるので同一構成部分には同一符号を付
し、その説明を省略する。

【００２８】走査変換器１４ａの入力端子３９に入力さ
れるＹ信号（図５（Ｊ））はＡ／Ｄ変換器４０を経て、
１ライン遅延回路６４，加算器６６の一方の入力端子，
スイッチＳＷの一方の固定端子及びラインメモリ１に入
力される。１ライン遅延回路６４で１ライン期間だけ遅
延された映像信号は加算器６６の他方の入力端子に供給
される。加算器６６の出力は減衰器６８でレベルが１／
２とされる。従って、減衰器６８の出力信号は、常に映
像信号の前後のラインの平均値レベルのＹ信号（図５
（Ｋ））となっている。この信号がスイッチＳＷの他方
の固定端子に供給される。スイッチＳＷは、後述する切
り換え制御により、Ａ／Ｄ変換器４０の出力である実ラ
イン（補間されていないライン）のＹ信号か、または、
減衰器６８の出力である補間ラインのＹ信号をラインメ
モリ２に供給する。

【００２９】次に、ラインメモリ１及びラインメモリ２
の書き込み及び読み出し制御について説明する。水平同
期信号ＨＤはカウンタで構成されている分周回路７０
（１／３）で１／３に分周される。分周回路７０の１ビ
ット目の出力（図５（Ｄ））の一方がライトイネーブル
パルスＷＥ１としてラインメモリ１のライトイネーブル
端子ＷＥ１’に供給されるとともに、その他方がスイッ
チＳＷの切り換え制御を行なう。スイッチＳＷは、図５
（Ｄ）に示すライトイネーブルパルスＷＥ１がＨレベル
のときＡ／Ｄ変換器４０の出力である実ラインの信号
を、Ｌレベルのとき減衰器６８よりの平均値レベルの補
間信号をラインメモリ２に供給するように制御される。
従って、ラインメモリ２には図５（Ｒ）に示すように補
間ライン，実ライン，補間ライン、以下この順に繰り返
してＹ信号データが供給され、後述する書き込み制御に
より書き込まれる。ラインメモリ１には、図５（Ｄ）に
示すライトイネーブルパルスＷＥ１がＬレベルのときＡ
／Ｄ変換器４０よりのＹ信号が書き込まれ、従って、図
５（Ｍ）に示すように、３ライン毎に２ライン分が書き
込まれ、１ライン分は書き込まれないように制御され
る。

【００３０】ラインメモリ２のためのライトリセットパ
ルスＷＲ２（図５（Ｔ））としては、水平同期信号ＨＤ
がライトイリセット端子ＷＲ２’に供給される。このパ
ルスが供給されるたびに１ライン分のＹ信号データがラ
インメモリ２にゼロ番地より書き込まれる。ラインメモ
リ１のためのライトイリセットパルスＷＲ１（図５
（Ｐ））は、ＯＲ回路７２によってライトイネーブルパ
ルスＷＥ１（図５（Ｄ））と水平同期信号ＨＤの論理Ｏ
Ｒを取ることにより、ライトイネーブルパルスＷＥ１
（図５（Ｄ））がＬレベルとなっているときの水平同期
信号ＨＤに対応する位置に発生される。これがラインメ
モリ１のライトリセット端子ＷＲ１’に供給されること
により、１ライン分のＹ信号がラインメモリ１にゼロ番
地より書き込まれる。

【００３１】次に、ラインメモリ１及びラインメモリ２
からの読み出し制御について説明する。ラインメモリ１
及び２のリードイネーブルパルスＲＥ１及びＲＥ２は次
のように発生する。垂直走査クロックＨck（図５
（Ｃ））を１／５分周する分周回路７４（１／５）の１
ビット目の出力（図５（Ｆ））が、３Ｈck分遅延して反
転する遅延回路７６及び１Ｈck分遅延する遅延回路７８
とにより４Ｈck分遅延されて図５（Ｈ）に示すパルスと
なり、このパルスがリードイネーブルパルスＲＥ１とし
てラインメモリ１のリードイネーブル端子ＲＥ１’に供
給される。同様に、４Ｈck分遅延されて反転されている
図５（Ｉ）に示すパルスがリードイネーブルパルスＲＥ
２としてラインメモリ２のリードイネーブル端子ＲＥ
２’に供給される。また、垂直走査クロックＨck及び遅
延回路７６の出力から、遅延回路８０及びＮＡＮＤ回路
８２ａによって、リードイネーブルパルスＲＥ１がＬレ
ベルとなっているときの垂直走査クロックＨckに対応す
る位置に、図５（Ｑ）に示すリードリセットパルスＲＲ
１を発生し、ラインメモリ１のリードリセット端子ＲＲ
１’に供給する。同様に、遅延回路８０及びＮＡＮＤ回
路８２ｂによって、図５（Ｕ）示すリードリセットパル
スＲＲ２を発生し、ラインメモリ２のリードリセット端
子ＲＲ２’に供給する。

【００３２】リードイネーブルパルスＲＥ１及びＲＥ２
がＬレベルで、かつリードリセットパルスＲＲ１及びＲ
Ｒ２が供給されるたびに、ラインメモリ１及びラインメ
モリ２は、リードクロックＲCKのレートでゼロ番地から
Ｙ信号を読み出す。従って、ラインメモリ１及びライン
メモリ２から読み出されるＹ信号は図５（Ｎ）及び図５
（Ｓ）に示すようになり、また、走査変換器１４ａの出
力端子４１からの出力は、図５（Ｌ）に示すように、こ
れらが合成されたものとなる。即ち、走査変換器１４ａ
からは、１番目のライン，１番目と２番目のラインの平
均，２番目のライン，３番目のライン，３番目と４番目
のラインの平均、以下同じ周期で、順次Ｙ信号が出力さ
れる。この信号は、第１の実施例と同じように、１フィ
ールド当り３１２本の実ラインと２０８本の補間ライン
とで構成されたノンインターレース信号であり、ＮＴＳ
Ｃ信号表示用に構成されたマトリクス表示手段によっ
て、画像の縦方向を圧縮する表示が可能となる。第１及
び第２の実施例で説明した映像信号表示装置は、入力映
像信号を５／３倍に時間圧縮してノンインターレース化
し、ノンインターレース化された映像信号のライン周波
数に対応した等間隔の垂直走査クロックＨckでマトリク
ス表示手段を駆動するので、画像が搖れたりフリッカが
発生することがない。

【００３３】以上に説明した第１及び第２の実施例は、
ＮＴＳＣ信号用に構成された液晶パネルＬＲ，ＬＧ，Ｌ
Ｂを用いたＰＡＬ信号専用の表示装置である。第３の実
施例では、ＮＴＳＣ信号（第１の映像信号）及びＰＡＬ
信号（第２の映像信号）を切り換えて表示可能な表示装
置について、図６を用いて説明する。従来例，第１の実
施例及び第２の実施例と同一構成部分には同一符号を付
し、その説明を省略する。

【００３４】図６において、請求項２に記載の本発明の
走査変換手段は、後述するＮＴＳＣ用メモリ制御回路８
６，ＰＡＬ用メモリ制御回路８８，ＮＴＳＣ用信号入力
回路１００，ＰＡＬ用信号入力回路１０２，切換回路９
０及び１０４，メモリ１０６及び走査変換器１０８から
構成されている。同期分離回路８４は、入力されたＮＴ
ＳＣ信号またはＰＡＬ信号から水平同期信号ＨＤ及び垂
直同期信号ＶＤの分離を行なう。また同期分離回路８４
は、入力映像信号のフィールド周波数が６０Ｈｚ（ＮＴ
ＳＣ信号入力時）か５０Ｈｚ（ＰＡＬ信号入力時）のい
ずれであるかを判別する入力信号判別手段を有してい
る。ＮＴＳＣ信号は１フレーム当りのライン数が５２５
であり、ＰＡＬ信号は１フレーム当りのライン数が６２
５であるので、フィールド周波数を判別することで、入
力映像信号のフレーム当りのライン数の違いを判別する
ことができる。入力信号判別手段は、判別信号ｄを出力
して切換回路９０，切換回路１０４，スイッチＳＷ２，
スイッチＳＷ３及び後述する走査変換器１０８に各々供
給する。これによって、ＮＴＳＣ信号入力時は、ＮＴＳ
Ｃ用メモリ制御回路８６及びＮＴＳＣ用信号入力回路１
００の出力が、それぞれ切換回路９０及び切換回路１０
４で選択されてメモリ１０６に供給されることにより、
従来例として示した図９と同様の構成を成す。また、Ｎ
ＴＳＣ用信号入力回路１００には、スイッチＳＷ２によ
り、ＮＴＳＣ用Ｙ／Ｃ分離回路９２からのＹ信号が供給
される。このことにより、ＮＴＳＣ用Ｙ／Ｃ分離回路９
２よりのＹ信号の走査変換を行なうことができる。次
に、ＰＡＬ信号入力時は、ＰＡＬ用メモリ制御回路８８
及びＰＡＬ用信号入力回路１０２の出力が、それぞれ切
換回路９０及び切換回路１０４で選択されてメモリ１０
６に供給されることにより、第１実施例または第２実施
例として示した図２または図４と同様の構成を成す。ま
た、ＰＡＬ用信号入力回路１０２には、スイッチＳＷ３
により、ＰＡＬ用Ｙ／Ｃ分離回路９４からのＹ信号が供
給される。このことにより、ＰＡＬ用Ｙ／Ｃ分離回路９
４よりのＹ信号の走査変換を行なうことができる。走査
変換器１０８は、色信号のための走査変換器である。Ｎ
ＴＳＣ信号入力時は、スイッチＳＷ３により選択された
ＮＴＳＣデコーダ９６よりの色差信号が走査変換され
る。ＰＡＬ信号入力時には、スイッチＳＷ３により選択
されたＰＡＬデコーダ９８よりの色差信号が走査変換さ
れる。走査変換器１０８で走査変換されてノンインター
レース化された色差信号はマトリクス回路１８に供給さ
れる。

【００３５】以上の構成により、ＮＴＳＣ信号入力時
は、２倍に時間圧縮され、かつライン毎に補間ラインが
形成されて、走査線数が２倍とされたノンインターレー
ス信号がマトリクス回路１８及び信号供給回路２４を経
て液晶パネルＬＲ，ＬＧ，ＬＢで表示される。一方、Ｐ
ＡＬ信号入力時は、５／３倍に時間圧縮され、かつ３ラ
イン毎に２ラインの補間ラインが形成されたノンインタ
ーレース信号が、同様に液晶パネルＬＲ，ＬＧ，ＬＢに
表示される。従って、ＮＴＳＣ信号表示のために構成さ
れた液晶パネルで、ＮＴＳＣ信号とＰＡＬ信号の両方を
切り換えて表示し投映することができ、ＰＡＬ信号が入
力された場合でも表示が不自然とならないで、画面の縦
方向を圧縮してノンインターレース表示ができる。

【００３６】以上の第１及び第２の実施例の説明では、
走査変換器１４ａの説明をＹ信号に対してのみ行ない、
色差信号についての説明を省略したが、走査変換器１４
ａは色差信号の走査変換を行なう構成を有するものであ
る。また、各実施例において色信号に対する走査変換
は、Ｙ信号と同じライン補間による走査変換でもよく、
Ｙ信号よりも簡易なライン補間による走査変換でもよ
い。また、ＰＡＬ信号について説明したが、ＳＥＣＡＭ
信号についても同様に行なうことができる。

【００３７】

【発明の効果】以上説明したように、本発明による映像
信号表示装置は、入力映像信号の一定期間の走査線数に
対して補間した走査線数が少なくなるように時間圧縮し
てノンインターレース化された映像信号を生成し、これ
をマトリクス表示手段で表示する構成としたので、従来
のような高価な標準方式変換装置を使用するとこなく、
例えばＮＴＳＣ信号用に構成されたマトリクス表示手段
に、たとえばＰＡＬ信号またはＳＥＣＡＭ信号を、簡単
な構成で、より自然な縦方向の圧縮を行いながら高品質
に画像表示できる。

【００３８】また、本発明による映像信号表示装置は、
上記構成に加えて、フレーム当りの走査線数が異なる複
数の映像信号の内のいずれかが入力されたかを判別し、
入力映像信号に応じて、一定期間の走査線数に対する補
間走査線数を変化させるように時間圧縮してノンインタ
ーレース化された映像信号を生成する構成としたので、
従来のような高価な標準方式変換装置を使用するとこな
く、単一の映像信号表示装置でフレーム当りの走査線数
の異なる複数の映像信号を、自然で良好に画像表示でき
る。

【図面の簡単な説明】

【図１】本発明の第１実施例を説明するためのブロック
系統図である。

【図２】図１の要部を説明するためのブロック系統図で
ある。

【図３】図２の動作を説明するためのタイムチャートで
ある。

【図４】本発明の第２実施例の要部を説明するためのブ
ロック系統図である。

【図５】図４の動作を説明するためのタイムチャートで
ある。

【図６】本発明の第３実施例の要部を説明するためのブ
ロック系統図である。

【図７】従来のＮＴＳＣ信号用の液晶プロジェクタの光
学系の例を示す構成図である。

【図８】従来のＮＴＳＣ信号用の液晶プロジェクタの信
号処理系を説明するためのブロック系統図である。

【図９】図８の要部を説明するためのブロック系統図で
ある。

【図１０】図９の動作を説明するためのタイムチャート
である。

【符号の説明】

１２ａ ＰＡＬ用Ｙ／Ｃ分離回路 １４ａ 走査変換器 １６ａ ＰＡＬデコーダ １８ マトリクス回路 ２２ａ タイミングジェネレータ ２４ 信号供給回路 ２６ 走査回路 ３０ 逓倍器 ３２ 逓倍器 ３４ 分周器 ３６ 分周器 ４０ Ａ／Ｄ変換器 ６４ １ライン遅延回路 ６６ 加算器 ６８ 減衰器 ８４ 同期分離回路 ９０ 切換回路 １０４ 切換回路 ＬＲ 液晶パネル ＬＧ 液晶パネル ＬＢ 液晶パネル

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 入力映像信号に走査線補間を行なってノ
   ンインターレース化された映像信号を生成して表示する
   映像信号表示装置において、前記入力映像信号の一定期
   間の走査線数に対して補間した走査線数が少なくなるよ
   うに時間圧縮してノンインターレース化された映像信号
   を生成する走査線変換手段と、前記ノンインターレース
   化された映像信号を表示するためのマトリクス表示手段
   とを備えたことを特徴とする映像信号表示装置。
2. 【請求項２】 第１の映像信号または第１の映像信号よ
   りも１フレーム当りの走査線数が多い第２の映像信号に
   走査線補間を行なってノンインターレース化された映像
   信号を生成し、これに基づく映像を表示する映像信号表
   示装置であって、前記第１の映像信号及び第２の映像信
   号のいずれか一方の映像信号が入力されたかを判別する
   入力信号判別手段と、前記入力判別手段が前記第１の映
   像信号が入力されたと判別したときは、前記第１の映像
   信号の一定期間の走査線数に対して補間した走査線数が
   等しくなるように時間圧縮してノンインターレース化さ
   れた映像信号を生成し、前記入力判別手段が前記第２の
   映像信号が入力されたと判別したときは、前記第２の映
   像信号の一定期間の走査線数に対して補間走査線数が少
   なくなるように時間圧縮してノンインターレース化され
   た映像信号を生成する走査線変換手段と、前記ノンイン
   ターレース化された映像信号を表示するためのマトリッ
   クス表示手段とを備えたことを特徴とする映像信号表示
   装置。